JP4671894B2

JP4671894B2 - ３値検出回路

Info

Publication number: JP4671894B2
Application number: JP2006081825A
Authority: JP
Inventors: 憲一倉品
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-03-24
Filing date: 2006-03-24
Publication date: 2011-04-20
Anticipated expiration: 2026-03-24
Also published as: JP2007259160A

Description

本発明は、信号レベルとしてロウレベル、ハイレベル及びオープン状態という３通りの電圧状態を検出する３値検出回路に関するものである。

従来から、電子回路において通常に使用される比較器は、２つの入力の大小関係を判定し、その結果をハイレベルかロウレベルかのデジタル信号で出力する。即ち、１つの基準電圧に対する大小関係を判定する２値検出回路といえる。

この２値検出回路に対し、３値検出回路の従来例１として、図２に示すように、２つの比較器３４、３５を用いて、電源端子１と接地端子（ＧＮＤ）２との間に印加された電源電圧（Ｖｃｃ）を基に抵抗３１〜３３によって分圧された２つの基準入力電圧に対して、入力端子（Ｉｎ）３から入力された入力信号の大小判定を行い、その判定結果を、出力端子（Ａ）４および出力端子（Ｂ）５から２ビットのデータとして、出力するものがあった。

しかしながら、図２に示す３値検出回路では、上述の２値検出回路に対して、比較器や高精度な基準電圧を得るための抵抗が追加され、部品点数が増加して回路規模が大きくなり、近年特に小型化が要求されるモバイル機器には適さない。

この問題を解決するための従来例２（例えば、特許文献１を参照）について、以下に説明する。
図３は従来例２の３値検出回路の構成を示す回路図（ａ）および入出力信号の真理値による関係説明図（ｂ）である。図３（ａ）において、従来例２の３値検出回路は、入力端子３と電源端子１の間に接続されたＰＭＯＳトランジスタ３８及びＮＭＯＳトランジスタ３９並びに抵抗３６と、入力端子３と接地端子２の間に接続されたＰＭＯＳトランジスタ４０及びＮＭＯＳトランジスタ４１並びに抵抗３７と、２つの出力端子４、５に接続された出力インバータ４４、４５と、電源端子１及び接地端子２の間に接続された電圧分割用ＰＭＯＳトランジスタ４２、４３からなる電圧印加手段を有している。

上記の３値検出回路における入出力信号の関係を表す真理値関係を図３（ｂ）に示す。
以下に、図３（ａ）および図３（ｂ）を用いて、従来例２の３値検出回路における動作を説明する。

入力端子（Ｉｎ）３には、ロウレベル（Ｌ）、ハイレベル（Ｈ）及びオープン状態（Ｏｐｅｎ）という３通りの電圧が印加される。入力端子３にロウレベルが入力された場合、ＮＭＯＳトランジスタ３９はオンし、ＰＭＯＳトランジスタ３８もオンし、インバータ４４を介して出力端子４からの出力Ａはハイレベルとなる。また、ＰＭＯＳトランジスタ４０はオフし、ＮＭＯＳトランジスタ４１もオフし、インバータ４５を介して出力端子５からの出力Ｂはハイレベルとなる。

逆に入力端子３にハイレベルが入力された場合、ＮＭＯＳトランジスタ３９はオフし、ＰＭＯＳトランジスタ３８もオフし、インバータ４４を介して出力端子４からの出力Ａはロウレベルとなる。また、ＰＭＯＳトランジスタ４０はオンし、ＮＭＯＳトランジスタ４１もオンし、インバータ４５を介して出力端子５からの出力Ｂはロウレベルとなる。

さらに入力端子３がオープン状態の場合、各トランジスタ３８〜４１の駆動能力と抵抗３６、３７を適切に設定することにより、ＰＭＯＳトランジスタ３８とＮＭＯＳトランジスタ４１はともにオンし、インバータ４４を介して出力端子４からの出力Ａはロウレベルとなり、インバータ４５を介して出力端子５からの出力Ｂはハイレベルとなる。

以上のように、従来例２の３値検出回路は、入力端子のロウレベル、ハイレベル及びオープン状態に応じた出力を２つの出力端子から得られるが、近年のモバイル機器等において、より低電力消費で小型化の要求を実現するために、アンプを用いない相補型ＭＯＳ回路を中心に検討されている。
特開平７−１３５４６４号公報

しかしながら、上記のような従来の３値検出回路において、図２に示した従来例１の構成では、比較器を２つ用いた構成のため、それらによる素子面積が大きくなるので全体の回路規模が増大化し、低電力消費で小型化を要望されているモバイル機器には、あまり適さない。

また、図３に示した従来例２の構成では、入力端子に抵抗分割型のバイアス電圧を印加したり、しきい値電圧を設定するための電圧分割回路手段があるため、消費電流の更なる低減ができないという問題がある。

また、従来例２の構成では、２．５Ｖの高いしきい値電圧での動作のため、電源電圧が下がると検出できなくなるという問題もある。
このように、従来の３値検出回路では、回路を構成する各素子面積が大きなものとなり、回路動作に必要な消費電流についても更なる抑制ができないうえ、低電源電圧では、入力信号に対する３値レベルを確実に検出することができない。

そのため、入力信号に対する高精度な３値レベル検出を低電源電圧構成で実現することができず、全体の回路規模も増大化して電力消費を抑制することがむずかしくなり、低電力消費で小型化が進むモバイル機器にうまく対応することができないという問題点を有していた。

本発明は、上記従来の問題点を解決するもので、入力信号に対する高精度な３値レベル検出を低電源電圧構成で実現することができるとともに、全体の回路規模を縮小して電力消費を抑制することができ、低電力消費で小型化が進むモバイル機器に容易に対応することができる３値検出回路を提供する。

上記の課題を解決するために、本発明の請求項１記載の３値検出回路は、直流電圧が印加される第１の電源端子及び第２の電源端子と、ロウレベルもしくはハイレベルもしくはオープンの３状態をとる入力端子と、ゲートが前記入力端子に接続され、ソースが前記第１の電源端子に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインと前記第２の電源端子との間に接続された第１の電流源と、ソースが前記入力端子に接続された第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインと前記第１の電源端子との間に接続された第２の電流源と、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインが入力され、該２入力の論理演算結果である第１の出力信号を出力する第１の出力回路と、前記第１のＭＯＳトランジスタのドレイン電位を増幅または反転して第２の出力信号を出力する第２の出力回路と、ドレイン及びゲートが前記第２のＭＯＳトランジスタのゲートに接続された第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのソースと前記第２の電源端子の間に接続された第１のダイオードと、前記第３のＭＯＳトランジスタのドレインと前記第１の電源端子との間に接続された第３の電流源と、前記入力端子に直列接続された第２のダイオードおよび第３のダイオードと、前記第３のダイオードと前記第２の電源端子の間に接続された第４の電流源と、前記第１の電源端子と前記入力端子との間に接続された第５の電流源とを備え、前記第１の出力回路からの第１の出力信号および前記第２の出力回路からの第２の出力信号を、前記入力端子における前記３通りの電圧状態の各状態を示すデータとして、出力するよう構成したことを特徴とする。

また、本発明の請求項２記載の３値検出回路は、請求項１記載の３値検出回路であって、前記第１の電源端子には正電圧が印加され、前記第２の電源端子は接地され、前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記第１の電流源と前記第４の電流源はＮＭＯＳトランジスタからなるカレントミラーに含まれ、前記第２の電流源と前記第３の電流源と前記第５の電流源はＰＭＯＳトランジスタからなるカレントミラーに含まれることを特徴とする。

また、本発明の請求項３記載の３値検出回路は、請求項２記載の３値検出回路であって、前記第１の出力回路がＮＡＮＤゲートであり、前記第２の出力回路がインバータであることを特徴とする。

また、本発明の請求項４記載の３値検出回路は、請求項１記載の３値検出回路であって、前記第１の電流源の代わりに抵抗を用いたことを特徴とする。

以上のように本発明によれば、ＣＭＯＳプロセスによる回路形成を可能とすることにより、回路を構成する各トランジスタ素子を縮小化して全体の回路面積を低減するとともに、回路動作に必要な消費電流を更に抑制しかつ低電源電圧でも、入力信号に対する３値レベルの確実な検出動作を実現することができる。

そのため、入力信号に対する高精度な３値レベル検出をＣＭＯＳプロセスによる低電源電圧構成で実現することができるとともに、全体の回路規模を縮小して電力消費を抑制することができ、低電力消費で小型化が進むモバイル機器に容易に対応することができる。

以下、本発明の実施の形態を示す３値検出回路について、図面を参照しながら具体的に説明する。
図１は本実施の形態の３値検出回路の構成を示す回路図（ａ）および入出力信号の真理値による関係説明図（ｂ）である。図１（ａ）において、１は電源端子、２は接地端子（ＧＮＤ）であり、それらの間に電源電圧Ｖｃｃが印加されている。３は入力端子であり、入力信号Ｉｎが入力される。４は出力端子であり、出力信号Ａを出力する。５は出力端子であり、出力信号Ｂを出力する。６は電流源である。

７はＮＭＯＳトランジスタであり、ソースを接地されて、ドレインに電流源６の電流が供給される。８、９、１０はＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタ７を親とするカレントミラーを構成する。１１はＰＭＯＳトランジスタであり、ソースを電源端子１に接続されて、ドレインからＮＭＯＳトランジスタ８のドレイン電流が引かれる。１２、１３、１４はＰＭＯＳトランジスタであり、ＰＭＯＳトランジスタ１１を親とするカレントミラーを構成する。ＰＭＯＳトランジスタ１２のドレインは入力端子３に接続される。

１５及び１６は直列接続されたダイオードであり、ダイオード１５のアノードは入力端子３に接続され、ダイオード１６のカソードはＮＭＯＳトランジスタ９のドレインに接続される。１７はダイオードであり、カソードを接地される。１８はＮＭＯＳトランジスタであり、ドレイン−ゲート間を短絡されてＰＭＯＳトランジスタ１３のドレインとダイオード１７の間に接続される。１９はＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタ１８とゲートを共有し、ドレインをＰＭＯＳトランジスタ１４のドレインに接続され、ソースを入力端子３に接続される。

２０はＰＭＯＳトランジスタであり、ゲートを入力端子３に接続され、ソースを電源端子１に接続され、ドレインをＮＭＯＳトランジスタ１０のドレインに接続される。２１はＮＡＮＤ回路であり、ＮＭＯＳトランジスタ１９のドレインとＰＭＯＳトランジスタ２０のドレインの電位を入力され、出力端子４へ出力信号Ａを出力する。２２はインバータであり、ＰＭＯＳトランジスタ２０のドレイン電位を入力され、出力端子５へ出力信号Ｂを出力する。尚、ＮＭＯＳトランジスタ９のドレイン電流は、ＰＭＯＳトランジスタ１２のドレイン電流より大きく設定される。

上記の３値検出回路における入出力信号の関係を表す真理値関係を図１（ｂ）に示す。
以下に、図１（ａ）および図１（ｂ）を用いて、本実施の形態の３値検出回路における動作を説明する。

まず、入力端子３にロウレベル（Ｌ＝０Ｖ）が印加された場合、ＰＭＯＳトランジスタ２０のゲートはロウレベルになってオン状態となる。このためインバータ２２の入力はハイレベルになり、出力信号Ｂはロウレベルとなる。一方、ＮＭＯＳトランジスタ１９のソースもロウレベルになってオン状態となり、ＮＭＯＳトランジスタ１９のドレイン即ちＮＡＮＤ回路２１のもう一方の入力はロウレベルとなり、出力信号Ａはハイレベルとなる。

次に、入力端子３にハイレベル（Ｈ＝Ｖｃｃ）が印加された場合、ＰＭＯＳトランジスタ２０のゲートはハイレベルになってオフ状態となる。このためインバータ２２の入力はロウレベルになり、出力信号Ｂはハイレベルとなる。一方、ＮＭＯＳトランジスタ１９のソースもハイレベルになってＮＭＯＳトランジスタ１９はオフ状態となり、ＮＡＮＤ回路２１のもう一方の入力はハイレベルとなり、出力信号Ａはハイレベルとなる。

また、入力端子３がオープン（Ｏｐｅｎ＝Ｈｉ−Ｚ）の場合、入力端子３の電位は、ダイオード１５とダイオード１６の２ダイオード分の順方向電圧と、オン状態であるＮＭＯＳトランジスタ９のドレイン電圧の和になる。このことにより、ＰＭＯＳトランジスタ２０のゲートはロウレベルになってオン状態となる。このため、インバータ２２の入力はハイレベルになり、出力信号Ｂはロウレベルとなる。一方、入力端子３の電位、即ちＮＭＯＳトランジスタ１９のソース電位は、カレントミラーを構成しているＮＭＯＳトランジスタ１８のソース電位より、ダイオード１個分の順方向電圧だけ高いので、ＮＭＯＳトランジスタ１９はオフ状態となり、ＮＡＮＤ回路２１の入力は、両方ともハイレベルとなり出力信号Ａはロウレベルとなる。

以上のように、本実施の形態の３値検出回路は、抵抗を用いることなく構成することができ、また、ダイオード２個とＭＯＳトランジスタのゲート閾値電圧の和に少しの余裕を見た、実質２Ｖ程度の低電源電圧で動作が可能である。

以上により、ＣＭＯＳプロセスによる回路形成を可能とすることにより、回路を構成する各トランジスタ素子を縮小化して全体の回路面積を低減するとともに、回路動作に必要な消費電流を更に抑制しかつ低電源電圧でも、入力信号に対する３値レベルの確実な検出動作を実現することができる。

その結果、入力信号に対する高精度な３値レベル検出をＣＭＯＳプロセスによる低電源電圧構成で実現することができるとともに、全体の回路規模を縮小して電力消費を抑制することができ、低電力消費で小型化が進むモバイル機器に容易に対応することができる。

尚、上記の実施の形態において、高電源電圧時の低消費電力化のためにカレントミラーによる定電流回路を用いたが、本発明はこのような構成に限定されるものではなく、例えば、ＮＭＯＳトランジスタ１０は抵抗であっても、基本となる動作は変わることがない。

本発明の３値検出回路は、入力信号に対する高精度な３値レベル検出をＣＭＯＳプロセスによる低電源電圧構成で実現することができるとともに、全体の回路規模を縮小して電力消費を抑制することができるもので、低電力消費で小型化が要求されるモバイル機器などに組み込まれ回路が動作する上で３値検出を必要とする電子回路等に適用できる。

本発明の実施の形態の３値検出回路の構成を示す回路図および入出力信号の真理値による関係説明図従来の３値検出回路の構成例１（従来例１）を示す回路図従来の３値検出回路の構成例２（従来例２）を示す回路図および入出力信号の真理値による関係説明図

符号の説明

１電源端子
２接地端子
３入力端子
４出力端子
５出力端子
６電流源
７ＮＭＯＳトランジスタ
８ＮＭＯＳトランジスタ
９ＮＭＯＳトランジスタ
１０ＮＭＯＳトランジスタ
１１ＰＭＯＳトランジスタ
１２ＰＭＯＳトランジスタ
１３ＰＭＯＳトランジスタ
１４ＰＭＯＳトランジスタ
１５ダイオード
１６ダイオード
１７ダイオード
１８ＮＭＯＳトランジスタ
１９ＮＭＯＳトランジスタ
２０ＰＭＯＳトランジスタ
２１ＮＡＮＤ回路
２２インバータ
３１抵抗
３２抵抗
３３抵抗
３４比較器
３５比較器
３６抵抗
３７抵抗
３８ＰＭＯＳトランジスタ
３９ＮＭＯＳトランジスタ
４０ＰＭＯＳトランジスタ
４１ＮＭＯＳトランジスタ
４２ＰＭＯＳトランジスタ
４３ＰＭＯＳトランジスタ
４４インバータ
４５インバータ

Claims

直流電圧が印加される第１の電源端子及び第２の電源端子と、
ロウレベルもしくはハイレベルもしくはオープンの３状態をとる入力端子と、
ゲートが前記入力端子に接続され、ソースが前記第１の電源端子に接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインと前記第２の電源端子との間に接続された第１の電流源と、
ソースが前記入力端子に接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインと前記第１の電源端子との間に接続された第２の電流源と、
前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインが入力され、該２入力の論理演算結果である第１の出力信号を出力する第１の出力回路と、
前記第１のＭＯＳトランジスタのドレイン電位を増幅または反転して第２の出力信号を出力する第２の出力回路と、
ドレイン及びゲートが前記第２のＭＯＳトランジスタのゲートに接続された第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのソースと前記第２の電源端子の間に接続された第１のダイオードと、
前記第３のＭＯＳトランジスタのドレインと前記第１の電源端子との間に接続された第３の電流源と、
前記入力端子に直列接続された第２のダイオードおよび第３のダイオードと、
前記第３のダイオードと前記第２の電源端子の間に接続された第４の電流源と、
前記第１の電源端子と前記入力端子との間に接続された第５の電流源とを備え、
前記第１の出力回路からの第１の出力信号および前記第２の出力回路からの第２の出力信号を、前記入力端子における前記３通りの電圧状態の各状態を示すデータとして、出力するよう構成した
ことを特徴とする３値検出回路。
請求項１記載の３値検出回路であって、
前記第１の電源端子には正電圧が印加され、前記第２の電源端子は接地され、
前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１の電流源と前記第４の電流源はＮＭＯＳトランジスタからなるカレントミラーに含まれ、
前記第２の電流源と前記第３の電流源と前記第５の電流源はＰＭＯＳトランジスタからなるカレントミラーに含まれる
ことを特徴とする３値検出回路。
請求項２記載の３値検出回路であって、前記第１の出力回路がＮＡＮＤゲートであり、前記第２の出力回路がインバータであることを特徴とする３値検出回路。
請求項１記載の３値検出回路であって、前記第１の電流源の代わりに抵抗を用いたことを特徴とする３値検出回路。