JP3196163B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP3196163B2 JP3196163B2 JP21479493A JP21479493A JP3196163B2 JP 3196163 B2 JP3196163 B2 JP 3196163B2 JP 21479493 A JP21479493 A JP 21479493A JP 21479493 A JP21479493 A JP 21479493A JP 3196163 B2 JP3196163 B2 JP 3196163B2
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Description
【０００１】
【産業上の利用分野】本発明は、デジタル回路におい
て、振幅の小さい信号（例えば、−０．９Ｖ〜−１．７
ＶのＥＣＬレベル）を、振幅の大きい信号（例えば、０
Ｖ〜−３．３ＶのＣＭＯＳレベル）に変換するためのレ
ベル変換回路に関するものである。
て、振幅の小さい信号（例えば、−０．９Ｖ〜−１．７
ＶのＥＣＬレベル）を、振幅の大きい信号（例えば、０
Ｖ〜−３．３ＶのＣＭＯＳレベル）に変換するためのレ
ベル変換回路に関するものである。
【０００２】
【従来の技術】図４はＥＣＬレベルの信号（−０．９Ｖ
〜−１．７Ｖ）を負の電源電圧で動作するＣＭＯＳ回路
用の信号（例えば、０Ｖ〜−３．３Ｖ）に変換する従来
のレベル変換回路の構成例を示す図である。
〜−１．７Ｖ）を負の電源電圧で動作するＣＭＯＳ回路
用の信号（例えば、０Ｖ〜−３．３Ｖ）に変換する従来
のレベル変換回路の構成例を示す図である。
【０００３】電流源Ｉの電流を動作電流とし、バイポー
ラトランジスタＱ１と差動接続されるバイポーラトラン
ジスタＱ２のベース端子Ｐ９には、ＥＣＬレベルの高レ
ベル（ＶECLH）より低電位で、ＥＣＬレベルの低レベル
（ＶECLL）より高電位の基準電圧ＶＢＢ［例えば、（Ｖ
ECLH＋ＶECLL）／２］が与えられる。ＶＥＥは例えば−
３．３Ｖである。
ラトランジスタＱ１と差動接続されるバイポーラトラン
ジスタＱ２のベース端子Ｐ９には、ＥＣＬレベルの高レ
ベル（ＶECLH）より低電位で、ＥＣＬレベルの低レベル
（ＶECLL）より高電位の基準電圧ＶＢＢ［例えば、（Ｖ
ECLH＋ＶECLL）／２］が与えられる。ＶＥＥは例えば−
３．３Ｖである。
【０００４】トランジスタＱ１のベース端子Ｐ８に印加
される入力信号ＶinがＥＣＬの高レベルのとき、そのト
ランジスタＱ１がオンして抵抗Ｒ３に電流が流れ、トラ
ンジスタＱ２はオフして抵抗Ｒ４には電流は流れない。
される入力信号ＶinがＥＣＬの高レベルのとき、そのト
ランジスタＱ１がオンして抵抗Ｒ３に電流が流れ、トラ
ンジスタＱ２はオフして抵抗Ｒ４には電流は流れない。
【０００５】従って、トランジスタＱ１のコレクタ端子
Ｐ１０の電位は下降し、その電位がＰＭＯＳトランジス
タ（ＰＭＯＳＦＥＴ、以下同じ）Ｍ７の閾値よりも低電
位になるとそのトランジスタＭ７はオンする。一方、ト
ランジスタＱ２のコレクタ端子Ｐ１１の電位は逆に上昇
し、これがＰＭＯＳトランジスタＭ９の閾値よりも高電
位になると、そのトランジスタＭ９はオフする。
Ｐ１０の電位は下降し、その電位がＰＭＯＳトランジス
タ（ＰＭＯＳＦＥＴ、以下同じ）Ｍ７の閾値よりも低電
位になるとそのトランジスタＭ７はオンする。一方、ト
ランジスタＱ２のコレクタ端子Ｐ１１の電位は逆に上昇
し、これがＰＭＯＳトランジスタＭ９の閾値よりも高電
位になると、そのトランジスタＭ９はオフする。
【０００６】そして、ＮＭＯＳトランジスタ（ＮＭＯＳ
ＦＥＴ、以下同じ）Ｍ８、Ｍ１０はカレントミラーを構
成しているので、トランジスタＭ７がオンして電流が流
れると、トランジスタＭ８、Ｍ１０もオンしてそこに電
流が流れ、出力端子Ｐ１３の電位をプルダウンする。こ
こで、トランジスタＭ９はオフしているから、出力端子
Ｐ１３にはＣＭＯＳレベルの低レベルが出力される。
ＦＥＴ、以下同じ）Ｍ８、Ｍ１０はカレントミラーを構
成しているので、トランジスタＭ７がオンして電流が流
れると、トランジスタＭ８、Ｍ１０もオンしてそこに電
流が流れ、出力端子Ｐ１３の電位をプルダウンする。こ
こで、トランジスタＭ９はオフしているから、出力端子
Ｐ１３にはＣＭＯＳレベルの低レベルが出力される。
【０００７】一方、トランジスタＱ１のベース端子Ｐ８
に印加される入力信号ＶｉｎがＥＣＬの高レベルから低
レベルに変化すると、そのトランジスタＱ１がオフして
抵抗Ｒ３には電流は流れなくなり、トランジスタＱ２が
オンして抵抗Ｒ４に電流が流れる。
に印加される入力信号ＶｉｎがＥＣＬの高レベルから低
レベルに変化すると、そのトランジスタＱ１がオフして
抵抗Ｒ３には電流は流れなくなり、トランジスタＱ２が
オンして抵抗Ｒ４に電流が流れる。
【０００８】従って、トランジスタＱ２のコレクタ端子
Ｐ１１の電位は下降し、その電位がトランジスタＭ９の
閾値よりも低くなると、そのトランジスタＭ９がオンし
て出力端子Ｐ１３の電位をプルアップする。
Ｐ１１の電位は下降し、その電位がトランジスタＭ９の
閾値よりも低くなると、そのトランジスタＭ９がオンし
て出力端子Ｐ１３の電位をプルアップする。
【０００９】一方、トランジスタＱ１のコレクタ端子Ｐ
１０の電位は上昇し、その電位がトランジスタＭ７の閾
値よりも高くなると、そのトランジスタＭ７がオフす
る。そして、トランジスタＭ７がオフしてそこを流れる
電流が遮断されると、トランジスタＭ１０はオフする。
このとき、トランジスタＭ９はオンしているから、出力
端子Ｐ１３にはＣＭＯＳレベルの高レベルの電位が出力
される。
１０の電位は上昇し、その電位がトランジスタＭ７の閾
値よりも高くなると、そのトランジスタＭ７がオフす
る。そして、トランジスタＭ７がオフしてそこを流れる
電流が遮断されると、トランジスタＭ１０はオフする。
このとき、トランジスタＭ９はオンしているから、出力
端子Ｐ１３にはＣＭＯＳレベルの高レベルの電位が出力
される。
【００１０】図５は以上の動作を表す波形図である。Ｖ
Ｐ１０、ＶＰ１１、ＶＰ１２は各々端子Ｐ１０、Ｐ１
１、Ｐ１２の電位、Ｖout は端子Ｐ１３の電位である。
Ｐ１０、ＶＰ１１、ＶＰ１２は各々端子Ｐ１０、Ｐ１
１、Ｐ１２の電位、Ｖout は端子Ｐ１３の電位である。
【００１１】
【発明が解決しようとする課題】ところで、図４の回路
では、入力電圧ＶinをＶＢＢと比較することによって高
レベルと低レベルを判別している。図６の（ａ）にデュ
ーティ比５０％の入力電圧Ｖinに対する出力電圧ＶOUT
の出力波形例を示す。ここでは、入力電圧Ｖinの振幅中
心と基準電圧ＶＢＢのレベルが一致しており、出力電圧
ＶOUT のデューティ比は５０％を保っている。
では、入力電圧ＶinをＶＢＢと比較することによって高
レベルと低レベルを判別している。図６の（ａ）にデュ
ーティ比５０％の入力電圧Ｖinに対する出力電圧ＶOUT
の出力波形例を示す。ここでは、入力電圧Ｖinの振幅中
心と基準電圧ＶＢＢのレベルが一致しており、出力電圧
ＶOUT のデューティ比は５０％を保っている。
【００１２】しかし、同じ信号が入力されても、図６の
（ｂ）に示すように、基準電圧ＶＢＢが入力電圧Ｖinの
振幅中心に対して高レベル側にあると、出力電圧ＶOUT
の高レベルを出力する時間が、低レベルを出力する時間
よりも長くなる。
（ｂ）に示すように、基準電圧ＶＢＢが入力電圧Ｖinの
振幅中心に対して高レベル側にあると、出力電圧ＶOUT
の高レベルを出力する時間が、低レベルを出力する時間
よりも長くなる。
【００１３】また、図６の（ｃ）に示すように、基準電
圧ＶＢＢが入力電圧Ｖinの振幅中心に対して低レベル側
にあると、出力電圧ＶOUT の低レベルを出力する時間
が、高レベルを出力する時間よりも長くなる。
圧ＶＢＢが入力電圧Ｖinの振幅中心に対して低レベル側
にあると、出力電圧ＶOUT の低レベルを出力する時間
が、高レベルを出力する時間よりも長くなる。
【００１４】すなわち、入力電圧Ｖinと基準電圧ＶＢＢ
との相対関係によって、信号の高レベルの比率（デュー
ティ比）が変動するという問題があった。
との相対関係によって、信号の高レベルの比率（デュー
ティ比）が変動するという問題があった。
【００１５】また、図７の（ａ）に示すように、入力電
圧Ｖinの低レベルが基準電圧ＶＢＢよりも高くなると図
４の回路では入力電圧Ｖinを高レベルと判別し、更に図
７の（ｂ）に示すように、逆に入力電圧Ｖinの高レベル
が基準電圧ＶＢＢよりも低くなると入力電圧Ｖinを低レ
ベルと判別する。
圧Ｖinの低レベルが基準電圧ＶＢＢよりも高くなると図
４の回路では入力電圧Ｖinを高レベルと判別し、更に図
７の（ｂ）に示すように、逆に入力電圧Ｖinの高レベル
が基準電圧ＶＢＢよりも低くなると入力電圧Ｖinを低レ
ベルと判別する。
【００１６】すなわち、入力電圧Ｖinの振幅が小さくな
り、振幅中心が変動すると、ＶＢＢと比較して信号を判
別するのが困難になるという問題があった。
り、振幅中心が変動すると、ＶＢＢと比較して信号を判
別するのが困難になるという問題があった。
【００１７】また、半導体集積回路においてこの回路を
実現するためには、ＭＯＳＦＥＴとバイポーラトランジ
スタを同一チップ上に製作する必要があるので、ＣＭＯ
Ｓのみで構成する場合に比較して、製造工程数が増え、
コストが高くなるという問題もあった。
実現するためには、ＭＯＳＦＥＴとバイポーラトランジ
スタを同一チップ上に製作する必要があるので、ＣＭＯ
Ｓのみで構成する場合に比較して、製造工程数が増え、
コストが高くなるという問題もあった。
【００１８】本発明の目的は、得られる出力信号のパル
ス幅の変動が少なく、正確なレベル変換が可能で、且つ
低コストに実現できるようにしたレベル変換回路を提供
することである。
ス幅の変動が少なく、正確なレベル変換が可能で、且つ
低コストに実現できるようにしたレベル変換回路を提供
することである。
【００１９】
【課題を解決するための手段】上記目的は、第１導電型
の第１，第２のＭＯＳトランジスタと第１の抵抗で構成
され、前記第１のＭＯＳトランジスタのソース端子を第
１の電圧源に接続し、ドレイン端子を前記第２のＭＯＳ
トランジスタのソース端子に接続し、前記第２のＭＯＳ
トランジスタのドレイン端子を前記第１の抵抗を介して
前記第１の電圧源より低い電位である第２の電圧源に接
続し、ゲート端子を第１の入力端子とし、前記第２のＭ
ＯＳトランジスタのドレイン端子と前記第１の抵抗の共
通接続点を第１の出力端子とし、前記第１のＭＯＳトラ
ンジスタのゲート端子に第１の電流制限用電圧を印加す
る第１の増幅回路と、前記第１の導電型と反対の第２の
導電型の第３，第４のＭＯＳトランジスタと第２の抵抗
で構成され、前記第３のＭＯＳトランジスタのソース端
子を前記第２の電圧源に接続し、ドレイン端子を前記第
４のＭＯＳトランジスタのソース端子に接続し、前記第
４のＭＯＳトランジスタのドレイン端子を前記第２の抵
抗を介して前記第１の電圧源に接続し、ゲート端子を前
記第１の増幅回路の第１の入力端子に接続し、前記第４
のＭＯＳトランジスタのドレイン端子と前記第２の抵抗
の共通接続点を第２の出力端子とし、前記第３のＭＯＳ
トランジスタのゲート端子に第２の電流制限用電圧を印
加する第２の増幅回路と、前記第１導電型の第５のＭＯ
Ｓトランジスタと前記第２導電型の第６のＭＯＳトラン
ジスタで構成され、前記第５のＭＯＳトランジスタのソ
ース端子を前記第１の電圧源に接続し、前記第６のＭＯ
Ｓトランジスタのソース端子を前記第２の電圧源に接続
し、前記第５のＭＯＳトランジスタのゲート端子を前記
第２の出力端子に接続し、前記第６のＭＯＳトランジス
タのゲート端子を前記第１の出力端子に接続し、前記第
５と第６のＭＯＳトランジスタのドレイン端子を共通接
続して第３の出力端子とした出力増幅回路とからなり、
振幅の小さい入力信号を、振幅の大きい信号に変換する
機能を有することを特徴とするレベル変換回路によって
達成される。
の第１，第２のＭＯＳトランジスタと第１の抵抗で構成
され、前記第１のＭＯＳトランジスタのソース端子を第
１の電圧源に接続し、ドレイン端子を前記第２のＭＯＳ
トランジスタのソース端子に接続し、前記第２のＭＯＳ
トランジスタのドレイン端子を前記第１の抵抗を介して
前記第１の電圧源より低い電位である第２の電圧源に接
続し、ゲート端子を第１の入力端子とし、前記第２のＭ
ＯＳトランジスタのドレイン端子と前記第１の抵抗の共
通接続点を第１の出力端子とし、前記第１のＭＯＳトラ
ンジスタのゲート端子に第１の電流制限用電圧を印加す
る第１の増幅回路と、前記第１の導電型と反対の第２の
導電型の第３，第４のＭＯＳトランジスタと第２の抵抗
で構成され、前記第３のＭＯＳトランジスタのソース端
子を前記第２の電圧源に接続し、ドレイン端子を前記第
４のＭＯＳトランジスタのソース端子に接続し、前記第
４のＭＯＳトランジスタのドレイン端子を前記第２の抵
抗を介して前記第１の電圧源に接続し、ゲート端子を前
記第１の増幅回路の第１の入力端子に接続し、前記第４
のＭＯＳトランジスタのドレイン端子と前記第２の抵抗
の共通接続点を第２の出力端子とし、前記第３のＭＯＳ
トランジスタのゲート端子に第２の電流制限用電圧を印
加する第２の増幅回路と、前記第１導電型の第５のＭＯ
Ｓトランジスタと前記第２導電型の第６のＭＯＳトラン
ジスタで構成され、前記第５のＭＯＳトランジスタのソ
ース端子を前記第１の電圧源に接続し、前記第６のＭＯ
Ｓトランジスタのソース端子を前記第２の電圧源に接続
し、前記第５のＭＯＳトランジスタのゲート端子を前記
第２の出力端子に接続し、前記第６のＭＯＳトランジス
タのゲート端子を前記第１の出力端子に接続し、前記第
５と第６のＭＯＳトランジスタのドレイン端子を共通接
続して第３の出力端子とした出力増幅回路とからなり、
振幅の小さい入力信号を、振幅の大きい信号に変換する
機能を有することを特徴とするレベル変換回路によって
達成される。
【００２０】
【実施例】まず、本発明では、入力信号のレベルの判別
を行う前にその入力信号を増幅し、ＰＭＯＳトランジス
タの閾値付近の小振幅信号とＮＭＯＳトランジスタの閾
値付近の小振幅信号を生成させる。この生成した信号の
振幅が、ＣＭＯＳ出力増幅回路を構成するＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタをスイッチングするの
に足りるか否かで信号のレベルを判別する。この結果、
基準電圧を必要とせず、入力信号と基準電圧の相対関係
によって出力信号のデューティ比が変化することはな
い。また、本発明では、バイポーラトランジスタを使用
することなく、ＭＯＳトランジスタと抵抗素子だけで実
現している。半導体集積回路において使用する素子の種
類が少ないとことは製造工程数の削減を意味し、コスト
安を実現できるようになる。
を行う前にその入力信号を増幅し、ＰＭＯＳトランジス
タの閾値付近の小振幅信号とＮＭＯＳトランジスタの閾
値付近の小振幅信号を生成させる。この生成した信号の
振幅が、ＣＭＯＳ出力増幅回路を構成するＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタをスイッチングするの
に足りるか否かで信号のレベルを判別する。この結果、
基準電圧を必要とせず、入力信号と基準電圧の相対関係
によって出力信号のデューティ比が変化することはな
い。また、本発明では、バイポーラトランジスタを使用
することなく、ＭＯＳトランジスタと抵抗素子だけで実
現している。半導体集積回路において使用する素子の種
類が少ないとことは製造工程数の削減を意味し、コスト
安を実現できるようになる。
【００２１】以下、本発明の実施例について詳細に説明
する。図１はその一実施例のレベル変換回路の回路図で
ある。本実施例では、定電流源として機能するＰＭＯＳ
トランジスタＭ１のソース端子を高電位電圧源ＧＮＤに
接続し、ゲート端子Ｐ７に電流制限用の電圧Ｖｒ１を印
加し、増幅素子として機能するＰＭＯＳトランジスタＭ
２のゲート端子Ｐ１を入力端子とし、ドレイン端子Ｐ２
を抵抗Ｒ１を介して低電位電圧源ＶＥＥに接続し、トラ
ンジスタＭ１のドレイン端子とトランジスタＭ２のソー
ス端子を共通接続して端子Ｐ５とする。以上により、端
子Ｐ２に出力を出す第一増幅回路が構成される。
する。図１はその一実施例のレベル変換回路の回路図で
ある。本実施例では、定電流源として機能するＰＭＯＳ
トランジスタＭ１のソース端子を高電位電圧源ＧＮＤに
接続し、ゲート端子Ｐ７に電流制限用の電圧Ｖｒ１を印
加し、増幅素子として機能するＰＭＯＳトランジスタＭ
２のゲート端子Ｐ１を入力端子とし、ドレイン端子Ｐ２
を抵抗Ｒ１を介して低電位電圧源ＶＥＥに接続し、トラ
ンジスタＭ１のドレイン端子とトランジスタＭ２のソー
ス端子を共通接続して端子Ｐ５とする。以上により、端
子Ｐ２に出力を出す第一増幅回路が構成される。
【００２２】また、定電流源として機能するＮＭＯＳト
ランジスタＭ３のソース端子を低電位電圧源（ＶＥＥ）
に接続し、ゲート端子Ｐ８に電流制限用の電圧Ｖｒ２を
印加し、増幅素子として機能するＮＭＯＳトランジスタ
Ｍ４のゲート端子を入力端子Ｐ１に接続し、ドレイン端
子Ｐ３を抵抗Ｒ２を介して高電位電圧源ＧＮＤに接続
し、トランジスタＭ３のドレイン端子とトランジスタＭ
４のソース端子を共通接続して端子Ｐ６とする。以上に
より、端子Ｐ３に出力を出す第二増幅回路が構成され
る。
ランジスタＭ３のソース端子を低電位電圧源（ＶＥＥ）
に接続し、ゲート端子Ｐ８に電流制限用の電圧Ｖｒ２を
印加し、増幅素子として機能するＮＭＯＳトランジスタ
Ｍ４のゲート端子を入力端子Ｐ１に接続し、ドレイン端
子Ｐ３を抵抗Ｒ２を介して高電位電圧源ＧＮＤに接続
し、トランジスタＭ３のドレイン端子とトランジスタＭ
４のソース端子を共通接続して端子Ｐ６とする。以上に
より、端子Ｐ３に出力を出す第二増幅回路が構成され
る。
【００２３】更に、ＰＭＯＳトランジスタＭ５のソース
端子を高電位電圧源ＧＮＤに接続し、ゲート端子を端子
Ｐ３に接続し、ＮＭＯＳトランジスタＭ６のソース端子
を低電位電圧源ＶＥＥに接続し、ゲート端子を端子Ｐ２
に接続し、両トランジスタＭ５、Ｍ６のドレイン端子を
共通接続して出力端子Ｐ４とする。以上により、ＣＭＯ
Ｓ出力増幅回路が構成される。
端子を高電位電圧源ＧＮＤに接続し、ゲート端子を端子
Ｐ３に接続し、ＮＭＯＳトランジスタＭ６のソース端子
を低電位電圧源ＶＥＥに接続し、ゲート端子を端子Ｐ２
に接続し、両トランジスタＭ５、Ｍ６のドレイン端子を
共通接続して出力端子Ｐ４とする。以上により、ＣＭＯ
Ｓ出力増幅回路が構成される。
【００２４】次に、本実施例のレベル変換回路の動作に
ついて説明する。図２の（ａ）は、入力端子Ｐ１の電圧
ＶＰ１（Ｖin）に対する端子Ｐ２の電圧ＶＰ２、端子Ｐ
５の電圧ＶＰ５の関係を示す波形図である。
ついて説明する。図２の（ａ）は、入力端子Ｐ１の電圧
ＶＰ１（Ｖin）に対する端子Ｐ２の電圧ＶＰ２、端子Ｐ
５の電圧ＶＰ５の関係を示す波形図である。
【００２５】電圧ＶＰ１がＥＣＬレベルの低レベルＶ
P1L のとき、電圧ＶＰ５は電圧ＶＰ７で決るトランジス
タＭ１の導通抵抗ｒ1on とこのとき流れる電流Ｉ1Lか
ら、 ＶＰ５＝０−ｒ1on ・Ｉ1L＝−ｒ1on ・Ｉ1L＝ＶP5L ・・・（１） となる。
P1L のとき、電圧ＶＰ５は電圧ＶＰ７で決るトランジス
タＭ１の導通抵抗ｒ1on とこのとき流れる電流Ｉ1Lか
ら、 ＶＰ５＝０−ｒ1on ・Ｉ1L＝−ｒ1on ・Ｉ1L＝ＶP5L ・・・（１） となる。
【００２６】導通抵抗ｒ1on は、トランジスタＭ１のゲ
ート幅ＷM1を大きくすることによって小さくできる。す
なわち、トランジスタＭ２の閾値電圧をＶth 2 とする
と、 ［ＶP1L ］−［ｒ1on ・Ｉ1L］＞［Ｖth 2 ］ ・・・（２） のようにすることができ、トランジスタＭ２はオンす
る。なお、［ ］は絶体値であることを示す。これは以
下でも同じである。
ート幅ＷM1を大きくすることによって小さくできる。す
なわち、トランジスタＭ２の閾値電圧をＶth 2 とする
と、 ［ＶP1L ］−［ｒ1on ・Ｉ1L］＞［Ｖth 2 ］ ・・・（２） のようにすることができ、トランジスタＭ２はオンす
る。なお、［ ］は絶体値であることを示す。これは以
下でも同じである。
【００２７】このとき、電流Ｉ1LはトランジスタＭ２、
抵抗Ｒ１を介してて電圧源ＶＥＥに流れる。従って、こ
のときの端子Ｐ２の電位ＶP2L は、 ＶP2L ＝ＶＥＥ＋Ｒ１・Ｉ1L ・・・（３） となる。
抵抗Ｒ１を介してて電圧源ＶＥＥに流れる。従って、こ
のときの端子Ｐ２の電位ＶP2L は、 ＶP2L ＝ＶＥＥ＋Ｒ１・Ｉ1L ・・・（３） となる。
【００２８】電圧ＶＰ１がＥＣＬレベルの低レベルＶ
P1L から高レベルＶP1H に変化すると、電圧ＶＰ５は、 ＶＰ５＝ＶＰ１＋［Ｖth 2 ］＝ＶP5H ・・・（４） となる。
P1L から高レベルＶP1H に変化すると、電圧ＶＰ５は、 ＶＰ５＝ＶＰ１＋［Ｖth 2 ］＝ＶP5H ・・・（４） となる。
【００２９】このときトランジスタＭ１を流れる電流Ｉ
1Hは、トランジスタＭ１のゲート・ソース間電圧Ｖgs1H
（＝ＶＰ７）とドレイン・ソース間電圧Ｖds1H（＝Ｖ
P5H ）で決り、前記した電流Ｉ1Lよりも小さくなる。こ
のときの端子Ｐ２の電位ＶP2H は ＶP2H ＝ＶＥＥ＋Ｒ１・Ｉ1H ・・・（５） となる。
1Hは、トランジスタＭ１のゲート・ソース間電圧Ｖgs1H
（＝ＶＰ７）とドレイン・ソース間電圧Ｖds1H（＝Ｖ
P5H ）で決り、前記した電流Ｉ1Lよりも小さくなる。こ
のときの端子Ｐ２の電位ＶP2H は ＶP2H ＝ＶＥＥ＋Ｒ１・Ｉ1H ・・・（５） となる。
【００３０】従って、トランジスタＭ６の閾値電圧をＶ
th 6 とすると、抵抗Ｒ１を適当な値に設定すれば、 Ｒ１・Ｉ1L＞Ｖth 6 ＞Ｒ１・Ｉ1H ・・・（６） となるようにすることができる。
th 6 とすると、抵抗Ｒ１を適当な値に設定すれば、 Ｒ１・Ｉ1L＞Ｖth 6 ＞Ｒ１・Ｉ1H ・・・（６） となるようにすることができる。
【００３１】このようにして、電圧ＶＰ１が高レベルの
ときトランジスタＭ６を遮断し、低レベルのとき導通さ
せることができる（図２の（ｃ）参照）。
ときトランジスタＭ６を遮断し、低レベルのとき導通さ
せることができる（図２の（ｃ）参照）。
【００３２】図２の（ｂ）は、入力端子Ｐ１の電圧ＶＰ
１（Ｖin）に対する端子Ｐ６の電圧ＶＰ６、端子Ｐ３の
電圧ＶＰ３の関係を示す波形図である。
１（Ｖin）に対する端子Ｐ６の電圧ＶＰ６、端子Ｐ３の
電圧ＶＰ３の関係を示す波形図である。
【００３３】電圧ＶＰ１がＥＣＬレベルの高レベルＶ
P1H のとき、電圧ＶＰ６は電圧ＶＰ８で決るトランジス
タＭ３の導通抵抗ｒ3on とこのとき流れる電流Ｉ3Hか
ら、 ＶＰ６＝ＶＥＥ＋ｒ3on ・Ｉ3H＝ＶP6H ・・・（７） になる。
P1H のとき、電圧ＶＰ６は電圧ＶＰ８で決るトランジス
タＭ３の導通抵抗ｒ3on とこのとき流れる電流Ｉ3Hか
ら、 ＶＰ６＝ＶＥＥ＋ｒ3on ・Ｉ3H＝ＶP6H ・・・（７） になる。
【００３４】導通抵抗ｒ3on は、トランジスタＭ３のゲ
ート幅ＷM3を大きくすることによって小さくできる。す
なわち、トランジスタＭ４の閾値電圧をＶth 4 とする
と、 ［ＶＥＥ＋ｒ3on ・Ｉ3H］−［ＶPH 1 ］＞［Ｖth 4 ］ ・・・（８） のようにすることができる。
ート幅ＷM3を大きくすることによって小さくできる。す
なわち、トランジスタＭ４の閾値電圧をＶth 4 とする
と、 ［ＶＥＥ＋ｒ3on ・Ｉ3H］−［ＶPH 1 ］＞［Ｖth 4 ］ ・・・（８） のようにすることができる。
【００３５】このとき、トランジスタＭ４は導通し、電
流Ｉ3HはそのトランジスタＭ４を介して電圧源ＶＥＥに
流れる。従って、このときの端子Ｐ３の電位ＶPH 3 は、 ＶPH 3 ＝Ｒ２・Ｉ3H ・・・（９） となる。
流Ｉ3HはそのトランジスタＭ４を介して電圧源ＶＥＥに
流れる。従って、このときの端子Ｐ３の電位ＶPH 3 は、 ＶPH 3 ＝Ｒ２・Ｉ3H ・・・（９） となる。
【００３６】電圧ＶＰ１がＥＣＬレベルの高レベルＶ
P1H から低レベルＶP1L に変化すると、電圧ＶＰ６は、 ＶＰ６＝ＶＰ１−［Ｖth 4 ］＝ＶP6L ・・・（１０） になる。
P1H から低レベルＶP1L に変化すると、電圧ＶＰ６は、 ＶＰ６＝ＶＰ１−［Ｖth 4 ］＝ＶP6L ・・・（１０） になる。
【００３７】このとき、トランジスタＭ３を流れる電流
Ｉ3LはトランジスタＭ３のゲート・ソース間電圧Ｖgs3L
（＝ＶＰ８）とドレイン・ソース間電圧Ｖds3L（＝Ｖ
P6L ）で決り、電流Ｉ3Hよりも小さくなる。このときの
端子Ｐ３の電位ＶP3L は、 ＶP3L ＝Ｒ２・Ｉ3L ・・・（１１） となる。
Ｉ3LはトランジスタＭ３のゲート・ソース間電圧Ｖgs3L
（＝ＶＰ８）とドレイン・ソース間電圧Ｖds3L（＝Ｖ
P6L ）で決り、電流Ｉ3Hよりも小さくなる。このときの
端子Ｐ３の電位ＶP3L は、 ＶP3L ＝Ｒ２・Ｉ3L ・・・（１１） となる。
【００３８】従って、トランジスタＭ５の閾値電圧をＶ
th 5 とすると、抵抗Ｒ２を適当な値にすれば、 Ｒ２・Ｉ3H＞［Ｖth 5 ］＞Ｒ２・Ｉ3L ・・・（１２） となるようにすることができる。
th 5 とすると、抵抗Ｒ２を適当な値にすれば、 Ｒ２・Ｉ3H＞［Ｖth 5 ］＞Ｒ２・Ｉ3L ・・・（１２） となるようにすることができる。
【００３９】このようにして、入力電圧ＶＰ１が高レベ
ルのときトランジスタＭ５を導通し、低レベルのとき遮
断することができる（図２の（ｃ）参照）。
ルのときトランジスタＭ５を導通し、低レベルのとき遮
断することができる（図２の（ｃ）参照）。
【００４０】かくして、入力電圧ＶＰ１が低レベルのと
き、ＣＭＯＳ出力増幅回路のＰＭＯＳＦＥＴ（Ｍ５）が
遮断、ＮＭＯＳＦＥＴ（Ｍ６）が導通して、ＣＭＯＳレ
ベルの低レベルの信号を出力する。入力電圧ＶＰ１が高
レベルのときは、ＣＭＯＳ出力増幅回路のＰＭＯＳＦＥ
Ｔ（Ｍ５）が導通、ＮＭＯＳＦＥＴ（Ｍ６）が遮断し
て、ＣＭＯＳレベルの高レベルの信号を出力する。
き、ＣＭＯＳ出力増幅回路のＰＭＯＳＦＥＴ（Ｍ５）が
遮断、ＮＭＯＳＦＥＴ（Ｍ６）が導通して、ＣＭＯＳレ
ベルの低レベルの信号を出力する。入力電圧ＶＰ１が高
レベルのときは、ＣＭＯＳ出力増幅回路のＰＭＯＳＦＥ
Ｔ（Ｍ５）が導通、ＮＭＯＳＦＥＴ（Ｍ６）が遮断し
て、ＣＭＯＳレベルの高レベルの信号を出力する。
【００４１】以上説明した図１のレベル変換回路は、入
力信号のレベルを判別する前に第一増幅回路、第二増幅
回路で増幅を行う。増幅された信号（電圧ＶＰ２、ＶＰ
３）の振幅中心電位の変動量は、入力電圧ＶＰ１の振幅
中心電位の変動量と同程度である。電圧ＶＰ２、ＶＰ３
の振幅は入力電圧ＶＰ１の振幅よりも大きいから、端子
Ｐ２、Ｐ３では端子Ｐ１よりも信号振幅に対する振幅中
心電位の変動量は小さい。ＣＭＯＳ出力増幅回路は電圧
ＶＰ２、ＶＰ３のレベルを判別して増幅を行うので、入
力電圧の振幅中心電位が規定のレベルからシフトする場
合においても、パルス幅の変化量が小さくできる。
力信号のレベルを判別する前に第一増幅回路、第二増幅
回路で増幅を行う。増幅された信号（電圧ＶＰ２、ＶＰ
３）の振幅中心電位の変動量は、入力電圧ＶＰ１の振幅
中心電位の変動量と同程度である。電圧ＶＰ２、ＶＰ３
の振幅は入力電圧ＶＰ１の振幅よりも大きいから、端子
Ｐ２、Ｐ３では端子Ｐ１よりも信号振幅に対する振幅中
心電位の変動量は小さい。ＣＭＯＳ出力増幅回路は電圧
ＶＰ２、ＶＰ３のレベルを判別して増幅を行うので、入
力電圧の振幅中心電位が規定のレベルからシフトする場
合においても、パルス幅の変化量が小さくできる。
【００４２】また、入力信号の振幅が小さいとき、従来
回路ではパルスとして判別できない場合があった。すな
わち、入力信号の低レベルが基準電圧よりも高いときに
は常に高レベルと判別し、基準レベルよりも低いときに
は常に低レベルと判別していた。このような場合にも、
本実施例のレベル変換回路では、入力信号を増幅して出
力増幅回路のＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴをス
イッチすることができ、ＣＭＯＳレベルの出力を得るこ
とができる。
回路ではパルスとして判別できない場合があった。すな
わち、入力信号の低レベルが基準電圧よりも高いときに
は常に高レベルと判別し、基準レベルよりも低いときに
は常に低レベルと判別していた。このような場合にも、
本実施例のレベル変換回路では、入力信号を増幅して出
力増幅回路のＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴをス
イッチすることができ、ＣＭＯＳレベルの出力を得るこ
とができる。
【００４３】また、本実施例のレベル変換回路は、ＰＭ
ＯＳＦＥＴ、ＮＭＯＳＦＥＴおよび抵抗素子で実現でき
る。従って、バイポーラトランジスタを必要とする従来
回路に比べて、製造工程数とコストを削減することがで
きる。
ＯＳＦＥＴ、ＮＭＯＳＦＥＴおよび抵抗素子で実現でき
る。従って、バイポーラトランジスタを必要とする従来
回路に比べて、製造工程数とコストを削減することがで
きる。
【００４４】また、トランジスタＭ２を増幅素子とする
第一の増幅回路にはトランジスタＭ１を定電流源として
接続して動作電流を制限し、トランジスタＭ４を増幅素
子とする第二の増幅回路にもトランジスタＭ３を定電流
源として接続して動作電流を制限しているので、消費電
流が少なくなると同時に高速動作が可能となる。
第一の増幅回路にはトランジスタＭ１を定電流源として
接続して動作電流を制限し、トランジスタＭ４を増幅素
子とする第二の増幅回路にもトランジスタＭ３を定電流
源として接続して動作電流を制限しているので、消費電
流が少なくなると同時に高速動作が可能となる。
【００４５】図３は別の実施例のレベル変換回路の回路
図である。この回路は、高電位電圧源をＶＤＤとし、低
電位電圧源をＧＮＤとした点が図１の回路と異なり、他
は同様である。
図である。この回路は、高電位電圧源をＶＤＤとし、低
電位電圧源をＧＮＤとした点が図１の回路と異なり、他
は同様である。
【００４６】
【発明の効果】以上から本発明のレベル変換回路によれ
ば、入力信号を増幅した後にレベル判別を行うので、入
力信号の振幅中心が上下に変動しても、信号パルス幅の
変動を小さい範囲に抑えることができる。
ば、入力信号を増幅した後にレベル判別を行うので、入
力信号の振幅中心が上下に変動しても、信号パルス幅の
変動を小さい範囲に抑えることができる。
【００４７】また、入力信号を増幅した後にレベル判別
を行うことによって、入力信号の振幅が小さい場合であ
ってもこれをレベル変換できる。
を行うことによって、入力信号の振幅が小さい場合であ
ってもこれをレベル変換できる。
【００４８】更に、バイポーラトランジスタを用いるこ
となく、ＭＯＳＦＥＴと抵抗素子によって実現できるの
で、これを半導体集積回路で実現するとき、マスク枚数
の削減等、製造工程の簡素化が可能となり、従来に比べ
て低コストを達成できるようになる。
となく、ＭＯＳＦＥＴと抵抗素子によって実現できるの
で、これを半導体集積回路で実現するとき、マスク枚数
の削減等、製造工程の簡素化が可能となり、従来に比べ
て低コストを達成できるようになる。
【図１】 本発明の一実施例のレベル変換回路の回路図
である。
である。
【図２】 図１のレベル変換回路の動作説明用の電圧波
形図である。
形図である。
【図３】 別の実施例のレベル変換回路の回路図であ
る。
る。
【図４】 従来のレベル変換回路の回路図である。
【図５】 図４のレベル変換回路の動作説明用の電圧波
形図である。
形図である。
【図６】 入力電圧と比較基準電圧ＶＢＢの相対関係が
デューティ比に及ぼす影響の説明のための電圧波形図で
ある。
デューティ比に及ぼす影響の説明のための電圧波形図で
ある。
【図７】 入力電圧の振幅が小さく、誤判別する場合の
電圧波形図である。
電圧波形図である。
Ｑ１、Ｑ２：バイポーラトランジスタ、 Ｍ１〜Ｍ１０：ＭＯＳＦＥＴ
Claims (1)
- 【請求項１】第１導電型の第１，第２のＭＯＳトランジ
スタと第１の抵抗で構成され、 前記第１のＭＯＳトランジスタのソース端子を第１の電
圧源に接続し、ドレイン端子を前記第２のＭＯＳトラン
ジスタのソース端子に接続し、 前記第２のＭＯＳトランジスタのドレイン端子を前記第
１の抵抗を介して前記第１の電圧源より低い電位である
第２の電圧源に接続し、ゲート端子を第１の入力端子と
し、 前記第２のＭＯＳトランジスタのドレイン端子と前記第
１の抵抗の共通接続点を第１の出力端子とし、 前記第１のＭＯＳトランジスタのゲート端子に第１の電
流制限用電圧を印加する第１の増幅回路と、 前記第１の導電型と反対の第２の導電型の第３，第４の
ＭＯＳトランジスタと第２の抵抗で構成され、 前記第３のＭＯＳトランジスタのソース端子を前記第２
の電圧源に接続し、ドレイン端子を前記第４のＭＯＳト
ランジスタのソース端子に接続し、 前記第４のＭＯＳトランジスタのドレイン端子を前記第
２の抵抗を介して前記第１の電圧源に接続し、ゲート端
子を前記第１の増幅回路の第１の入力端子に接続し、 前記第４のＭＯＳトランジスタのドレイン端子と前記第
２の抵抗の共通接続点を第２の出力端子とし、 前記第３のＭＯＳトランジスタのゲート端子に第２の電
流制限用電圧を印加する第２の増幅回路と、 前記第１導電型の第５のＭＯＳトランジスタと前記第２
導電型の第６のＭＯＳトランジスタで構成され、 前記第５のＭＯＳトランジスタのソース端子を前記第１
の電圧源に接続し、 前記第６のＭＯＳトランジスタのソース端子を前記第２
の電圧源に接続し、 前記第５のＭＯＳトランジスタのゲート端子を前記第２
の出力端子に接続し、 前記第６のＭＯＳトランジスタのゲート端子を前記第１
の出力端子に接続し、 前記第５と第６のＭＯＳトランジスタのドレイン端子を
共通接続して第３の出力 端子とした 出力増幅回路とから
なり、 振幅の小さい入力信号を、振幅の大きい信号に変換する
機能を有することを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21479493A JP3196163B2 (ja) | 1993-08-09 | 1993-08-09 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21479493A JP3196163B2 (ja) | 1993-08-09 | 1993-08-09 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758624A JPH0758624A (ja) | 1995-03-03 |
| JP3196163B2 true JP3196163B2 (ja) | 2001-08-06 |
Family
ID=16661644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21479493A Expired - Lifetime JP3196163B2 (ja) | 1993-08-09 | 1993-08-09 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196163B2 (ja) |
-
1993
- 1993-08-09 JP JP21479493A patent/JP3196163B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758624A (ja) | 1995-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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