JP2002261550A - Ａｂ級ｃｍｏｓ出力回路 - Google Patents
Ａｂ級ｃｍｏｓ出力回路Info
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- 230000007423 decrease Effects 0.000 description 10
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 102100032704 Keratin, type I cytoskeletal 24 Human genes 0.000 description 1
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- 108090000203 Uteroglobin Proteins 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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Abstract
(57)【要約】 （修正有）
【課題】 大きなソース電流をとることができるCMOS出
力回路の提供。 【解決手段】 出力駆動用PMOSトランジスタ１１５のゲ
ートがVSS付近まで振れるようにし、かつ出力駆動用NMO
Sトランジスタ１０５のゲートがVDD付近まで振れるよう
にAB級出力コントロール回路１５０を設けた。入力端子
１６０に与えられた入力信号電圧は、PMOSトランジスタ
１１５とNMOSトランジスタ１０５の両方によって増幅さ
れるAB級動作を行い、しかもソース電流もシンク電流も
大きな値がとれるという特徴がある。
力回路の提供。 【解決手段】 出力駆動用PMOSトランジスタ１１５のゲ
ートがVSS付近まで振れるようにし、かつ出力駆動用NMO
Sトランジスタ１０５のゲートがVDD付近まで振れるよう
にAB級出力コントロール回路１５０を設けた。入力端子
１６０に与えられた入力信号電圧は、PMOSトランジスタ
１１５とNMOSトランジスタ１０５の両方によって増幅さ
れるAB級動作を行い、しかもソース電流もシンク電流も
大きな値がとれるという特徴がある。
Description
【０００１】
【発明の属する技術分野】本発明は、大きな出力電流を
得るためのAB級CMOS出力回路に関する。
得るためのAB級CMOS出力回路に関する。
【０００２】
【従来の技術】従来のAB級CMOS出力回路の例を図2に示
す。点線で囲んだ部分410がAB級CMOS出力回路である。
点線で囲んだ部分400はバイアス回路を示す。
す。点線で囲んだ部分410がAB級CMOS出力回路である。
点線で囲んだ部分400はバイアス回路を示す。
【０００３】従来のAB級CMOS出力回路の動作を次に説明
する。図2においてNMOSトランジスタ404のゲート端子
は、この出力回路の入力端子411と接続されている。し
たがって、入力信号はNMOSトランジスタ404によって増
幅されて、出力端子412に出力される。入力端子411はさ
らにNMOSトランジスタ401のゲートにも接続されてい
る。入力信号は、NMOSトランジスタ401によって電圧か
ら電流に変換される。このときNMOSトランジスタ401に
おける電流の変動分がNMOSトランジスタ402のドレイン
電流の増減となって伝わる。なぜなら、NMOSトランジス
タ407のドレイン電流は一定値であり、かつNMOSトラン
ジスタ407のドレイン電流は、NMOSトランジスタ401のド
レイン電流とNMOSトランジスタ402のドレイン電流の和
に等しいからである。NMOSトランジスタ402のドレイン
電流はカレントミラー構成のために、NMOSトランジスタ
403のドレイン電流と等しい。そしてNMOSトランジスタ4
03のドレイン電流は、PMOSトランジスタ406のドレイン
電流と等しい。さらに、カレントミラー構成のために、
PMOSトランジスタ406のドレイン電流は、PMOSトランジ
スタ405のドレイン電流と等しい。したがって、NMOSト
ランジスタ401のドレイン電流の変化分は、PMOSトラン
ジスタ405のドレイン電流の変化分となり、このドレイ
ン電流の変化分は出力端子412の出力インピーダンスに
よって電圧に変換されて出力端子412に電圧として現れ
る。このようにして、入力信号は、出力端子412に接続
されたPMOSトランジスタ405とNMOSトランジスタ404の両
方で増幅されて出力端子に現れる。このようにして出力
PMOSトランジスタのみによって増幅されるA級出力回路
構成、又は出力NMOSトランジスタによって増幅されるA
級出力回路構成に比べて効率がよく、増幅度を上げるこ
とができる。
する。図2においてNMOSトランジスタ404のゲート端子
は、この出力回路の入力端子411と接続されている。し
たがって、入力信号はNMOSトランジスタ404によって増
幅されて、出力端子412に出力される。入力端子411はさ
らにNMOSトランジスタ401のゲートにも接続されてい
る。入力信号は、NMOSトランジスタ401によって電圧か
ら電流に変換される。このときNMOSトランジスタ401に
おける電流の変動分がNMOSトランジスタ402のドレイン
電流の増減となって伝わる。なぜなら、NMOSトランジス
タ407のドレイン電流は一定値であり、かつNMOSトラン
ジスタ407のドレイン電流は、NMOSトランジスタ401のド
レイン電流とNMOSトランジスタ402のドレイン電流の和
に等しいからである。NMOSトランジスタ402のドレイン
電流はカレントミラー構成のために、NMOSトランジスタ
403のドレイン電流と等しい。そしてNMOSトランジスタ4
03のドレイン電流は、PMOSトランジスタ406のドレイン
電流と等しい。さらに、カレントミラー構成のために、
PMOSトランジスタ406のドレイン電流は、PMOSトランジ
スタ405のドレイン電流と等しい。したがって、NMOSト
ランジスタ401のドレイン電流の変化分は、PMOSトラン
ジスタ405のドレイン電流の変化分となり、このドレイ
ン電流の変化分は出力端子412の出力インピーダンスに
よって電圧に変換されて出力端子412に電圧として現れ
る。このようにして、入力信号は、出力端子412に接続
されたPMOSトランジスタ405とNMOSトランジスタ404の両
方で増幅されて出力端子に現れる。このようにして出力
PMOSトランジスタのみによって増幅されるA級出力回路
構成、又は出力NMOSトランジスタによって増幅されるA
級出力回路構成に比べて効率がよく、増幅度を上げるこ
とができる。
【０００４】
【発明が解決しようとする課題】しかし従来のAB級CMOS
出力回路では、シンク電流は大きくとれるものの、ソー
ス電流は非常に小さいという欠点を有していた。これ
は、PMOSトランジスタ406のゲート端子とドレイン端子
が飽和結線しているために、PMOSトランジスタ405のゲ
ート電圧がVDDに近いレベルにクランプされてしまい、
大きなソース電流を流すのに十分なゲート・ソース間電
圧が得られないからである。
出力回路では、シンク電流は大きくとれるものの、ソー
ス電流は非常に小さいという欠点を有していた。これ
は、PMOSトランジスタ406のゲート端子とドレイン端子
が飽和結線しているために、PMOSトランジスタ405のゲ
ート電圧がVDDに近いレベルにクランプされてしまい、
大きなソース電流を流すのに十分なゲート・ソース間電
圧が得られないからである。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに、この発明は、出力駆動用PMOSトランジスタのゲー
トがVSS付近まで振れるようにし、かつ出力駆動用NMOS
トランジスタのゲートがVDD付近まで振れるようにAB級
出力コントロール回路を設けた構成とした。上記のよう
に構成された低電圧動作AB級CMOS出力回路では、シンク
電流もソース電流も、ともに大きな電流を引くことがで
きるという特長がある。
めに、この発明は、出力駆動用PMOSトランジスタのゲー
トがVSS付近まで振れるようにし、かつ出力駆動用NMOS
トランジスタのゲートがVDD付近まで振れるようにAB級
出力コントロール回路を設けた構成とした。上記のよう
に構成された低電圧動作AB級CMOS出力回路では、シンク
電流もソース電流も、ともに大きな電流を引くことがで
きるという特長がある。
【０００６】また、電流制限回路があるため、大きなソ
ース電流を引いても、内部で無駄な電流を流さずにすむ
という特長がある。
ース電流を引いても、内部で無駄な電流を流さずにすむ
という特長がある。
【０００７】
【０００８】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図1は、この発明によるAB級CMOS出力回路の
構成図の一例である。図1において入力信号電圧が入力
端子160に与えられると、PMOSトランジスタ115を介して
入力信号電圧はドレイン電流に変換される。このドレイ
ン電流は出力端子170における出力インピーダンスによ
って、出力電圧に変換される。また、入力端子160に与
えられた入力信号電圧はPMOSトランジスタ114を介して
ドレイン電流に変換される。このドレイン電流は、NMOS
トランジスタ104およびAB級出力コントロール回路150を
介して電圧に変換され、NMOSトランジスタ105のゲート
に入力される。そしてこの電圧はNMOSトランジスタ105
によって、ドレイン電流に変換された後、出力端子170
における出力インピーダンスによって、出力電圧に変換
される。
説明する。図1は、この発明によるAB級CMOS出力回路の
構成図の一例である。図1において入力信号電圧が入力
端子160に与えられると、PMOSトランジスタ115を介して
入力信号電圧はドレイン電流に変換される。このドレイ
ン電流は出力端子170における出力インピーダンスによ
って、出力電圧に変換される。また、入力端子160に与
えられた入力信号電圧はPMOSトランジスタ114を介して
ドレイン電流に変換される。このドレイン電流は、NMOS
トランジスタ104およびAB級出力コントロール回路150を
介して電圧に変換され、NMOSトランジスタ105のゲート
に入力される。そしてこの電圧はNMOSトランジスタ105
によって、ドレイン電流に変換された後、出力端子170
における出力インピーダンスによって、出力電圧に変換
される。
【０００９】このときに、NMOSトランジスタ105のゲー
ト電圧がVDD付近まで振れるようにAB級出力コントロー
ル回路150を働かせることで、NMOSトランジスタ105は大
きなシンク電流駆動能力を持つことができる。一方、PM
OSトランジスタ115のゲート端子を駆動する入力端子160
がVSS付近まで振れることができれば、PMOSトランジス
タ115は大きなソース電流駆動能力を持つことができ
る。
ト電圧がVDD付近まで振れるようにAB級出力コントロー
ル回路150を働かせることで、NMOSトランジスタ105は大
きなシンク電流駆動能力を持つことができる。一方、PM
OSトランジスタ115のゲート端子を駆動する入力端子160
がVSS付近まで振れることができれば、PMOSトランジス
タ115は大きなソース電流駆動能力を持つことができ
る。
【００１０】図1において、ディプリーション型NMOSト
ランジスタ110の役割は、大きなソース電流が流れる
時、すなわち入力端子160がVSS付近まで下がったときに
PMOSトランジスタ114とNMOSトランジスタ104で構成され
るパスに流れる貫通電流を抑制することである。
ランジスタ110の役割は、大きなソース電流が流れる
時、すなわち入力端子160がVSS付近まで下がったときに
PMOSトランジスタ114とNMOSトランジスタ104で構成され
るパスに流れる貫通電流を抑制することである。
【００１１】このように図1の回路では、入力端子160に
与えられた入力信号電圧は、PMOSトランジスタ115とNMO
Sトランジスタ105の両方によって増幅されるAB級動作を
行い、しかもソース電流もシンク電流も大きな値がとれ
るという特徴がある。
与えられた入力信号電圧は、PMOSトランジスタ115とNMO
Sトランジスタ105の両方によって増幅されるAB級動作を
行い、しかもソース電流もシンク電流も大きな値がとれ
るという特徴がある。
【００１２】AB級出力コントロール回路150の具体的な
実現回路を含めた本発明のAB級CMOS出力回路の構成図の
一例を図3に示す。
実現回路を含めた本発明のAB級CMOS出力回路の構成図の
一例を図3に示す。
【００１３】図3において、入力端子160はPMOSトランジ
スタ114のゲートに接続されている。入力信号電圧が入
力端子160に与えられると、PMOSトランジスタ114を介し
て入力信号電圧はドレイン電流に変換される。PMOSトラ
ンジスタ114のドレイン電流の変化は カレントミラーを
構成しているNMOSトランジスタ104、103を介して、NMOS
トランジスタ103のドレイン電流の変化分となる。ここ
でPMOSトランジスタ113は一定の電流を流すための定電
流源である。一方NMOSトランジスタ102も一定の電流を
流すための定電流源である。したがって、NMOSトランジ
スタ103のドレイン電流の変化分は、NMOSトランジスタ1
07のドレイン電流の変化分として現れる。
スタ114のゲートに接続されている。入力信号電圧が入
力端子160に与えられると、PMOSトランジスタ114を介し
て入力信号電圧はドレイン電流に変換される。PMOSトラ
ンジスタ114のドレイン電流の変化は カレントミラーを
構成しているNMOSトランジスタ104、103を介して、NMOS
トランジスタ103のドレイン電流の変化分となる。ここ
でPMOSトランジスタ113は一定の電流を流すための定電
流源である。一方NMOSトランジスタ102も一定の電流を
流すための定電流源である。したがって、NMOSトランジ
スタ103のドレイン電流の変化分は、NMOSトランジスタ1
07のドレイン電流の変化分として現れる。
【００１４】PMOSトランジスタ112は一定の電流を流す
ための定電流源として働いている。このとき、NMOSトラ
ンジスタ101はゲートとドレインが飽和結線されている
ため、一定のゲート・ソース間電圧を発生する。したが
って、NMOSトランジスタ107のゲート端子の電位は一定
の電圧になる。
ための定電流源として働いている。このとき、NMOSトラ
ンジスタ101はゲートとドレインが飽和結線されている
ため、一定のゲート・ソース間電圧を発生する。したが
って、NMOSトランジスタ107のゲート端子の電位は一定
の電圧になる。
【００１５】以上を踏まえた上でさきほど述べたNMOSト
ランジスタ103のドレイン電流の変化分は、NMOSトラン
ジスタ107のドレイン電流の変化分として現れることを
再び考えることにする。すでに述べたようにNMOSトラン
ジスタ107のゲート端子の電位は一定の電圧になるた
め、NMOSトランジスタ107のドレイン電流の変化はNMOS
トランジスタ107のソースに接続された端子180の電位を
変化させる。端子180の電位が変化するとNMOSトランジ
スタ106のゲート端子の電位が変わる。なぜならPMOSト
ランジスタ113によって、NMOSトランジスタ106には一定
の電流が流れ、NMOSトランジスタ106のゲート・ソース
間電圧を一定に保とうとするからである。NMOSトランジ
スタ106のゲート端子はNMOSトランジスタ105のゲート端
子と接続されているため、NMOSトランジスタ106のゲー
ト電位の変化量はNMOSトランジスタ105のゲート端子を
通して増幅されて出力端子170に現れる。ゆえに、端子1
60からの入力信号はNMOSトランジスタ105によって増幅
されて出力端子170に現れることがわかる。
ランジスタ103のドレイン電流の変化分は、NMOSトラン
ジスタ107のドレイン電流の変化分として現れることを
再び考えることにする。すでに述べたようにNMOSトラン
ジスタ107のゲート端子の電位は一定の電圧になるた
め、NMOSトランジスタ107のドレイン電流の変化はNMOS
トランジスタ107のソースに接続された端子180の電位を
変化させる。端子180の電位が変化するとNMOSトランジ
スタ106のゲート端子の電位が変わる。なぜならPMOSト
ランジスタ113によって、NMOSトランジスタ106には一定
の電流が流れ、NMOSトランジスタ106のゲート・ソース
間電圧を一定に保とうとするからである。NMOSトランジ
スタ106のゲート端子はNMOSトランジスタ105のゲート端
子と接続されているため、NMOSトランジスタ106のゲー
ト電位の変化量はNMOSトランジスタ105のゲート端子を
通して増幅されて出力端子170に現れる。ゆえに、端子1
60からの入力信号はNMOSトランジスタ105によって増幅
されて出力端子170に現れることがわかる。
【００１６】一方、本出力回路の入力端子160は出力駆
動用PMOSトランジスタ115のゲート端子にも接続されて
いる。したがってPMOSトランジスタ115を介して、入力
信号は増幅され、出力端子170から出力される。
動用PMOSトランジスタ115のゲート端子にも接続されて
いる。したがってPMOSトランジスタ115を介して、入力
信号は増幅され、出力端子170から出力される。
【００１７】このようにして、端子160からの入力信号
はPMOSトランジスタ115とNMOSトランジスタ105の両トラ
ンジスタによって増幅されていることがわかる。
はPMOSトランジスタ115とNMOSトランジスタ105の両トラ
ンジスタによって増幅されていることがわかる。
【００１８】次に本発明の図3の回路では、大きなシン
ク電流値がとれることを示す。この出力回路の入力端子
160は一般的に前段の出力端子に接続している。ここで
は前段の出力端子の振幅はVSSからVDDまでとれると仮定
する。前段の出力端子の電位が正の電源電圧VDDに近い
値のときは、PMOSトランジスタ114、115はともにオフの
状態になる。なぜならPMOSトランジスタ114、115のゲー
ト・ソース間電圧はこれらのトランジスタのしきい値電
圧よりはるかに小さくなるためである。
ク電流値がとれることを示す。この出力回路の入力端子
160は一般的に前段の出力端子に接続している。ここで
は前段の出力端子の振幅はVSSからVDDまでとれると仮定
する。前段の出力端子の電位が正の電源電圧VDDに近い
値のときは、PMOSトランジスタ114、115はともにオフの
状態になる。なぜならPMOSトランジスタ114、115のゲー
ト・ソース間電圧はこれらのトランジスタのしきい値電
圧よりはるかに小さくなるためである。
【００１９】このとき、NMOSトランジスタ105のゲート
端子の電位がどうなるかを説明する。PMOSトランジスタ
114を流れる電流はほとんどゼロになるため、NMOSトラ
ンジスタ104を流れる電流もゼロとなり、したがって、N
MOSトランジスタ104のゲート電圧はNMOSトランジスタ10
4のしきい値電圧に比べてはるかに小さくなる。このた
め、NMOSトランジスタ103を流れる電流はほとんどゼロ
になる。このときNMOSトランジスタ103のドレイン端子
の電位はVDDに近いレベルまで増加することを次に示
す。
端子の電位がどうなるかを説明する。PMOSトランジスタ
114を流れる電流はほとんどゼロになるため、NMOSトラ
ンジスタ104を流れる電流もゼロとなり、したがって、N
MOSトランジスタ104のゲート電圧はNMOSトランジスタ10
4のしきい値電圧に比べてはるかに小さくなる。このた
め、NMOSトランジスタ103を流れる電流はほとんどゼロ
になる。このときNMOSトランジスタ103のドレイン端子
の電位はVDDに近いレベルまで増加することを次に示
す。
【００２０】NMOSトランジスタ103のドレイン電流とNMO
Sトランジスタ102のドレイン電流の和は、NMOSトランジ
スタ107のドレイン電流とNMOSトランジスタ106のドレイ
ン電流の和に等しい。 NMOSトランジスタ103のドレイン
電流が減少すれば、NMOSトランジスタ107のドレイン電
流とNMOSトランジスタ106のドレイン電流の和も減少せ
ねばならない。
Sトランジスタ102のドレイン電流の和は、NMOSトランジ
スタ107のドレイン電流とNMOSトランジスタ106のドレイ
ン電流の和に等しい。 NMOSトランジスタ103のドレイン
電流が減少すれば、NMOSトランジスタ107のドレイン電
流とNMOSトランジスタ106のドレイン電流の和も減少せ
ねばならない。
【００２１】NMOSトランジスタ106のドレイン電流はPMO
Sトランジスタ113によって決められているため減らな
い。そのため、 NMOSトランジスタ103のドレイン電流の
減少分はNMOSトランジスタ107のドレイン電流の減少と
なって現れる。 NMOSトランジスタ107のゲートの電位は
前述したように一定であるため、 NMOSトランジスタ107
のドレイン電流の減少のためには、 NMOSトランジスタ1
07のソース電位180が上がる。こうして、NMOSトランジ
スタ107を流れる電流は減少し、NMOSトランジスタ103を
流れる電流の減少分とバランスが取れるようになる。NM
OSトランジスタ102のドレイン電流と、PMOSトランジス
タ113のドレイン電流の比がたとえば1:2のときは、 NMO
Sトランジスタ107のソース電位180はさらに大きな値を
とるようになる。そうすることで、NMOSトランジスタ10
2を流れる電流は増加する方向になり、NMOSトランジス
タ106を流れる電流とのバランスを保とうとする。NMOS
トランジスタ107のソース電位180が高くなるにつれて、
NMOSトランジスタ106のゲート端子およびNMOSトランジ
スタ105のゲート端子の電位は高くなり、VDD付近に達す
る。出力駆動用NMOSトランジスタ105のゲート端子の電
位がVDDに近く、かつ前述したようにPMOSトランジスタ1
15がオフしているため、この回路では大きなシンク電流
を得ることができる。
Sトランジスタ113によって決められているため減らな
い。そのため、 NMOSトランジスタ103のドレイン電流の
減少分はNMOSトランジスタ107のドレイン電流の減少と
なって現れる。 NMOSトランジスタ107のゲートの電位は
前述したように一定であるため、 NMOSトランジスタ107
のドレイン電流の減少のためには、 NMOSトランジスタ1
07のソース電位180が上がる。こうして、NMOSトランジ
スタ107を流れる電流は減少し、NMOSトランジスタ103を
流れる電流の減少分とバランスが取れるようになる。NM
OSトランジスタ102のドレイン電流と、PMOSトランジス
タ113のドレイン電流の比がたとえば1:2のときは、 NMO
Sトランジスタ107のソース電位180はさらに大きな値を
とるようになる。そうすることで、NMOSトランジスタ10
2を流れる電流は増加する方向になり、NMOSトランジス
タ106を流れる電流とのバランスを保とうとする。NMOS
トランジスタ107のソース電位180が高くなるにつれて、
NMOSトランジスタ106のゲート端子およびNMOSトランジ
スタ105のゲート端子の電位は高くなり、VDD付近に達す
る。出力駆動用NMOSトランジスタ105のゲート端子の電
位がVDDに近く、かつ前述したようにPMOSトランジスタ1
15がオフしているため、この回路では大きなシンク電流
を得ることができる。
【００２２】次に本発明の回路では、大きなソース電流
値がとれることを示す。前段の出力端子の電位が負の電
源電圧VSSに近い値のときは、PMOSトランジスタ115のゲ
ートソース電圧はそのしきい値電圧に比べて十分に大き
くなるため、 PMOSトランジスタ115は大きなソース電流
を流すことができる。
値がとれることを示す。前段の出力端子の電位が負の電
源電圧VSSに近い値のときは、PMOSトランジスタ115のゲ
ートソース電圧はそのしきい値電圧に比べて十分に大き
くなるため、 PMOSトランジスタ115は大きなソース電流
を流すことができる。
【００２３】このとき、NMOSトランジスタ105のゲート
端子の電位がどうなるかを説明する。PMOSトランジスタ
114のゲート・ソース間にはしきい値電圧に比べて十分
に大きくなるため、PMOSトランジスタ114のドレイン電
流は増加し始める。するとNMOSトランジスタ104のゲー
ト・ソース間電圧は増加し始める。（ここでは簡単のた
め、ディプリーション形NMOSトランジスタ110がないも
のとして説明する。ディプリーション形NMOSトランジス
タ110の役割については、後に説明する。）NMOSトラン
ジスタ104、103はカレントミラー構成のため、NMOSトラ
ンジスタ103のドレイン電流が増加し始める。ノード180
におけるKirchhoffの電流法則を満足させるため、ノー
ド180の電位は低下する。上述したようにNMOSトランジ
スタ106のゲート電位の変動分はノード180の電位の変動
分に等しいため、NMOSトランジスタ106のゲート電位は
低下する。それによって、NMOSトランジスタ105のゲー
ト電位も低下し、NMOSトランジスタ105はオフ状態にな
る。
端子の電位がどうなるかを説明する。PMOSトランジスタ
114のゲート・ソース間にはしきい値電圧に比べて十分
に大きくなるため、PMOSトランジスタ114のドレイン電
流は増加し始める。するとNMOSトランジスタ104のゲー
ト・ソース間電圧は増加し始める。（ここでは簡単のた
め、ディプリーション形NMOSトランジスタ110がないも
のとして説明する。ディプリーション形NMOSトランジス
タ110の役割については、後に説明する。）NMOSトラン
ジスタ104、103はカレントミラー構成のため、NMOSトラ
ンジスタ103のドレイン電流が増加し始める。ノード180
におけるKirchhoffの電流法則を満足させるため、ノー
ド180の電位は低下する。上述したようにNMOSトランジ
スタ106のゲート電位の変動分はノード180の電位の変動
分に等しいため、NMOSトランジスタ106のゲート電位は
低下する。それによって、NMOSトランジスタ105のゲー
ト電位も低下し、NMOSトランジスタ105はオフ状態にな
る。
【００２４】このようにNMOSトランジスタ105はオフ状
態である一方、PMOSトランジスタ115は十分にオンして
いるため、大きなソース電流を流すことができる。ディ
プリーション形NMOSトランジスタ110は、PMOSトランジ
スタ114とNMOSトランジスタ104から成るパスに流れる電
流を制限するために設けられた。もしディプリーション
形NMOSトランジスタ110がないと、入力端子160の電位が
VSSレベルまで下がった時にPMOSトランジスタ114とNMOS
トランジスタ104から成るパスにおいて大きな貫通電流
が流れてしまう。これを防ぐためにディプリーション形
NMOSトランジスタ110が設けられている。
態である一方、PMOSトランジスタ115は十分にオンして
いるため、大きなソース電流を流すことができる。ディ
プリーション形NMOSトランジスタ110は、PMOSトランジ
スタ114とNMOSトランジスタ104から成るパスに流れる電
流を制限するために設けられた。もしディプリーション
形NMOSトランジスタ110がないと、入力端子160の電位が
VSSレベルまで下がった時にPMOSトランジスタ114とNMOS
トランジスタ104から成るパスにおいて大きな貫通電流
が流れてしまう。これを防ぐためにディプリーション形
NMOSトランジスタ110が設けられている。
【００２５】図3の例を用いて説明する。大きなソース
電流を流すために端子160の電位がVSSまで下がった場合
を考える。PMOSトランジスタ114のゲート・ソース間には
大きな電位差が発生するため、PMOSトランジスタ114を
流れる電流は増加し始める。このとき、この電流の増加
はディプリーション形NMOSトランジスタ110が流すこと
ができる電流で制限され、それ以上は増えない。
電流を流すために端子160の電位がVSSまで下がった場合
を考える。PMOSトランジスタ114のゲート・ソース間には
大きな電位差が発生するため、PMOSトランジスタ114を
流れる電流は増加し始める。このとき、この電流の増加
はディプリーション形NMOSトランジスタ110が流すこと
ができる電流で制限され、それ以上は増えない。
【００２６】このようにディプリーション形NMOSトラン
ジスタ110は、PMOSトランジスタ114とNMOSトランジスタ
104から成るパスに無駄な電流が流れるのを防ぐ働きが
ある。
ジスタ110は、PMOSトランジスタ114とNMOSトランジスタ
104から成るパスに無駄な電流が流れるのを防ぐ働きが
ある。
【００２７】図4に示すようにディプリーション形NMOS
トランジスタ110に加えて抵抗120を用いることで、PMOS
トランジスタ114とNMOSトランジスタ104から成るパスに
流れる貫通電流をより有効的に電流を制限することがで
きる。AB級出力コントロール回路150の具体的な実現回
路を含めたAB級CMOS出力回路の構成図の一例を図5に示
す。図5において、端子160の電位が比較的VDDに近いと
きは、PMOSトランジスタ114を流れる電流は小さく、し
たがって抵抗120の両端の電位差は小さく無視できる。
よって、ディプリーション形NMOSトランジスタ110のゲ
ート・ソース間電圧はほぼゼロとなる。
トランジスタ110に加えて抵抗120を用いることで、PMOS
トランジスタ114とNMOSトランジスタ104から成るパスに
流れる貫通電流をより有効的に電流を制限することがで
きる。AB級出力コントロール回路150の具体的な実現回
路を含めたAB級CMOS出力回路の構成図の一例を図5に示
す。図5において、端子160の電位が比較的VDDに近いと
きは、PMOSトランジスタ114を流れる電流は小さく、し
たがって抵抗120の両端の電位差は小さく無視できる。
よって、ディプリーション形NMOSトランジスタ110のゲ
ート・ソース間電圧はほぼゼロとなる。
【００２８】一方、PMOSトランジスタ114を流れる電流
が増加したときは、この電流増加のために抵抗12 0の両
端の電位差は増加する。すると、抵抗120の両端の電位
差の増加のために、ディプリーション形NMOSトランジス
タ110のソース電位はゲート電位よりも高くなり、ディ
プリーション形NMOSトランジスタ110の電流駆動能力は
低下するため、このパスを流れる電流は抵抗120が無い
時よりも抑制される。したがって、抵抗120を加えるこ
とで、より有効的に電流を制限することができる。
が増加したときは、この電流増加のために抵抗12 0の両
端の電位差は増加する。すると、抵抗120の両端の電位
差の増加のために、ディプリーション形NMOSトランジス
タ110のソース電位はゲート電位よりも高くなり、ディ
プリーション形NMOSトランジスタ110の電流駆動能力は
低下するため、このパスを流れる電流は抵抗120が無い
時よりも抑制される。したがって、抵抗120を加えるこ
とで、より有効的に電流を制限することができる。
【００２９】本発明によるAB級CMOS出力回路の構成図の
別の一例を図6に示す。図6においては、図5の回路にダ
イオード121、122が加わっている。これまでの説明の中
で、NMOSトランジスタ102は定電流源として働くと述べ
たが、NMOSトランジスタ102が定電流源として働くため
には飽和領域で動作しなければならない。図6のダイオ
ード121、122の役割は、NMOSトランジスタ102を飽和領
域に保つのに十分なドレイン・ソース間電圧を与えるこ
とである。MOSトランジスタが飽和領域で動作するのに
は、次の条件を満たす必要が有る。
別の一例を図6に示す。図6においては、図5の回路にダ
イオード121、122が加わっている。これまでの説明の中
で、NMOSトランジスタ102は定電流源として働くと述べ
たが、NMOSトランジスタ102が定電流源として働くため
には飽和領域で動作しなければならない。図6のダイオ
ード121、122の役割は、NMOSトランジスタ102を飽和領
域に保つのに十分なドレイン・ソース間電圧を与えるこ
とである。MOSトランジスタが飽和領域で動作するのに
は、次の条件を満たす必要が有る。
【００３０】Vds ≧ Vgs−Vth （強反転） Vds ≧ 3kT/q≒ 78mV （弱反転） ここで、Vdsはドレイン・ソース間電圧、Vgsはゲート・
ソース間電圧、Vthはしきい値電圧、kはボルツマン定
数、Tは絶対温度、qは電子の電荷量を表す。
ソース間電圧、Vthはしきい値電圧、kはボルツマン定
数、Tは絶対温度、qは電子の電荷量を表す。
【００３１】さて、NMOSトランジスタ102のドレイン・
ソース間電圧Vds102は Vds102=Vgs101＋Vd121−Vgs107 で表される。ここでVgs101はNMOSトランジスタ101のゲ
ート・ソース間電圧、Vd121はダイオード121のアノード
・カソード間電圧、Vgs107はNMOSトランジスタ107のゲ
ート・ソース間電圧を表す。もしVgs101とVgs107がほぼ
等しい時は、 Vds102＝Vd121 となる。したがって、ダイオード121のアノード・カソ
ード間電圧がNMOSトランジスタ102のドレイン・ソース
間電圧を決めていることがわかる。
ソース間電圧Vds102は Vds102=Vgs101＋Vd121−Vgs107 で表される。ここでVgs101はNMOSトランジスタ101のゲ
ート・ソース間電圧、Vd121はダイオード121のアノード
・カソード間電圧、Vgs107はNMOSトランジスタ107のゲ
ート・ソース間電圧を表す。もしVgs101とVgs107がほぼ
等しい時は、 Vds102＝Vd121 となる。したがって、ダイオード121のアノード・カソ
ード間電圧がNMOSトランジスタ102のドレイン・ソース
間電圧を決めていることがわかる。
【００３２】また図6の回路においても、PMOSトランジ
スタ114とNMOSトランジスタ104から成るパスに流れる貫
通電流をさらに効果的に抑制するために、図7に示すよ
うにディプリーション形NMOSトランジスタ110に抵抗120
を加えることは効果がある。
スタ114とNMOSトランジスタ104から成るパスに流れる貫
通電流をさらに効果的に抑制するために、図7に示すよ
うにディプリーション形NMOSトランジスタ110に抵抗120
を加えることは効果がある。
【００３３】図6、図7の例では、ダイオードを用いてい
るが、ダイオードを抵抗で置き換えても目的を達成する
ことができる。図6の回路において、ダイオードを抵抗
で置き換えたものを図8に示す。ここでは、一例とし
て、抵抗521と抵抗522の抵抗比は2:1とし、抵抗521に流
れる電流をIo, 抵抗522に流れる電流を2 Ioとする。
（抵抗521と抵抗522の抵抗比はここに示す限りではな
い。） 抵抗521、522に流れる電流はPMOSトランジスタ111、11
2、113のトランジスタサイズを1:1:2にとることで実現
できる。図8のその他の各トランジスタパスに図に示す
ようなバイアス電流を与えるとする。このとき抵抗521
の両端の電位差と、抵抗522の両端の電位差はともに2RI
oで与えられ、等しくなる。
るが、ダイオードを抵抗で置き換えても目的を達成する
ことができる。図6の回路において、ダイオードを抵抗
で置き換えたものを図8に示す。ここでは、一例とし
て、抵抗521と抵抗522の抵抗比は2:1とし、抵抗521に流
れる電流をIo, 抵抗522に流れる電流を2 Ioとする。
（抵抗521と抵抗522の抵抗比はここに示す限りではな
い。） 抵抗521、522に流れる電流はPMOSトランジスタ111、11
2、113のトランジスタサイズを1:1:2にとることで実現
できる。図8のその他の各トランジスタパスに図に示す
ようなバイアス電流を与えるとする。このとき抵抗521
の両端の電位差と、抵抗522の両端の電位差はともに2RI
oで与えられ、等しくなる。
【００３４】また、NMOSトランジスタ101とNMOSトラン
ジスタ105のサイズ比を1:6とし、NMOSトランジスタ106
とNMOSトランジスタ107のサイズを等しくすると、NMOS
トランジスタ101とNMOSトランジスタ105に流れる電流は
それぞれIo, 6 Ioとなる。その理由は、次のように説明
される。
ジスタ105のサイズ比を1:6とし、NMOSトランジスタ106
とNMOSトランジスタ107のサイズを等しくすると、NMOS
トランジスタ101とNMOSトランジスタ105に流れる電流は
それぞれIo, 6 Ioとなる。その理由は、次のように説明
される。
【００３５】NMOSトランジスタ105のゲート・ソース間
電圧Vgs105は、 Vgs105=Vgs101+2RIo−Vgs107+Vgs106−2 RIo で表される。ここでVgs106はNMOSトランジスタ106のゲ
ート・ソース間電圧を表す。Vgs101とVgs107は前述した
通りである。このとき、Vgs105の式は簡略化されて Vgs105=Vgs101−Vgs107+Vgs106 となる。NMOSトランジスタ104とNMOSトランジスタ103の
サイズ比を1:3とすると、それぞれのトランジスタに流
れる電流は、Io,3Ioとなる。NMOSトランジスタ102に流
れる電流をIoとすると、NMOSトランジスタ106とNMOSト
ランジスタ107の電流の和は４Ioとなる。前述したよう
に抵抗522には電流２Ioが流れる。ゆえに、NMOSトラン
ジスタ107には、4Io−2Io=2Ioに相当する電流が流れ
る。したがって、NMOSトランジスタ106とNMOSトランジ
スタ107にはそれぞれ2Ioに相当する電流が流れることが
わかる。NMOSトランジスタ106とNMOSトランジスタ107が
ともに飽和領域で動作しているとすると、Vgs107 = Vgs
106となる。ゆえにVgs105の式はさらに簡略化されて Vgs105=Vgs101 となる。そのため、NMOSトランジスタ1 01とNMOSトラン
ジスタ105のサイズ比を1:6とすると、NMOSトランジスタ
101とNMOSトランジスタ105に流れる電流はそれぞれIo,
6 Ioとなる。
電圧Vgs105は、 Vgs105=Vgs101+2RIo−Vgs107+Vgs106−2 RIo で表される。ここでVgs106はNMOSトランジスタ106のゲ
ート・ソース間電圧を表す。Vgs101とVgs107は前述した
通りである。このとき、Vgs105の式は簡略化されて Vgs105=Vgs101−Vgs107+Vgs106 となる。NMOSトランジスタ104とNMOSトランジスタ103の
サイズ比を1:3とすると、それぞれのトランジスタに流
れる電流は、Io,3Ioとなる。NMOSトランジスタ102に流
れる電流をIoとすると、NMOSトランジスタ106とNMOSト
ランジスタ107の電流の和は４Ioとなる。前述したよう
に抵抗522には電流２Ioが流れる。ゆえに、NMOSトラン
ジスタ107には、4Io−2Io=2Ioに相当する電流が流れ
る。したがって、NMOSトランジスタ106とNMOSトランジ
スタ107にはそれぞれ2Ioに相当する電流が流れることが
わかる。NMOSトランジスタ106とNMOSトランジスタ107が
ともに飽和領域で動作しているとすると、Vgs107 = Vgs
106となる。ゆえにVgs105の式はさらに簡略化されて Vgs105=Vgs101 となる。そのため、NMOSトランジスタ1 01とNMOSトラン
ジスタ105のサイズ比を1:6とすると、NMOSトランジスタ
101とNMOSトランジスタ105に流れる電流はそれぞれIo,
6 Ioとなる。
【００３６】一方、PMOSトランジスタ114とPMOSトラン
ジスタ115のサイズ比を1:6とすると、この2つのトラン
ジスタのゲート・ソース間電圧は等しいので、電流比は
1:6となり、PMOSトランジスタ114とPMOSトランジスタ11
5にはそれぞれIo, 6 Ioに相当する電流が流れる。この
ことから、PMOSトランジスタ115とNMOSトランジスタ105
に流れる電流は等しくなり、マッチングがとれることが
わかる。
ジスタ115のサイズ比を1:6とすると、この2つのトラン
ジスタのゲート・ソース間電圧は等しいので、電流比は
1:6となり、PMOSトランジスタ114とPMOSトランジスタ11
5にはそれぞれIo, 6 Ioに相当する電流が流れる。この
ことから、PMOSトランジスタ115とNMOSトランジスタ105
に流れる電流は等しくなり、マッチングがとれることが
わかる。
【００３７】以上述べたように抵抗521と抵抗522の抵抗
値を決める時には、抵抗521と抵抗522の両端の電位差が
等しくなるようにすることが大切である。図8に示すバ
イアス電流の比や抵抗比は一例であり、この図に示す値
に限らない。
値を決める時には、抵抗521と抵抗522の両端の電位差が
等しくなるようにすることが大切である。図8に示すバ
イアス電流の比や抵抗比は一例であり、この図に示す値
に限らない。
【００３８】また、図8の回路においてもPMOSトランジ
スタ114とNMOSトランジスタ104から成るパスに流れる貫
通電流をさらに効果的に抑制するために、図９に示すよ
うにディプリーション形NMOSトランジスタ110に抵抗120
を加えることは効果がある。
スタ114とNMOSトランジスタ104から成るパスに流れる貫
通電流をさらに効果的に抑制するために、図９に示すよ
うにディプリーション形NMOSトランジスタ110に抵抗120
を加えることは効果がある。
【００３９】これまでに示した回路はCMOS回路なので、
すべてのNMOSトランジスタをPMOSトランジスタに置き換
えて、すべてのPMOSトランジスタをNMOSトランジスタに
置き換えて、VDDをVSSに、VSSをVDDに置きかえても大き
な出力電流をとることができるAB級出力回路として動作
することは明白である。このようにして構成した本発明
のAB級CMOS出力回路の構成図の別の例を図10、図11に示
す。
すべてのNMOSトランジスタをPMOSトランジスタに置き換
えて、すべてのPMOSトランジスタをNMOSトランジスタに
置き換えて、VDDをVSSに、VSSをVDDに置きかえても大き
な出力電流をとることができるAB級出力回路として動作
することは明白である。このようにして構成した本発明
のAB級CMOS出力回路の構成図の別の例を図10、図11に示
す。
【００４０】本発明による出力回路と入力差動増幅段を
組み合わせた、2段からなるオペアンプを図12に示す。N
MOSトランジスタを入力に用いた差動増幅回路201の出力
212は出力回路202の入力となる。
組み合わせた、2段からなるオペアンプを図12に示す。N
MOSトランジスタを入力に用いた差動増幅回路201の出力
212は出力回路202の入力となる。
【００４１】図12の回路はCMOS回路なので、すべてのNM
OSトランジスタをPMOSトランジスタに置き換えて、すべ
てのPMOSトランジスタをNMOSトランジスタに置き換え
て、VDDをVSSに、VSSをVDDに置きかえても大きな出力電
流をとることができるAB級出力回路をもったオペアンプ
として動作することは明白である。このときは、入力段
の入力トランジスタはPMOSトランジスタとなる。
OSトランジスタをPMOSトランジスタに置き換えて、すべ
てのPMOSトランジスタをNMOSトランジスタに置き換え
て、VDDをVSSに、VSSをVDDに置きかえても大きな出力電
流をとることができるAB級出力回路をもったオペアンプ
として動作することは明白である。このときは、入力段
の入力トランジスタはPMOSトランジスタとなる。
【００４２】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００４３】出力駆動用PMOSトランジスタのゲートがVS
S付近まで振れ、かつ出力駆動用NMOSトランジスタのゲ
ートがVDD付近まで振れるような構成としたことによ
り、シンク電流もソース電流も、ともに大きな電流をと
ることができる。
S付近まで振れ、かつ出力駆動用NMOSトランジスタのゲ
ートがVDD付近まで振れるような構成としたことによ
り、シンク電流もソース電流も、ともに大きな電流をと
ることができる。
【００４４】また、電流制限回路を内部に設けることに
より、大きなソース電流を引いても内部で無駄な貫通電
流を流すのを防ぐことができる。
より、大きなソース電流を引いても内部で無駄な貫通電
流を流すのを防ぐことができる。
【図１】本発明のCMOS出力回路の構成図である。
【図２】従来のCMOS出力回路の構成図である。
【図3】本発明のCMOS出力回路の構成図である。
【図４】本発明のCMOS出力回路の構成図である。
【図５】本発明のCMOS出力回路の構成図である。
【図6】本発明のCMOS出力回路の構成図である。
【図7】本発明のCMOS出力回路の構成図である。
【図8】本発明のCMOS出力回路の構成図である。
【図9】本発明のCMOS出力回路の構成図である。
【図10】本発明のCMOS出力回路の構成図である。
【図11】本発明のCMOS出力回路の構成図である。
【図12】本発明のCMOS出力回路を用いたオペアンプの構
成図である。
成図である。
101,102,103,104,105,106,107,108,109,401,402,403,40
4 エンハンスメント型NMOSトランジスタ 110 ディプリーション型NMOSトランジスタ 111,112,113,114,115,405,406,407 エンハンスメント
型PMOSトランジスタ 120,521,522 抵抗 121,122 ダイオード 13 0 電流源 150 AB級出力コントロール回路 160,411 入力端子 170,412 出力端子 180 ソース電位 201 差動増幅回路 202,410 CMOS出力回路 203 容量 400 バイアス回路
4 エンハンスメント型NMOSトランジスタ 110 ディプリーション型NMOSトランジスタ 111,112,113,114,115,405,406,407 エンハンスメント
型PMOSトランジスタ 120,521,522 抵抗 121,122 ダイオード 13 0 電流源 150 AB級出力コントロール回路 160,411 入力端子 170,412 出力端子 180 ソース電位 201 差動増幅回路 202,410 CMOS出力回路 203 容量 400 バイアス回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA05 BB13 CC00 CC01 CC10 DD18 FF08 GG06 5J091 AA01 AA44 AA63 CA34 FA06 FA10 HA10 HA14 HA17 HA19 HA25 KA10 KA12 KA18 KA24 KA47 MA19 MA21 SA12 SA16 TA01 UW08 UW09
Claims (14)
- 【請求項１】 第１のソース端子、第1のゲート端子、
第1のドレイン端子を兼ね備え、前記第1のソース端子は
正の電源電圧VDDに接続された第1のP型MOSトランジスタ
と、 第2のソース端子、第２のゲート端子、第２のドレイン
端子を兼ね備え、前記第２のソース端子は正の電源電圧
VDDに接続され、前記第２のゲート端子は前記第1のゲー
ト端子に接続された第２のP型MOSトランジスタと、 第３のソース端子、第３のゲート端子、第３のドレイン
端子を兼ね備え、前記第３のドレイン端子は前記第２の
ドレイン端子に接続され、前記第3のソース端子は前記
第３のゲート端子に接続された第1のN型MOSトランジス
タと、 第４のソース端子、第４のゲート端子、第４のドレイン
端子を兼ね備え、前記第４のドレイン端子は前記第４の
ゲート端子と前記第3のゲート端子に接続され、前記第
４のソース端子は負の電源電圧VSSに接続された第2のN
型MOSトランジスタと、 第５のソース端子、第５のゲート端子、第５のドレイン
端子を兼ね備え、前記第５のドレイン端子は前記第１の
ドレイン端子に接続され、前記第５のソース端子は負の
電源電圧VSSに接続された第3のN型MOSトランジスタと、 前記第4のドレイン端子に一端が接続され、前記第5のゲ
ート端子に他の一端が接続されたAB級出力コントロール
回路とからなり、 前記第1、第2のゲート端子の接続点を入力端子とし、前
記第1、第5のドレイン端子の接続点を出力端子とするAB
級CMOS出力回路。 - 【請求項２】 前記第1のN型MOSトランジスタはディプ
リーション型である請求項1のAB級CMOS出力回路。 - 【請求項３】 第１のソース端子、第1のゲート端子、
第1のドレイン端子を兼ね備え、前記第1のソース端子は
正の電源電圧VDDに接続された第1のP型MOSトランジスタ
と、 第2のソース端子、第２のゲート端子、第２のドレイン
端子を兼ね備え、前記第２のソース端子は正の電源電圧
VDDに接続され、前記第２のゲート端子は前記第1のゲー
ト端子に接続された第２のP型MOSトランジスタと、 第３のソース端子、第３のゲート端子、第３のドレイン
端子を兼ね備え、前記第３のドレイン端子は前記第２の
ドレイン端子に接続され、前記第3のソース端子は抵抗
素子の一端に接続され、前記第３のゲート端子は前記抵
抗素子の他の一端に接続された第1のN型MOSトランジス
タと、 第４のソース端子、第４のゲート端子、第４のドレイン
端子を兼ね備え、前記第４のドレイン端子は前記第４の
ゲート端子と前記第3のゲート端子に接続され、前記第
４のソース端子は負の電源電圧VSSに接続された第2のN
型MOSトランジスタと、 第５のソース端子、第５のゲート端子、第５のドレイン
端子を兼ね備え、前記第５のドレイン端子は前記第１の
ドレイン端子に接続され、前記第５のソース端子は負の
電源電圧VSSに接続された第3のN型MOSトランジスタと、 前記第4のドレイン端子に一端が接続され、前記第5のゲ
ート端子に他の一端が接続されたAB級出力コントロール
回路とからなり、 前記第1、第2のゲート端子の接続点を入力端子とし、前
記第1、第5のドレイン端子の接続点を出力端子とするAB
級CMOS出力回路。 - 【請求項４】 前記第1のN型MOSトランジスタはディプ
リーション型である請求項3のAB級CMOS出力回路。 - 【請求項５】 第１のソース端子、第1のゲート端子、
第1のドレイン端子を兼ね備え、前記第1のソース端子は
負の電源電圧V SSに接続された第1のN型MOSトランジス
タと、 第2のソース端子、第２のゲート端子、第２のドレイン
端子を兼ね備え、前記第２のソース端子は負の電源電圧
VSSに接続され、前記第２のゲート端子は前記第1のゲー
ト端子に接続された第２のN型MOSトランジスタと、 第３のソース端子、第３のゲート端子、第３のドレイン
端子を兼ね備え、前記第３のドレイン端子は前記第２の
ドレイン端子に接続され、前記第3のソース端子は前記
第３のゲート端子に接続された第1のP型MOSトランジス
タと、 第４のソース端子、第４のゲート端子、第４のドレイン
端子を兼ね備え、前記第４のドレイン端子は前記第４の
ゲート端子と前記第3のゲート端子に接続され、前記第
４のソース端子は正の電源電圧VDDに接続された第2のP
型MOSトランジスタと、 第５のソース端子、第５のゲート端子、第５のドレイン
端子を兼ね備え、前記第５のドレイン端子は前記第１の
ドレイン端子に接続され、前記第５のソース端子は正の
電源電圧VDDに接続された第3のP型MOSトランジスタと、 前記第4のドレイン端子に一端が接続され、前記第5のゲ
ート端子に他の一端が接続されたAB級出力コントロール
回路とからなり、 前記第1、第2のゲート端子の接続点を入力端子とし、前
記第1、第5のドレイン端子の接続点を出力端子とするAB
級CMOS出力回路。 - 【請求項６】 前記第1のP型MOSトランジスタはディプ
リーション型である請求項5のAB級CMOS出力回路。 - 【請求項７】 第１のソース端子、第1のゲート端子、
第1のドレイン端子を兼ね備え、前記第1のソース端子は
負の電源電圧VSSに接続された第1のN型MOSトランジスタ
と、 第2のソース端子、第２のゲート端子、第２のドレイン
端子を兼ね備え、前記第２のソース端子は負の電源電圧
VSSに接続され、前記第２のゲート端子は前記第1のゲー
ト端子に接続された第２のN型MOSトランジスタと、 第３のソース端子、第３のゲート端子、第３のドレイン
端子を兼ね備え、前記第３のドレイン端子は前記第２の
ドレイン端子に接続され、前記第3のソース端子は抵抗
素子の一端に接続され、前記第３のゲート端子は前記抵
抗素子の他の一端に接続された第1のP型MOSトランジス
タと、 第４のソース端子、第４のゲート端子、第４のドレイン
端子を兼ね備え、前記第４のドレイン端子は前記第４の
ゲート端子と前記第3のゲート端子に接続され、前記第
４のソース端子は正の電源電圧VDDに接続された第2のP
型MOSトランジスタと、 第５のソース端子、第５のゲート端子、第５のドレイン
端子を兼ね備え、前記第５のドレイン端子は前記第１の
ドレイン端子に接続され、前記第５のソース端子は正の
電源電圧VDDに接続された第3のP型MOSトランジスタと、 前記第4のドレイン端子に一端が接続され、前記第5のゲ
ート端子に他の一端が接続されたAB級出力コントロール
回路とからなり、 前記第1、第2のゲート端子の接続点を入力端子とし、前
記第1、第5のドレイン端子の接続点を出力端子とするAB
級CMOS出力回路。 - 【請求項８】 前記第1のP型MOSトランジスタはディプ
リーション型である請求項7のAB級CMOS出力回路。 - 【請求項９】 AB級出力コントロール回路は、 第６のソース端子、第６のゲート端子、第６のドレイン
端子を兼ね備え、前記第6のソース端子は負の電源電圧V
SSに接続された第4のN型MOSトランジスタと、 第7のソース端子、第７のゲート端子、第７のドレイン
端子を兼ね備え、前記第７のソース端子は負の電源電圧
VSSに接続され、前記第７のドレイン端子は前記第6のド
レイン端子と接続された第5のN型MOSトランジスタと、 第8のソース端子、第8のゲート端子、第8のドレイン端
子を兼ね備え、前記第8のソース端子は前記第６、第７
のドレイン端子と接続され、前記第8のゲート端子は前
記第8のドレイン端子と接続された第6のN型MOSトランジ
スタと、 第9のソース端子、第9のゲート端子、第9のドレイン端
子を兼ね備え、前記第9のソース端子は前記第６、第７
のドレイン端子と接続され、前記第9のドレイン端子は
正の電源電圧VDDに接続された第7のN型MOSトランジスタ
と、 第10のソース端子、第10のゲート端子、第10のドレイン
端子を兼ね備え、前記第10のドレイン端子は前記第10の
ゲート端子と前記9のゲート端子と接続され、前記第10
のソース端子は負の電源電圧VSSに接続された第8のN型M
OSトランジスタと、 第11のソース端子、第11のゲート端子、第11のドレイン
端子を兼ね備え、前記第11のドレイン端子は前記第10の
ドレイン端子および前記第9のゲート端子と接続され、
前記第11のソース端子は正の電源電圧VDDに接続された
第3のP型MOSトランジスタと、 第12のソース端子、第12のゲート端子、第12のドレイン
端子を兼ね備え、前記第12のドレイン端子は前記第8の
ゲート端子および前記第8のドレイン端子と接続され、
前記第12のソース端子は正の電源電圧VDDに接続された
第4のP型MOSトランジスタとから構成され、 前記第6のゲート端子を前記AB級出力コントロール回路
の一端とし、前記第8のドレイン端子を前記AB級出力コ
ントロール回路の他の一端とする請求項1のAB級CMOS出
力回路。 - 【請求項１０】 AB級出力コントロール回路は、 第６のソース端子、第６のゲート端子、第６のドレイン
端子を兼ね備え、前記第6のソース端子は負の電源電圧V
SSに接続された第4のN型MOSトランジスタと、 第7のソース端子、第７のゲート端子、第７のドレイン
端子を兼ね備え、前記第７のソース端子は負の電源電圧
VSSに接続され、前記第７のドレイン端子は前記第6のド
レイン端子と接続された第5のN型MOSトランジスタと、 第8のソース端子、第8のゲート端子、第8のドレイン端
子を兼ね備え、前記第8のソース端子は前記第６、第７
のドレイン端子と接続され、前記第8のゲート端子は前
記第8のドレイン端子と接続された第6のN型MOSトランジ
スタと、 第9のソース端子、第9のゲート端子、第9のドレイン端
子を兼ね備え、前記第9のソース端子は前記第６、第７
のドレイン端子と接続され、前記第9のドレイン端子は
正の電源電圧VDDに接続された第7のN型MOSトランジスタ
と、 第10のソース端子、第10のゲート端子、第10のドレイン
端子を兼ね備え、前記第10のドレイン端子は前記第10の
ゲート端子と前記9のゲート端子と接続され、 前記第10のソース端子は負の電源電圧VSSに接続された
第8のN型MOSトランジスタと、 第11のソース端子、第11のゲート端子、第11のドレイン
端子を兼ね備え、前記第11のドレイン端子は前記第10の
ドレイン端子および前記第9のゲート端子と接続され、
前記第11のソース端子は正の電源電圧VDDに接続された
第3のP型MOSトランジスタと、 第12のソース端子、第12のゲート端子、第12のドレイン
端子を兼ね備え、前記第12のドレイン端子は前記第8の
ゲート端子および前記第8のドレイン端子と接続され、
前記第12のソース端子は正の電源電圧VDDに接続された
第4のP型MOSトランジスタとから構成され、 前記第6のゲート端子を前記AB級出力コントロール回路
の一端とし、前記第8のドレイン端子を前記AB級出力コ
ントロール回路の他の一端とする請求項3のAB級CMOS出
力回路。 - 【請求項１１】 AB級出力コントロール回路は、 第1のアノード端子、第１のカソード端子を兼ね備えた
第1のダイオードと、 第2のアノード端子、第２のカソード端子を兼ね備えた
第２のダイオードと、 第６のソース端子、第６のゲート端子、第６のドレイン
端子を兼ね備え、前記第6のソース端子は負の電源電圧V
SSに接続された第4のN型MOSトランジスタと、 第7のソース端子、第７のゲート端子、第７のドレイン
端子を兼ね備え、前記第７のソース端子は負の電源電圧
VSSに接続され、前記第７のドレイン端子は前記第6のド
レイン端子と接続された第5のN型MOSトランジスタと、 第8のソース端子、第8のゲート端子、第8のドレイン端
子を兼ね備え、前記第8のソース端子は前記第６、第７
のドレイン端子と接続され、前記第8のゲート端子は前
記第1のアノード端子と接続され、前記第8のドレイン端
子は前記第１のカソード端子と接続された第6のN型MOS
トランジスタと、 第9のソース端子、第9のゲート端子、第9のドレイン端
子を兼ね備え、前記第9のソース端子は前記第６、第７
のドレイン端子と接続され、前記第9のドレイン端子は
正の電源電圧VDDに接続され、第9のゲート端子は前記第
2のアノード端子に接続された第7のN型MOSトランジスタ
と、 第10のソース端子、第10のゲート端子、第10のドレイン
端子を兼ね備え、前記第10のドレイン端子は前記第10の
ゲート端子と前記第２のカソード端子と接続され、前記
第10のソース端子は負の電源電圧VSSに接続された第8の
N型MOSトランジスタと、 第11のソース端子、第11のゲート端子、第11のドレイン
端子を兼ね備え、前記第1 1のドレイン端子は前記第２
のアノード端子および前記第9のゲート端子と接続さ
れ、前記第11のソース端子は正の電源電圧VDDに接続さ
れた第3のP型MOSトランジスタと、 第12のソース端子、第12のゲート端子、第12のドレイン
端子を兼ね備え、前記第12のドレイン端子は前記第8の
ゲート端子および前記第１のアノード端子と接続され、
前記第12のソース端子は正の電源電圧VDDに接続された
第4のP型MOSトランジスタとから構成され、 前記第6のゲート端子を前記AB級出力コントロール回路
の一端とし、前記第8のドレイン端子を前記AB級出力コ
ントロール回路の他の一端とする請求項1のAB級CMOS出
力回路。 - 【請求項１２】 AB級出力コントロール回路は、 第1のアノード端子、第１のカソード端子を兼ね備えた
第1のダイオードと、 第2のアノード端子、第２のカソード端子を兼ね備えた
第２のダイオードと、 第６のソース端子、第６のゲート端子、第６のドレイン
端子を兼ね備え、前記第6のソース端子は負の電源電圧V
SSに接続された第4のN型MOSトランジスタと、 第7のソース端子、第７のゲート端子、第７のドレイン
端子を兼ね備え、前記第７のソース端子は負の電源電圧
VSSに接続され、前記第７のドレイン端子は前記第6のド
レイン端子と接続された第5のN型MOSトランジスタと、 第8のソース端子、第8のゲート端子、第8のドレイン端
子を兼ね備え、前記第8のソース端子は前記第６、第７
のドレイン端子と接続され、前記第8のゲート端子は前
記第1のアノード端子と接続され、前記第8のドレイン端
子は前記第１のカソード端子と接続された第6のN型MOS
トランジスタと、 第9のソース端子、第9のゲート端子、第9のドレイン端
子を兼ね備え、前記第9のソース端子は前記第６、第７
のドレイン端子と接続され、前記第9のドレイン端子は
正の電源電圧VDDに接続され、第9のゲート端子は前記第
2のアノード端子に接続された第7のN型MOSトランジスタ
と、 第10のソース端子、第10のゲート端子、第10のドレイン
端子を兼ね備え、前記第10のドレイン端子は前記第10の
ゲート端子と前記第２のカソード端子と接続され、前記
第10のソース端子は負の電源電圧VSSに接続された第8の
N型MOSトランジスタと、 第11のソース端子、第11のゲート端子、第11のドレイン
端子を兼ね備え、前記第11のドレイン端子は前記第２の
アノード端子および前記第9のゲート端子と接続され、
前記第11のソース端子は正の電源電圧VDDに接続された
第3のP型MOSトランジスタと、 第12のソース端子、第12のゲート端子、第12のドレイン
端子を兼ね備え、前記第12のドレイン端子は前記第8の
ゲート端子および前記第１のアノード端子と接続され、
前記第12のソース端子は正の電源電圧VDDに接続された
第4のP型MOSトランジスタとから構成され、 前記第6のゲート端子を前記AB級出力コントロール回路
の一端とし、前記第8のドレイン端子を前記AB級出力コ
ントロール回路の他の一端とする請求項3のAB級CMOS出
力回路。 - 【請求項１３】 AB級出力コントロール回路は、 第1の抵抗と、 第2の抵抗と、 第６のソース端子、第６のゲート端子、第６のドレイン
端子を兼ね備え、前記第6のソース端子は負の電源電圧V
SSに接続された第4のN型MOSトランジスタと、 第7のソース端子、第７のゲート端子、第７のドレイン
端子を兼ね備え、前記第７のソース端子は負の電源電圧
VSSに接続され、前記第７のドレイン端子は前記第6のド
レイン端子と接続された第5のN型MOSトランジスタと、 第8のソース端子、第8のゲート端子、第8のドレイン端
子を兼ね備え、前記第8のソース端子は前記第６、第７
のドレイン端子と接続され、前記第8のゲート端子は前
記第1の抵抗の一端と接続され、前記第8のドレイン端子
は前記第１の抵抗の他の一端と接続された第6のN型MOS
トランジスタと、 第9のソース端子、第9のゲート端子、第9のドレイン端
子を兼ね備え、前記第9のソース端子は前記第６、第７
のドレイン端子と接続され、前記第9のドレイン端子は
正の電源電圧VDDに接続され、第9のゲート端子は前記第
2の抵抗の一端に接続された第7のN型M OSトランジスタ
と、 第10のソース端子、第10のゲート端子、第10のドレイン
端子を兼ね備え、前記第10のドレイン端子は前記第10の
ゲート端子と前記第２の抵抗の他の一端と接続され、前
記第10のソース端子は負の電源電圧VSSに接続された第8
のN型MOSトランジスタと、 第11のソース端子、第11のゲート端子、第11のドレイン
端子を兼ね備え、前記第11のドレイン端子は前記第9の
ゲート端子および前記第２の抵抗の他の一端と接続さ
れ、前記第11のソース端子は正の電源電圧VDDに接続さ
れた第3のP型MOSトランジスタと、 第12のソース端子、第12のゲート端子、第12のドレイン
端子を兼ね備え、前記第12のドレイン端子は前記第8の
ゲート端子および前記第１の抵抗の一端と接続され、前
記第12のソース端子は正の電源電圧VDDに接続された第4
のP型MOSトランジスタとから構成され、 前記第6のゲート端子を前記AB級出力コントロール回路
の一端とし、前記第8のドレイン端子を前記AB級出力コ
ントロール回路の他の一端とする請求項1のAB級CMOS出
力回路。 - 【請求項１４】 AB級出力コントロール回路は、 第1の抵抗と、 第2の抵抗と、 第６のソース端子、第６のゲート端子、第６のドレイン
端子を兼ね備え、前記第6のソース端子は負の電源電圧V
SSに接続された第4のN型MOSトランジスタと、 第7のソース端子、第７のゲート端子、第７のドレイン
端子を兼ね備え、前記第７のソース端子は負の電源電圧
VSSに接続され、前記第７のドレイン端子は前記第6のド
レイン端子と接続された第5のN型MOSトランジスタと、 第8のソース端子、第8のゲート端子、第8のドレイン端
子を兼ね備え、前記第8のソース端子は前記第６、第７
のドレイン端子と接続され、前記第8のゲート端子は前
記第1の抵抗の一端と接続され、前記第8のドレイン端子
は前記第１の抵抗の他の一端と接続された第6のN型MOS
トランジスタと、 第9のソース端子、第9のゲート端子、第9のドレイン端
子を兼ね備え、前記第9のソース端子は前記第６、第７
のドレイン端子と接続され、前記第9のドレイン端子は
正の電源電圧VDDに接続され、第9のゲート端子は前記第
2の抵抗の一端に接続された第7のN型MOSトランジスタ
と、 第10のソース端子、第10のゲート端子、第10のドレイン
端子を兼ね備え、前記第10のドレイン端子は前記第10の
ゲート端子と前記第２の抵抗の他の一端と接続され、前
記第10のソース端子は負の電源電圧VSSに接続された第8
のN型MOSトランジスタと、 第11のソース端子、第11のゲート端子、第11のドレイン
端子を兼ね備え、前記第11のドレイン端子は前記第9の
ゲート端子および前記第２の抵抗の他の一端と接続さ
れ、前記第11のソース端子は正の電源電圧VDDに接続さ
れた第3のP型MOSトランジスタと、 第12のソース端子、第12のゲート端子、第12のドレイン
端子を兼ね備え、前記第12のドレイン端子は前記第8の
ゲート端子および前記第１の抵抗の一端と接続され、前
記第12のソース端子は正の電源電圧VDDに接続された第4
のP型MOSトランジスタとから構成され、 前記第6のゲート端子を前記AB級出力コントロール回路
の一端とし、前記第8のドレイン端子を前記AB級出力コ
ントロール回路の他の一端とする請求項3のAB級CMOS出
力回路。
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| JP2000398990 | 2000-12-27 | ||
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ID=27345245
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- 2001-09-26 JP JP2001293659A patent/JP4723772B2/ja not_active Expired - Lifetime
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|---|---|
| JP4723772B2 (ja) | 2011-07-13 |
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