JP2000252769A - プッシュプル型増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】負荷駆動能力の向上と貫通電流の低減とを達成
する。 【解決手段】プッシュプル型出力回路２１の出力トラン
ジスタＰ５及びＮ６にそれぞれ差動増幅回路の出力電圧
ＶＡ及びこれを電圧制御回路２４でα倍し−βシフトし
た電圧ＶＢが供給される。α及びβは略所定値であり、
α＞０である。トランジスタＮ６には定電流源２３が並
列接続されている。電圧制御回路２４は、電圧ＶＡに応
答して、電圧ＶＣを出力する電圧変換回路２４１と、電
圧ＶＣに応答して電圧ＶＢを出力する電圧変換回路２４
２とからなる。出力トランジスタＰ５を流れる電流ＩＰ
の貫通電流成分は定電流源２３を流れる電流Ｉ０とな
り、電流ＩＰ及び出力トランジスタＮ６を流れる電流Ｉ
Ｎの最大値と無関係に定められる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、交流信号を増幅す
るプッシュプル型増幅回路に関する。

【０００２】

【従来の技術】図１２は、特開平８−８６５４号公報に
開示されている、差動増幅回路１０とその後段のＡＢ級
プッシュプル型増幅回路２０Ｘとからなる演算増幅回路
を示しており、例えば音声信号を増幅してスピーカに供
給するためのものである。

【０００３】この演算増幅回路を例えば、携帯電話など
の移動電子機器に用いた場合には、電力効率が高く、消
費電力の無駄ができるだけ少ないものが要求される。ま
た、小型の移動電子機器では電流駆動能力が比較的小さ
いためこれを高くすることが要求される。

【０００４】増幅回路２０Ｘの出力回路２１では、電源
電位ＶＤＤの導体と電源電位ＶＳＳの導体との間にトラ
ンジスタＰ５とトランジスタＮ６とが直列接続されてい
る。トランジスタＰ５のゲートには、差動増幅回路１０
の出力電圧ＶＡが供給され、トランジスタＮ６のゲート
には、電圧ＶＡに応答して制御回路２２により生成され
る電圧ＶＢが供給される。

【０００５】制御回路２２において、Ｔ１及びＴ４はＰ
チャンネルＦＥＴであり、Ｔ２、Ｔ３及びＴ５はＮチャ
ンネルＦＥＴである。

【０００６】トランジスタＴ２とＴ３とはカレントミラ
ー回路を構成しており、トランジスタＴ３に流れる電流
Ｉ３はトランジスタＴ２に流れる電流Ｉ１に比例し、ト
ランジスタサイズで定まるその係数を１とすると、Ｉ３
＝Ｉ１となる。トランジスタＴ４は、そのゲートに定電
圧ＶＢ０が供給されて定電流源を構成しており、その定
電流Ｉ４は、トランジスタＴ３に流れる電流Ｉ３とトラ
ンジスタＴ５に流れる電流Ｉ５との和に等しい。したが
って、Ｉ５＝Ｉ４−Ｉ１が成立する。また、トランジス
タＴ５とトランジスタＮ６とはカレントミラー回路を構
成しており、トランジスタＮ６に流れる電流ＩＮは電流
Ｉ５に比例し、その係数をｋとするとＩＮ＝ｋ・Ｉ５と
なる。したがって、次式が成立する。

【０００７】 ＩＮ＝ｋ・（Ｉ４−Ｉ１） ・・・（１） トランジスタＰ５とトランジスタＮ６との接続ノード
と、電源電位ＶＳＳの導体との間には、負荷３０及び直
流電圧源３１が接続されている。

【０００８】図１３は、電圧ＶＡに対する電流ＩＮと電
流ＩＰとの関係を示す。電圧ＶＡと電圧ＶＢとの関係は
制御回路２２により定まり、電流ＩＮは、電圧ＶＡに対
応した電圧ＶＢがトランジスタＮ６のゲートに供給され
ているときの電流である。

【０００９】図１３中のＶＡ＝ＶＳＧとなる点では、ト
ランジスタＰ５に流れる電流ＩＰとトランジスタＮ６に
流れる電流ＩＮとが等しく、負荷３０に流れる電流は０
となる。

【００１０】この出力電流ゼロの平衡状態から電圧ＶＡ
が上昇すると、一方では電流ＩＰが減少し、他方では電
流Ｉ１が減少して、上式（１）から電流ＩＮが増加し、
これにより負荷３０から増幅回路２０Ｘへ電流（ＩＮ−
ＩＰ）が流入する。

【００１１】出力電流ゼロの状態から電圧ＶＡが下降す
ると、一方では電流ＩＰが増加し、他方では電流Ｉ１が
増加して、上式（１）から電流ＩＮが減少し、これによ
り増幅回路２０Ｘから負荷３０へ電流（ＩＰ−ＩＮ）が
流出する。

【００１２】トランジスタＰ５とトランジスタＮ６とを
貫通する電流Ｉidlは、電流ＩＰと電流ＩＮとの小さい
方の値Ｍｉｎ（ＩＰ，ＩＮ）である。この値は、出力電
流ゼロの状態で最大値Ｉｍとなる。

【００１３】貫通電流Ｉidlは、入力信号に対する出力
信号の直線性を改善（クロスオーバ歪を低減）するため
にある程度必要である。

【００１４】しかし、貫通電流Ｉidlは消費電力が増大
する原因となる。特にプッシュプル型増幅回路の出力段
の貫通電流は、その値が大きいので、クロスオーバ歪低
減を考慮した上でできるだけ貫通電流Ｉidlを小さくし
た方が好ましい。

【００１５】電流Ｉ１の最小値及び最大値をそれぞれＩ
１max及びＩ１minで表すと、電流ＩＮの最大値Ｉmax及
び最小値Ｉminは、上式（１）からそれぞれ次式で表さ
れる。

【００１６】 Ｉmax＝ｋ・（Ｉ４−Ｉ１min） ・・・（２） Ｉmin＝ｋ・（Ｉ４−Ｉ１max） ・・・（３） Ｉmaxが大きいほど負荷駆動能力が高くなり、Ｉminが小
さいほど貫通電流Ｉidlが少なくなる。

【００１７】

【発明が解決しようとする課題】しかし、負荷駆動能力
を向上するためにｋ又はＩ４の値を大きくすると、Ｉmi
nも大きくなって、貫通電流Ｉidlが大きくなる。逆に、
貫通電流Ｉidlを少なくするためにｋ又はＩ４の値を小
さくすると、Ｉmaxも少なくなって負荷駆動能力が下降
することになる。すなわち、負荷駆動能力の向上と貫通
電流の低減とは相反した要求である。

【００１８】本発明の目的は、このような問題点に鑑
み、負荷駆動能力の向上と貫通電流の低減とを達成する
ことが可能なプッシュプル型増幅回路を提供することに
ある。

【００１９】

【課題を解決するための手段及びその作用効果】以下、
単に「信号」とは、電圧信号又は電流信号である。

【００２０】請求項１のプッシュプル型増幅回路では、
例えば図３に示す如く、第１電源電位と第２電源電位と
の間に直列接続された第１トランジスタ（Ｐ５）と導電
形が該第１トランジスタと逆の第２トランジスタ（Ｎ
６）とを備え、該第１トランジスタの制御入力端に入力
信号（ＶＡ）が供給され、該第１トランジスタと該第２
トランジスタの接続ノードが出力端であるプッシュプル
型出力回路と、該入力信号に応答して、該入力信号をα
倍し−βシフトさせた制御信号（ＶＢ）を生成して該第
２トランジスタの制御入力端に供給する制御回路とを有
し、ここにαは正の略所定値であり、βは（（該入力信
号）−（該制御信号））と同一符号の略所定値である。

【００２１】第２トランジスタを流れる電流Ｉは近似的
に次式で表される。

【００２２】 Ｉ＝ｇｍ（ＶＢ−Ｖｔｈ） （ＶＢ＞Ｖｔｈのとき）・・・（４） Ｉ＝０ （ＶＢ＜Ｖｔｈのとき）・・・（５） ここにｇｍは第２トランジスタの相互コンダクタンスで
あり、Ｖｔｈは第２トランジスタの閾値電圧である。

【００２３】式（４）に、請求項１中の関係式、 ＶＢ＝α・ＶＡ−β ・・・（６） を代入すると、次式が得られる。

【００２４】 Ｉ＝ｇｍ・α（ＶＡ−（β＋Ｖｔｈ）／α） ・・・（７） この式（７）から、αの値を適当に大きくすることによ
り電流駆動能力を向上させることができる。また、この
αの値に対し、式（６）からβの値を適当に定めること
により、式（４）においてＶＢ＝Ｖｔｈ、すなわち式
（７）においてＶＡ＝（β＋Ｖｔｈ）／αとすることが
できる。このときＩ＝０となる。

【００２５】したがって、請求項１のプッシュプル型増
幅回路によれば、負荷駆動能力の向上と貫通電流の低減
との両方を達成することが可能となる。

【００２６】実際には、クロスオーバ歪を適当に低減す
るためにＩの最小値は０でない正の小さな値に設計され
る。

【００２７】請求項２のプッシュプル型増幅回路では、
請求項１において例えば図１に示す如く、上記第２トラ
ンジスタ（Ｎ６）に並列接続された定電流源（２３）を
さらに有し、上記制御回路（２４１）は、上記出力端に
負荷が接続された状態で上記第１トランジスタに最小値
より大きい電流が流れるときに該第２トランジスタに流
れる電流が略ゼロになるように上記所定値α及びβが定
められている。

【００２８】この場合、定電流源の電流をＩ０とする
と、上式（４）及び（５）に対応した式は、次のように
なる。

【００２９】 Ｉ＝ｇｍ（ＶＢ−Ｖｔｈ）＋Ｉ０ （ＶＢ＞Ｖｔｈのとき）・・・（８） Ｉ＝Ｉ０ （ＶＢ＜Ｖｔｈのとき）・・・（９） したがって、図２に示すようにＶＢ＜Ｖｔｈのとき負荷
に流れずに第１トランジスタを流れる貫通電流Ｉ０を一
定にすることができる。しかも、貫通電流Ｉ０をＩの最
大値Ｉmaxと無関係に定めることができる。これによ
り、負荷駆動能力向上と貫通電流低減とをより効果的に
達成がすることが可能となると共に、設計が容易にな
る。

【００３０】請求項３のプッシュプル型増幅回路では、
請求項１又は２において例えば図４に示す如く、上記制
御回路（２４）は、上記入力信号（ＶＡ）に応答して、
中間信号（ＶＣ）を出力する第１信号変換回路（２４
１）と、該中間信号に応答して、上記制御信号（ＶＢ）
を出力する第２信号変換回路（２４２）とを有する。

【００３１】このプッシュプル型増幅回路によれば、２
段階で上記α及びβの値が定まるので、α及びβの値を
定めるための設計が容易となる。

【００３２】例えば、第１信号変換回路（２４１）は上
記入力信号（ＶＡ）の上下動と動作が逆の中間信号（Ｖ
Ｃ）を出力し、第２信号変換回路（２４２）は該中間信
号の上下動と動作が逆の第２信号を出力する。

【００３３】請求項４のプッシュプル型増幅回路では、
請求項３において例えば図５に示す如く、上記第１信号
変換回路（２４１）は、上記入力信号（ＶＡ）が制御入
力端に供給される第３トランジスタ（Ｐ７）と、該第３
トランジスタに直列接続された第１定電流源（２５）と
を有し、該第３トランジスタと該第１定電流源との接続
ノードから上記中間信号（ＶＣ）が出力される。

【００３４】第３トランジスタに第１定電流源が直列接
続されているので、入力信号の変化により第３トランジ
スタの内部抵抗が変化すると、中間信号もこれに応じて
変化する。

【００３５】この請求項４には、以下の態様（Ａ）〜
（Ｄ）が含まれる。

【００３６】（Ａ）例えば図５に示す如く、 上記第３トランジスタはＰチャンネルＦＥＴ（Ｐ７）で
あり、上記第１定電流源（２５）は該ＰチャンネルＦＥ
Ｔと上記第２電源電位（ＶＳＳ）との間に接続されてい
る。

【００３７】（Ｂ）例えば図６に示す如く、 上記第３トランジスタはＮチャンネルＦＥＴ（Ｎ７）で
あり、上記第１定電流源は該ＮチャンネルＦＥＴと上記
第１電源電位（ＶＤＤ）との間に接続されている。

【００３８】（Ｃ）例えば図１０に示す如く、 上記第３トランジスタはＰＮＰ型トランジスタ（Ｐ１
７）であり、上記第１定電流源は該ＰＮＰ型トランジス
タと上記第２電源電位（ＶＳＳ）との間に接続されてい
る。

【００３９】（Ｄ）例えば図１１に示す如く、 上記第３トランジスタはＮＰＮ型トランジスタ（Ｎ１
７）であり、上記第１定電流源は該ＮＰＮ型トランジス
タと上記第１電源電位（ＶＤＤ）との間に接続されてい
る。

【００４０】（Ｅ）例えば図５に示す如く、 上記制御信号変換回路（２４２）は、上記中間信号（Ｖ
Ｃ）が制御入力端に供給される第４トランジスタ（Ｐ
８）と、該第４トランジスタに直列接続された第２定電
流源（２６）とを有し、該第４トランジスタと該第２定
電流源との接続ノードから上記制御信号（ＶＢ）が出力
される。

【００４１】第４トランジスタに第２定電流源が直列接
続されているので、入力信号の変化により第４トランジ
スタの内部抵抗が変化すると、第２信号もこれに応じて
変化する。

【００４２】（Ｆ）例えば図８に示す如く、 上記制御信号変換回路（２４２Ｂ）は、上記中間信号が
制御入力端に供給される第４トランジスタ（Ｐ８）と、
該第４トランジスタに直列接続された入力側トランジス
タ（Ｎ９）と、を有し、上記第２トランジスタ（Ｎ６）
が該入力側トランジスタとカレントミラー回路を形成す
るように接続されている。

【００４３】第４トランジスタに流れる電流の変化は、
入力側トランジスタを介し、第２トランジスタに流れる
電流の変化として伝達される。

【００４４】上記構成（Ｅ）には、以下の態様（Ｅ１）
〜（Ｅ４）が含まれる。

【００４５】（Ｅ１）例えば図５に示す如く、 上記第４トランジスタはＰチャンネルＦＥＴ（Ｐ８）で
あり、上記第２定電流源は該ＰチャンネルＦＥＴと上記
第２電源電位（ＶＳＳ）との間に接続されている。

【００４６】（Ｅ２）例えば図７に示す如く、 上記第４トランジスタはＮチャンネルＦＥＴ（Ｎ８）で
あり、上記第２定電流源は該ＮチャンネルＦＥＴと上記
第１電源電位（ＶＤＤ）との間に接続されている。

【００４７】（Ｅ３）例えば図１０に示す如く、 上記第４トランジスタはＰＮＰ型トランジスタ（Ｐ１
８）であり、上記第２定電流源は該ＰＮＰ型トランジス
タと上記第２電源電位（ＶＳＳ）との間に接続されてい
る。

【００４８】（Ｅ４）例えば図１１に示す如く、 上記第４トランジスタはＮＰＮ型トランジスタ（Ｎ１
８）であり、上記第２定電流源は該ＮＰＮ型トランジス
タと上記第１電源電位（ＶＳＳ）との間に接続されてい
る。

【００４９】（Ｅ５）例えば図９に示す如く、 上記第１信号変換回路（２４１Ｂ）は、上記入力信号
（ＶＡ）が制御入力端に供給される第３トランジスタ
（Ｎ７）と、該第３トランジスタに直列接続された第１
入力側トランジスタ（Ｐ１０）と、を有し、該第３トラ
ンジスタと該第１入力側トランジスタとの接続ノードか
ら上記中間信号（ＶＣ）が出力され、上記制御信号変換
回路（２４２Ｂ）は、該第１入力側トランジスタと第１
カレントミラー回路を形成するように接続された第１出
力側トランジスタ（Ｐ８）を有する。

【００５０】第３トランジスタに第１入力側トランジス
タが直列接続されているので、入力信号の変化により第
３トランジスタの内部抵抗が変化すると、第１入力側ト
ランジスタに流れる電流が変化し、この変化が第１出力
側トランジスタに流れるの電流の変化として伝達され
る。

【００５１】（Ｅ６）上記（Ｅ５）において例えば図９
に示す如く、 上記制御信号変換回路（２４２Ｂ）は、上記第１出力側
トランジスタに直列接続された第２入力側トランジスタ
（Ｎ９）をさらに有し、該第２入力側トランジスタは、
上記第２トランジスタ（Ｎ６）と第２カレントミラー回
路を形成するように接続されている。

【００５２】第１入力側トランジスタに流れる電流の変
化は、第１出力側トランジスタ及び第２入力側トランジ
スタを介し、第２トランジスタに流れる電流の変化とし
て伝達される。

【００５３】上記いずれかの構成において、他の入力信
号に応答して上記入力信号を出力する差動増幅回路をさ
らに有していてもよく、また、上記いずれかの構成は、
半導体チップに形成されていてもよい。

【００５４】請求項５のプッシュプル型増幅回路では、
第１電源電位と第２電源電位との間に直列接続された第
１トランジスタと電流制御回路とを備え、該第１トラン
ジスタの制御入力端に入力電圧信号ＶＡが供給され、該
第１トランジスタと該電流制御回路の接続ノードが出力
端であるプッシュプル型出力回路と、該入力電圧信号Ｖ
Ａに応答して、該入力電圧信号をα倍し−βシフトさせ
た制御電圧信号ＶＢを生成して該電流制御回路の制御入
力端に供給する電圧制御回路と、を有し、該電流制御回
路は、該制御電圧信号ＶＢに応答して自己に流れる電流
ＩＮを、ＶＢ＞ＶＴＨのときＩＮ＝ＧＭ（ＶＢ−ＶＴ
Ｈ）が略成立するように制御し、ここに、ＧＭは該電流
制御回路の相互コンダクタンスであり、ＶＴＨは該電流
制御回路の閾値電圧である。

【００５５】このプッシュプル型増幅回路によっても、
請求項１のそれと同様の効果が得られる。

【００５６】

【発明の実施の形態】以下、図１〜４を参照して本発明
の実施形態を説明する。図中、同一構成要素には、同一
の符号を付している。

【００５７】以下において、ＦＥＴはＭＩＳＦＥＴ又は
接合型ＦＥＴ等である。

【００５８】［第１実施形態］図１は、本発明の第１実
施形態の演算増幅回路の概略構成を示す。

【００５９】この回路は例えば、集積回路内に備えら
れ、携帯電話などの移動電子機器に用いられる。

【００６０】この回路は、差動増幅回路１０と、回路１
０の電圧ＶＡの駆動能力を増幅するためのＡＢ級プッシ
ュプル型増幅回路２０（以下、単に増幅回路と称す。）
とからなる。

【００６１】図１中のＰ３〜Ｐ５はいずれもＰチャンネ
ルＦＥＴであり、Ｎ１、Ｎ２及びＮ６はいずれもＮチャ
ンネルＦＥＴである。

【００６２】差動増幅回路１０では、トランジスタＮ１
及びＮ２のソースが定電流源１１を介して電源電位ＶＳ
Ｓの導体に接続され、トランジスタＮ１及びＮ２のドレ
インがそれぞれトランジスタＰ３及びＰ４を介して電源
電位ＶＤＤ（ＶＤＤ＞ＶＳＳ）の導体に接続されてい
る。トランジスタＰ３のゲートはそのドイレン及びトラ
ンジスタＰ４のゲートに接続され、トランジスタＰ３と
Ｐ４とでカレントミラー回路が構成されている。

【００６３】トランジスタＮ１及びＮ２のゲートにそれ
ぞれ互いに相補的な入力電圧信号＊ＶＩ及びＶＩが供給
され、トランジスタＮ２のドレインから電圧ＶＡが出力
されて、増幅回路２０へ供給される。

【００６４】入力電圧信号＊ＶＩが下降し入力電圧信号
ＶＩが上昇すると、電圧ＶＡが下降し、逆の場合には電
圧ＶＡが上昇する。

【００６５】増幅回路２０の出力回路２１では、電源電
位ＶＤＤとＶＳＳの導体間にトランジスタＰ５とトラン
ジスタＮ６とが直列接続され、トランジスタＰ５とトラ
ンジスタＮ６の接続ノードが出力端ＯＵＴに接続されて
いる。トランジスタＮ６には、定電流源２３が並列接続
されている。トランジスタＰ５のゲートには電圧信号Ｖ
Ａが供給される。電圧制御回路２４は、電圧ＶＡに応答
して、電圧ＶＡをα倍し−βシフトさせた電圧ＶＢ、す
なわち上式（６）で表される電圧ＶＢを生成してこれを
トランジスタＮ６のゲートに供給する。αは正の略所定
値である。βは、略所定値であり、図１の場合には正で
ある。

【００６６】出力端ＯＵＴと電源電位ＶＳＳの導体との
間には、負荷３０と直流電圧源３１とが直列接続されて
いる。

【００６７】図１中に示すように、トランジスタＰ５、
Ｎ６及び定電流源２３に流れる電流をそれぞれ電流Ｉ
Ｐ、電流ＩＮ及び電流Ｉ０と表記する。

【００６８】図２は、電圧ＶＡに対する電流ＩＰ及び電
流（ＩＮ＋Ｉ０）の関係を示す。

【００６９】電圧ＶＢがトランジスタＮ６の閾値電圧Ｖ
ｔｈのとき、ＩＰ＝Ｉ０となるように設計パラメータが
定められている。このとき、ＩＮ＝０であり、負荷３０
に流れる電流−（ＩＮ＋Ｉ０−ＩＰ）は０となる。

【００７０】この平衡状態から電圧ＶＡが上昇すると、
トランジスタＰ５の内部抵抗が増加して電流ＩＰが減少
しようとする。α＞０であるので、電圧ＶＡの上昇によ
り電圧ＶＢも上昇し、トランジスタＮ６の内部抵抗が減
少して電流ＩＮが増加しようとする。したがって、負荷
３０から出力端ＯＵＴへ電流（ＩＮ＋Ｉ０−ＩＰ）が流
入する。

【００７１】逆に上記平衡状態から電圧ＶＡが下降する
と、トランジスタＰ５の内部抵抗が減少して電流ＩＰが
増加しようとする。α＞０であるので、電圧ＶＡの下降
により電圧ＶＢも下降し、トランジスタＮ６の内部抵抗
が増加して電流ＩＮが減少しようとする。したがって、
出力端ＯＵＴから負荷３０へ電流−（ＩＮ＋Ｉ０−Ｉ
Ｐ）が流出する。

【００７２】電流ＩＮ＝Ｉは近似的に上式（４）及び
（５）で表される。従って、上式（７）が成立する。

【００７３】この式（７）から、αの値を適当に大きく
することにより増幅回路２０の電流駆動能力を向上させ
ることができる。また、このαの値に対し、式（６）か
らβの値を適当に定めることにより、ＶＢ＝Ｖｔｈ、す
なわちＶＡ＝（β＋Ｖｔｈ）／αとすることができる。
このときＩＮ＝０となる。

【００７４】図２に示すように、ＶＢ＜ＶｔｈのときＩ
Ｎ＝０となり、電流ＩＰの貫通電流成分は定電流源２３
に流れる電流Ｉ０に等しくなって、これを一定にするこ
とができる。しかも、貫通電流Ｉ０を電流ＩＮの最大値
と無関係に定めることができる。

【００７５】これにより、負荷駆動能力向上と貫通電流
低減とを効果的に達成がすることが可能となると共に、
設計が容易になる。

【００７６】［第２実施形態］図３は、本発明の第２実
施形態の演算増幅回路の概略構成を示す。

【００７７】この回路は、図１の回路から定電流源２３
を省略した構成になっている。

【００７８】定電流源２３が無いので、クロスオーバー
歪み低減のために、負荷３０が接続されているときにＩ
Ｐ＝ＩＮとなる平衡状態でＩＮ＝０とすることができな
い。このときの電圧ＶＢを、閾値電圧Ｖｔｈに近い値で
あるがＶＢ＞Ｖｔｈとなるようにする。

【００７９】この平衡状態から電圧ＶＡが減少したと
き、ＶＢ＜Ｖｔｈとなってもよく、トランジスタＰ５及
びトランジスタＮ６を貫通する電流を小さくすることが
できる。

【００８０】また、αの値を適当に大きくすることによ
り増幅回路２０Ａの電流駆動能力を向上させることがで
きる。

【００８１】したがって、負荷駆動能力向上と貫通電流
低減とを達成することができる。

【００８２】［第３実施形態］図４は、本発明の第３実
施形態の演算増幅回路の概略構成を示す。

【００８３】この回路では、図１の電圧制御回路２４が
電圧変換回路２４１と２４２とで構成されている。

【００８４】電圧変換回路２４１は電圧ＶＡを電圧ＶＣ
に変換し、電圧変換回路２４２は電圧ＶＣを電圧ＶＢに
変換する。

【００８５】電圧ＶＡが２段階で電圧ＶＢに変換される
ので、設計においてαとβとを定めるのが容易になる。
すなわち、近似的に、 ＶＣ＝α１・ＶＡ−β１ ＶＢ＝α２・ＶＣ−β２ と表され、 ＶＢ＝（α１・α２）ＶＡ−（α２・β１＋β２） となり、α＝α１・α２、β＝α２・β１＋β２となる
ように略一定のα１、α２、β１及びβ２を定めればよ
い。

【００８６】α１＞０のときはα２＞０であり、α１＜
０のときはα２＜０である。

【００８７】他の点は、図１と同一である。

【００８８】以下の実施例で説明する図５及び図６は図
４の構成例であり、図８及び図９は図３の構成例であ
る。

【００８９】

【実施例】以下、図５〜１１を参照して本発明の実施例
を説明する。図中、同一又は類似の構成要素には、同一
又は類似の符号を付している。

【００９０】［第１実施例］図５は、本発明の第１実施
例の演算増幅回路を示す。

【００９１】図５中のＰ３〜Ｐ５、Ｐ７及びＰ８はいず
れもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２及びＮ６は
いずれもＮチャンネルＦＥＴである。

【００９２】増幅回路２０の電圧変換回路２４１では、
電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ７と
定電流源２５とが直列接続されている。トランジスタＰ
７のゲートには電圧ＶＡが供給され、トランジスタＰ７
と定電流源２５との接続ノードから電圧ＶＣが出力され
る。トランジスタＰ７に定電流源２５が直列接続されて
いるので、電圧ＶＡが上昇してトランジスタＰ７の内部
抵抗が増加すると電圧ＶＣが下降し、逆に電圧ＶＡが下
降してトランジスタＰ７の内部抵抗が減少すると電圧Ｖ
Ｃが上昇する。したがって、α１＜０である。

【００９３】電圧変換回路２４２も電圧変換回路２４１
と同様に、電源電位ＶＤＤとＶＳＳの導体間にトランジ
スタＰ８と定電流源２６とが直列接続されている。トラ
ンジスタＰ８のゲートには電圧ＶＣが供給され、トラン
ジスタＰ８と定電流源２６との接続ノードから電圧ＶＢ
が出力される。トランジスタＰ８に定電流源２６が直列
接続されているので、電圧ＶＣが上昇してトランジスタ
Ｐ８の内部抵抗が増加すると電圧ＶＢが下降し、逆に電
圧ＶＣが下降してトランジスタＰ８の内部抵抗が減少す
ると電圧ＶＢが上昇する。したがって、α２＜０であ
る。

【００９４】以上のことから、電圧ＶＡが上昇すると、
電圧ＶＢも上昇し、電圧ＶＡが下降すると電圧ＶＢも下
降する。

【００９５】他の点は、図４と同一である。

【００９６】次に、上式（６）中のα及びβの式を導出
する。

【００９７】トランジスタＰ７、定電流源２５、トラン
ジスタＰ８及び定電流源２６に流れる電流をそれぞれＩ
７、Ｉ２５、Ｉ８及びＩ２６で表し、トランジスタＰ７
の閾値電圧をＶｔｈ７で表し、トランジスタＰ７及びＰ
８の相互コンダクタンスをそれぞれｇｍ７及びｇｍ８で
表し、トランジスタＰ７及びＰ８のドレイン・ソース間
抵抗をそれぞれＲ７及びＲ８で表し、定電流源２５及び
２６の内部抵抗をそれぞれＲ２５及びＲ２６で表すと、
次式が成立する。

【００９８】 Ｉ７＝ｇｍ７（ＶＤＤ−ＶＡ−Ｖｔｈ７） ・・・（１０） ＶＣ＝（Ｉ７−Ｉ２５）Ｒ７//Ｒ２５＋ＶＤＤ・Ｒ２５／（Ｒ２５＋Ｒ７） ・・・（１１） Ｉ８＝ｇｍ８（ＶＤＤ−ＶＣ−Ｖｔｈ８） ・・・（１２） ＶＢ＝（Ｉ８−Ｉ２６）Ｒ８／／Ｒ２６＋ＶＤＤ・Ｒ２６／（Ｒ２６＋Ｒ８） ・・・（１３） 式（１０）〜（１２）の関係を用いると、式（１３）は
上式（６）で表され、α及びβは次式で表される。

【００９９】α＝ｇｍ８・ｇｍ７・（Ｒ２５//Ｒ７）・
（Ｒ８//Ｒ２６） β＝ｇｍ８・（Ｒ８//Ｒ２６）・｛ＶＤＤ＋ｇｍ７・Ｖ
ｔｈ７（Ｒ７//Ｒ２５）＋Ｉ２５（Ｒ７//Ｒ２５）−ｇ
ｍ７・ＶＤＤ（Ｒ７//Ｒ２５）−ＶＤＤ・Ｒ２５／（Ｒ
２５＋Ｒ７）−Ｖｔｈ８｝−Ｉ２６・（Ｒ８//Ｒ２６）
−ＶＤＤ・Ｒ２６／（Ｒ２６＋Ｒ８） ここに記号//は並列接続を示しており、例えばＲ７//Ｒ
２５＝Ｒ７・Ｒ２５／（Ｒ７＋Ｒ２５）である。

【０１００】［第２実施例］図６は、本発明の第２実施
例の演算増幅回路を示す。

【０１０１】図６中のＰ３〜Ｐ５及びＰ８はいずれもＰ
チャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６及びＮ７は
いずれもＮチャンネルＦＥＴである。

【０１０２】増幅回路２０Ｂの電圧変換回路２４１Ａで
は、電源電位ＶＤＤとＶＳＳの導体間に定電流源２５Ａ
とトランジスタＮ７とが直列接続されている。トランジ
スタＮ７のゲートには電圧ＶＡが供給され、トランジス
タＮ７と定電流源２５Ａとの接続ノードから電圧ＶＣが
出力される。トランジスタＮ７に定電流源２５Ａが直列
接続されているので、電圧ＶＡが上昇してトランジスタ
Ｎ７の内部抵抗が減少すると電圧ＶＣが下降し、逆に電
圧ＶＡが下降してトランジスタＰ７の内部抵抗が増加す
ると電圧ＶＣが上昇する。

【０１０３】他の点は、図５と同一である。

【０１０４】［第３実施例］図７は、本発明の第３実施
例の演算増幅回路を示す。

【０１０５】図７中のＰ１、Ｐ２、Ｐ５及びＰ７はいず
れもＰチャンネルＦＥＴであり、Ｎ３〜Ｎ６及びＮ８は
いずれもＮチャンネルＦＥＴである。

【０１０６】差動増幅回路１０Ａ及び増幅回路２０Ａは
それぞれ図５の差動増幅回路１０及び２０において、電
圧変換回路２４１以外につき、ＰチャンネルＦＥＴとＮ
チャンネルＦＥＴとを逆にし、かつ、電源電位ＶＤＤと
ＶＳＳとを逆にした構成となっている。電圧ＶＡはトラ
ンジスタＮ６のゲートに供給され、電圧変換回路２４２
Ａの出力電圧ＶＢはトランジスタＰ５のゲートに供給さ
れる。

【０１０７】電圧ＶＡが上昇すると、トランジスタＮ６
の内部抵抗が減少して電流ＩＮが増加しようとする。

【０１０８】他方、電圧ＶＡが上昇すると電圧変換回路
２４１により電圧ＶＣが下降する。電圧変換回路２４２
Ａでは、トランジスタＮ８に定電流源２６Ａが直列接続
されているので、電圧ＶＣが下降してトランジスタＮ８
の内部抵抗が増加すると電圧ＶＢが上昇する。これによ
り、トランジスタＰ５の内部抵抗が増加して電流ＩＰが
減少しようとする。

【０１０９】したがって、電圧ＶＡが上昇すると、電流
ＩＮが増加し電流ＩＰが減少して、電流（ＩＮ−ＩＰ）
が増加する。

【０１１０】逆に、電圧ＶＡが下降すると、トランジス
タＮ６の内部抵抗が増加して電流ＩＮが減少しようとす
る。

【０１１１】他方、電圧ＶＡが下降すると電圧変換回路
２４１により電圧ＶＣが上昇する。電圧変換回路２４２
Ａでは、電圧ＶＣが上昇してトランジスタＮ８の内部抵
抗が減少し、電圧ＶＢが下降する。これにより、トラン
ジスタＰ５の内部抵抗が減少して電流ＩＰが増加しよう
とする。

【０１１２】したがって、電圧ＶＡが下降すると、電流
ＩＮが減少し電流ＩＰが増加して、電流（ＩＮ−ＩＰ）
が減少する。

【０１１３】本第３実施例では、図５の場合と逆に、ト
ランジスタＰ５のゲートに電圧ＶＢが供給され、トラン
ジスタＮ６のゲートに電圧ＶＡが供給されているので、
ＶＢ＞ＶＡであり、上式（６）中のβはβ＜０である。

【０１１４】［第４実施例］図８は、本発明の第４実施
例の演算増幅回路を示す。

【０１１５】図８中のＰ３〜Ｐ５及びＰ８はいずれもＰ
チャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６、Ｎ７及び
Ｎ９はいずれもＮチャンネルＦＥＴである。

【０１１６】増幅回路２０Ｃの電圧変換回路２４２Ｂで
は、図６の定電流源２６の替わりに、ドレイン・ゲート
間が接続されたトランジスタＮ９を用いている。トラン
ジスタＮ９のゲートはトランジスタＮ６のゲートに接続
され、トランジスタＮ９とトランジスタＮ６とでカレン
トミラー回路が構成されている。トランジスタＮ９及び
トランジスタＮ６はそれぞれこのカレントミラー回路の
入力側及び出力側となっている。

【０１１７】他の点は、図６の回路から定電流源２３を
省略したものと同一になっている。

【０１１８】電圧ＶＡの下降により電圧ＶＣが上昇する
と、トランジスタＰ８の内部抵抗が増加してトランジス
タＮ９に流れる電流が減少し、これにより電流ＩＮが減
少する。換言すれば、電圧ＶＡの下降により電圧ＶＢが
下降して電流ＩＮが減少する。

【０１１９】逆に、電圧ＶＡの上昇により電圧ＶＣが下
降すると、トランジスタＰ８の内部抵抗が減少してトラ
ンジスタＮ９に流れる電流が増加し、これにより電流Ｉ
Ｎが増加する。換言すれば、電圧ＶＡの上昇により電圧
ＶＢが上昇して電流ＩＮが増加する。

【０１２０】［第５実施例］図９は、本発明の第５実施
例の演算増幅回路を示す。

【０１２１】図９中のＰ３〜Ｐ５、Ｐ８及びＰ１０はい
ずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６、
Ｎ７及びＮ９はいずれもＮチャンネルＦＥＴである。

【０１２２】増幅回路２０Ｄの電圧変換回路２４１Ｂで
は、図８の定電流源２５Ａの替わりに、ドレイン・ゲー
ト間が接続されたトランジスタＰ１０を用いている。ト
ランジスタＰ１０のゲートはトランジスタＰ８のゲート
に接続され、トランジスタＰ１０とトランジスタＰ８と
でカレントミラー回路が構成されている。トランジスタ
Ｐ１０及びトランジスタＰ８はそれぞれこのカレントミ
ラー回路の入力側及び出力側となっている。

【０１２３】他の点は、図８と同一構成である。

【０１２４】電圧ＶＡが上昇すると、トランジスタＮ７
の内部抵抗が減少しトランジスタＰ１０に流れる電流が
増加し、これによりトランジスタＰ８に流れる電流も増
加する。トランジスタＮ９とトランジスタＮ６もカレン
トミラー回路を構成しているので、電流ＩＮも増加す
る。換言すれば、トランジスタＮ７の内部抵抗減少によ
り電圧ＶＣが下降してトランジスタＰ８の内部抵抗が減
少し、これにより電圧ＶＢが上昇して電流ＩＮが増加す
る。

【０１２５】逆に、電圧ＶＡが下降すると、トランジス
タＮ７の内部抵抗が増加しトランジスタＰ１０に流れる
電流が減少し、これによりトランジスタＰ８に流れる電
流も減少し、電流ＩＮも減少する。換言すれば、トラン
ジスタＮ７の内部抵抗増加により電圧ＶＣが上昇してト
ランジスタＰ８の内部抵抗が増加し、これにより電圧Ｖ
Ｂが下降して電流ＩＮが減少する。

【０１２６】［第６実施例］図１０は、本発明の第６実
施例の演算増幅回路を示す。

【０１２７】図１０中のＰ１３〜Ｐ１５、Ｐ１７及びＰ
１８はいずれもＰＮＰ型トランジスタであり、Ｎ１１、
Ｎ１２及びＮ１６はいずれもＮＰＮ型トランジスタであ
る。

【０１２８】この回路は、図５のＰチャンネルＦＥＴ及
びＮチャンネルＦＥＴをそれぞれＰＮＰ型トランジスタ
及びＮＰＮ型トランジスタで置き換えた構成となってい
る。

【０１２９】このような置換によっても同様の動作が行
われるのは一般的であり、差動増幅回路１０Ｂ及び増幅
回路２０Ｅの動作はそれぞれ図５の差動増幅回路１０及
び２０の動作と同様であるので、その説明を省略する。

【０１３０】［第７実施例］図１１は、本発明の第６実
施例の演算増幅回路を示す。

【０１３１】図１１中のＰ１１、Ｐ１２及びＰ１６はい
ずれもＰＮＰ型トランジスタであり、Ｎ１３〜Ｎ１５、
Ｎ１７及びＮ１８はいずれもＮＰＮ型トランジスタであ
る。

【０１３２】この回路では、図１０のＮＰＮ型トランジ
スタとＰＮＰ型トランジスタとを逆にし、かつ、電源電
位ＶＤＤとＶＳＳとを逆にした構成となっている。

【０１３３】このような逆によっても同様の動作が行わ
れるは一般的であり、差動増幅回路１０Ｃ及び増幅回路
２０Ｆの動作はそれぞれ図１０の差動増幅回路１０Ｂ及
び増幅回路２０Ｅの動作と同様であるので、その説明を
省略する。

【０１３４】なお、本発明には外にも種々の変形例が含
まれる。

【０１３５】例えば、上記実施例間の回路ブロックを組
み合わせた構成であってもよい。

【０１３６】また、図３のトランジスタＮ６の替わりに
一般に、電圧ＶＢに応答して自己の回路に流れる電流Ｉ
Ｎを、 ＩＮ＝ＧＭ（ＶＢ−ＶＴＨ） （ＶＢ＞ＶＴＨのとき） ＩＮ＝０ （ＶＢ＞ＶＴＨのとき） が略成立するように制御する電流制御回路を用いても、
図３の回路と同様の上記効果が得られる。ここに、ＧＭ
は該電流制御回路の相互コンダクタンスであり、ＶＴＨ
は該電流制御回路の閾値電圧である。さらに、該電流制
御回路に並列に、図１と同様に定電流源を接続して、上
述のように直線性を向上させてもよい。

【図面の簡単な説明】

【図１】本発明の第１実施形態の演算増幅回路の概略構
成図である。

【図２】図１中の出力回路の電圧−電流特性図である。

【図３】本発明の第２実施形態の演算増幅回路の概略構
成図である。

【図４】本発明の第３実施形態の演算増幅回路の概略構
成図である

【図５】本発明の第１実施例の演算増幅回路を示す図で
ある。

【図６】本発明の第２実施例の演算増幅回路を示す図で
ある。

【図７】本発明の第３実施形態の演算増幅回路を示す図
である。

【図８】本発明の第４実施形態の演算増幅回路を示す図
である。

【図９】本発明の第５実施形態の演算増幅回路を示す図
である。

【図１０】本発明の第６実施形態の演算増幅回路を示す
図である。

【図１１】本発明の第７実施形態の演算増幅回路を示す
図である。

【図１２】従来の演算増幅回路を示す図である。

【図１３】図１２中の出力回路の電圧−電流特性図であ
る。

【符号の説明】

１０、１０Ａ〜１０Ｃ 差動増幅回路 ２０、２０Ａ〜２０Ｆ、２０Ｘ プッシュプル型増幅回
路 ２１ 出力回路 ２２ 制御回路 ２４ 電圧制御回路 ２４１、２４１Ａ、２４１Ｂ、２４２、２４２Ａ、２４
２Ｂ 電圧変換回路 ３０ 負荷 ３１ 直流電圧源 １１、２３、２３Ａ、２５、２５Ａ、２６、２６Ａ 定
電流源 Ｎ１〜Ｎ８、Ｐ１〜Ｐ８、Ｎ１１〜Ｎ１８、Ｐ１１〜Ｐ
１８、Ｔ１〜Ｔ５ トランジスタ ＶＤＤ、ＶＳＳ 電源電位 ＯＵＴ 出力端 Ｉ０、ＩＰ、ＩＮ 電流 ＶＡ〜ＶＣ 電圧 ＩＮ、＊ＩＮ 入力電圧信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１電源電位と第２電源電位との間に直
   列接続された第１トランジスタと導電形が該第１トラン
   ジスタと逆の第２トランジスタとを備え、該第１トラン
   ジスタの制御入力端に入力信号が供給されるプッシュプ
   ル型出力回路と、 該入力信号に応答して、該入力信号をα倍し−βシフト
   させた制御信号を生成して該第２トランジスタの制御入
   力端に供給する制御回路と、 を有し、ここにαは正の略所定値であり、βは（（該入
   力信号）−（該制御信号））と同一符号の略所定値であ
   ることを特徴とするプッシュプル型増幅回路。
2. 【請求項２】 上記第２トランジスタに並列接続された
   定電流源をさらに有し、 上記制御回路は、上記出力端に負荷が接続された状態で
   上記第１トランジスタに最小値より大きい電流が流れる
   ときに該第２トランジスタに流れる電流が略ゼロになる
   ように上記所定値α及びβが定められている、 ことを特徴とする請求項１記載のプッシュプル型増幅回
   路。
3. 【請求項３】 上記制御回路は、 上記入力信号に応答して、中間信号を出力する第１信号
   変換回路と、 該中間信号に応答して、上記制御信号を出力する第２信
   号変換回路と、 を有することを特徴とする請求項１又は２記載のプッシ
   ュプル型増幅回路。
4. 【請求項４】 上記第１信号変換回路は、 上記入力信号が制御入力端に供給される第３トランジス
   タと、 該第３トランジスタに直列接続された第１定電流源と、 を有し、該第３トランジスタと該第１定電流源との接続
   ノードから上記中間信号が出力されることを特徴とする
   請求項３記載のプッシュプル型増幅回路。
5. 【請求項５】 第１電源電位と第２電源電位との間に直
   列接続された第１トランジスタと電流制御回路とを備
   え、該第１トランジスタの制御入力端に入力電圧信号Ｖ
   Ａが供給され、該第１トランジスタと該電流制御回路の
   接続ノードが出力端であるプッシュプル型出力回路と、 該入力電圧信号ＶＡに応答して、該入力電圧信号をα倍
   し−βシフトさせた制御電圧信号ＶＢを生成して該電流
   制御回路の制御入力端に供給する電圧制御回路と、 を有し、該電流制御回路は、該制御電圧信号ＶＢに応答
   して自己に流れる電流ＩＮを、ＶＢ＞ＶＴＨのときＩＮ
   ＝ＧＭ（ＶＢ−ＶＴＨ）が略成立するように制御し、こ
   こに、ＧＭは該電流制御回路の相互コンダクタンスであ
   り、ＶＴＨは該電流制御回路の閾値電圧であることを特
   徴とするプッシュプル型増幅回路。