JPH08125524A

JPH08125524A - 出力回路及び入力回路

Info

Publication number: JPH08125524A
Application number: JP6257824A
Authority: JP
Inventors: Yasunobu Nakase; 泰伸中瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-10-24
Filing date: 1994-10-24
Publication date: 1996-05-17

Abstract

(57)【要約】【目的】出力電位の発振を生ずることがなく、出力端
子のインピーダンスが増大することもない小振幅の出力
回路を得る。【構成】ＮＭＯＳトランジスタＮ₀のゲートには出力
信号Ｖ_inが与えられ、そのソースには電位Ｖ_EE（＜０）
が与えられる。また抵抗Ｒ₁の一端は接地され、他端は
ＮＭＯＳトランジスタＮ₀のドレインに接続されてい
る。カレントミラー回路Ｍ₁はＰＭＯＳトランジスタＰ
₀のドレインに流れる電流ｉをＡ₀倍した電流Ａ₀・ｉ
をＰＭＯＳトランジスタＰ₁のドレインに流す。カレン
トミラー回路Ｍ₃，Ｍ₂はＰＭＯＳトランジスタＰ₁の
ドレインに流れる電流Ａ₀・ｉをＡ₂Ａ₁倍した電流Ａ
₂Ａ₁Ａ₀・ｉを出力端子４に与える。【効果】フィードバック回路を用いないので出力が発
信しない。出力段のトランジスタがＯＮしているので出
力インピーダンスが高くなることが抑制される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は入出力回路、特にＣＭ
ＯＳトランジスタを用いた小振幅の出力回路及び入力回
路に関するものである。

【０００２】

【従来の技術】トランジスタの微細化にともない半導体
集積回路（ＩＣ）の動作速度は年々上昇している。集積
回路内部のデータ処理能力の増加は必然的に外部と集積
回路間の大量のデータ入出力を必要とする。

【０００３】大量のデータを入出力するためには、入出
力線たる伝送線を増加すれば良い。しかし、その増加に
伴い消費電力が増大し、また集積回路の物理的な大きさ
の制限上、入出力線をむやみに増加することはできな
い。

【０００４】他の解決策として、入出力回路の高速化が
考えられる。しかし、今日一般に採用されているプッシ
ュプル型ＣＭＯＳ回路では、その出力回路の高速化に問
題がある。

【０００５】先ず第１に、伝送線の充放電が発生するノ
イズに関する問題である。このノイズは充放電の高速化
に伴い増大するので、データ入出力の高速化はノイズ量
の増大を招来し、周辺ＩＣの動作に悪影響を及ぼす。

【０００６】第２に、従来は伝送線が終端処理されない
ことによる問題である。伝送線に与えられた値（電位）
が“Ｈ”から“Ｌ”へ、あるいはその逆に遷移すると
き、出力信号が伝送線の終端部分で反射されてしまう。
そのため、出力電位が乱れ、伝送線の電位が確定するま
でに一定の時間が必要となり、この一定時間内に次のデ
ータを出力する事はできない。

【０００７】上記の第１の問題点は出力電位の振幅を小
さくし、これによってノイズ発生量を小さくすることで
解決できる。また、第２の問題点は伝送線を抵抗で終端
する事で解決できる。そしてこれらの手法はＥＣＬ（Em
itter Coupled Logic ）と呼ばれるバイポーラトランジ
スタを用いた出力回路においては既に実施されている。

【０００８】図８は従来のＥＣＬ出力回路を示す回路図
である。ＩＣ１０１は出力回路１ａを備えており、出力
端子４を介して外部に出力電流Ｉ_Oを与える。出力回路
１ａはＩＣ１０１において出力信号Ｖ_inを受けて出力電
流Ｉ_Oを出力端子４に与える。

【０００９】出力回路１ａはエミッタが共通に接続され
た一対のトランジスタを有しており、これらのトランジ
スタのベースにはそれぞれ出力信号Ｖ_inと、基準電位Ｖ
_BBとがそれぞれ与えられている。それぞれのコレクタは
一対の抵抗によって接地されており、エミッタは電流Ｉ
_CSを引き抜く電流源に接続されている。

【００１０】ベースに基準電位Ｖ_BBが与えられているト
ランジスタに接続されている抵抗Ｒは出力トランジスタ
Ｑ₀のベースにも接続されており、出力トランジスタＱ
₀のコレクタは接地され、エミッタが出力端子４に接続
されている。そして出力端子４はオープンエミッタ構成
を有している。

【００１１】出力端子４には伝送線５を介して負荷容量
Ｃ_P及び終端抵抗Ｒ_Tが接続されている。これらの負荷
容量Ｃ_P及び終端抵抗Ｒ_Tは終端電位Ｖ_TT（例えば−２
Ｖに設定される）。

【００１２】基準電位Ｖ_BBは出力信号Ｖ_inの“Ｈ”レベ
ルと“Ｌ”レベルの中間の電位に設定されるので、出力
信号Ｖ_inが“Ｈ”レベルの時には抵抗Ｒには出力トラン
ジスタＱ₀のベース電流ｉのみが流れる。出力トランジ
スタＱ₀のベース・エミッタ間電圧をＶ_BE(Q0)とする
と、この時の出力端子４の電位（出力電位）はＶ_OH＝−Ｒ・ｉ−Ｖ_BE(Q0)…式（１）となる。

【００１３】一方、出力信号Ｖ_inが“Ｌ”レベルの時に
は抵抗Ｒに電流源が引き抜く電流Ｉ_CSも流れるので、出
力電位はＶ_OL＝−Ｒ・（ｉ＋Ｉ_CS）−Ｖ_BE(Q0)…式（２）となる。

【００１４】今、出力トランジスタＱ₀の電流増幅率を
ｈ_FE(Q0)とすると、ｉ＝Ｉ_O／ｈ_FE(Q0)であるから、式
（１）はＶ_OH＝−Ｒ・Ｉ_O／ｈ_FE(Q0)−Ｖ_BE(Q0)…式（３）である。

【００１５】勿論、終端抵抗Ｒ_Tの値によって、例えば
２５Ωにしたり５０Ωにしたりすると出力電流Ｉ_Oの大
きさも変化するため、出力トランジスタＱ₀のベース電
流ｉも変化する。そのためＶ_BE(Q0)も変化するが、その
変化量はベース電流ｉの変化量の対数に比例するために
僅かである。また、ベース電流ｉの変化も出力電流Ｉ_O
の変化の１／ｈ_FE(Q0)である。

【００１６】よってｈ_FE(Q0)の値を大きく採ることによ
り、終端抵抗の値によらず、出力電流Ｉ_Oの変化によら
ずに電位Ｖ_OH，Ｖ_OLをそれぞれ“Ｈ”，“Ｌ”レベルと
して設定することができる。このレベルは抵抗Ｒによっ
て設定することができ、しかも両者の差であるＲ・Ｉ_CS
を容易に設定することもできる。例えば出力電位の
“Ｈ”，“Ｌ”の電位差は０．８Ｖに設定される。

【００１７】一方、ＣＭＯＳ回路においても、近年これ
らの対策を講じた出力回路が開発されるようになってき
た。図９は従来のＣＭＯＳ出力回路を示す回路図であ
る。ＩＣ１０２は出力回路１ｂを備えており、出力端子
４を介して外部に出力電位Ｖ_Oを与える。出力回路１ｂ
はＩＣ１０２において出力信号Ｄを受けて出力電位Ｖ_O
を出力端子４に与える。

【００１８】出力回路１ｂは出力信号Ｄに対応してＥＣ
Ｌの“Ｈ”レベルであるＶ_OH（例えば−０．９５Ｖ）及
び“Ｌ”レベルであるＶ_OL（例えば−１．７Ｖ）の一方
がスイッチで切り換えられて与えられる反転入力端と、
出力端子４に接続された非反転入力端とを含むオペアン
プ２を備えている。更に、ソースが接地され、、ゲート
にオペアンプ２の出力端から電位Ｖ_Gが与えられ、ドレ
インが出力端子４に接続されたＰＭＯＳトランジスタＱ
₁を備えている。そして出力端子４はオープンドレイン
構成を採っているので、終端抵抗Ｒ_Tを介して終端電位
Ｖ_TTに接続されることで出力電位Ｖ_Oが決定する。

【００１９】オペアンプ２は出力電位Ｖ_O とＶ_OH（或い
はＶ_OL）との差の定数倍を電位Ｖ_Ｇとして出力する。例
えば出力信号Ｄが“Ｈ”を示すものであった場合、オペ
アンプ２の電圧利得をＡとしてＶ_Ｇ＝Ａ（Ｖ_O −
Ｖ_OH）である。もしＶ_O がＶ_OHよりも低く、Ｖ_O −Ｖ_OH
＜０であればＶ_Gは低くなり、ＰＭＯＳトランジスタＱ
₁の流す電流を大きくする方向に制御する。逆にＶ_O が
Ｖ_OHよりも高く、Ｖ_O −Ｖ_OH＞０であればＶ_Gは高くな
り、ＰＭＯＳトランジスタＱ₁の流す電流を小さくする
方向に制御する。そして電圧利得Ａが大きいほど、Ｖ_O
とＶ_OHの差に敏感な制御を行うことができ、より正確に
ＥＣＬレベルとの互換性を実現することができる。

【００２０】

【発明が解決しようとする課題】しかし、この様な構成
においてはオペアンプによるフィードバック回路を用い
ているので、電圧利得Ａ及び負荷容量Ｃ_Pの組み合わせ
によって出力電位Ｖ_Oが発振する可能性がある。負荷容
量Ｃ_Pの大きさがいかほどであるかはシステム全体がど
のように構成されるかに依って異なり、あらゆる場合を
予測して対策をたてるのは現実的ではない。即ち、負荷
容量Ｃ_Pの大きさに拘らずに発振しないよにするには、
電圧利得Ａを十分小さくしておく必要があり、その場合
には正確なＥＣＬレベルが実現できなくなるばかりでな
く、終端抵抗Ｒ_Tの大きさが代わると“Ｈ”レベル及び
“Ｌ”レベルの変化も大きくなって出力レベルを一定に
保つことができなくなるという問題が生じる。

【００２１】また、フィードバック回路を用いているこ
とは、出力電位Ｖ_OがＶ_OH（或いはＶ_OL）になるように
補正を繰り返すため、これが確定するまでの時間遅れが
大きくなるという問題点をも招来する。

【００２２】図１０はＥＣＬとの互換性にこだわらずに
データ信号の小振幅化を図った出力回路の回路図であ
る。ＩＣ１０３は出力回路１ｃを備え、出力回路１ｃは
ＩＣ１０３の内部において出力信号Ｖ_inを受けて出力端
子４に出力電位を与える。

【００２３】出力端子４は伝送線５を介して負荷容量Ｃ
_P及び終端抵抗Ｒ_Tのそれぞれの一端に接続されてお
り、これらの負荷容量Ｃ_P及び終端抵抗Ｒ_Tのそれぞれ
の他端は終端電位Ｖ_TT（例えば２Ｖに設定される）に接
続されている。そのため、出力端子４がオープンドレイ
ン構成を採っていても出力電位が決定される。

【００２４】今、出力信号Ｖ_inが“Ｌ”を示す電位０Ｖ
（接地電位）であったとき、トランジスタＱ₂がＯＮ
し、トランジスタＱ₃がオフするので、トランジスタＱ
₆のゲートには電位Ｖ_DD（＞０）が与えられ、トランジ
スタＱ₆もＯＮする。その結果出力端子４の電位（出力
電位）はほぼ接地電位まで低下し、“Ｌ”を出力する事
になる。

【００２５】逆に、出力信号Ｖ_inが“Ｈ”を示す電位Ｖ
_DDであったときにはトランジスタＱ₃がＯＮし、トラン
ジスタＱ₄がオフするので出力端子４の電位は終端抵抗
Ｒ_Tを介して終端電位Ｖ_TTにまでプルアップされる。

【００２６】ところで、既述のように伝送線の負荷容量
Ｃ_Pはシステムの構成により異なるので、伝送線の特性
インピーダンスと終端抵抗Ｒ_Tとの整合を完全に採るこ
とは事実上不可能である。そして伝送線５の特性インピ
ーダンスと終端抵抗Ｒ_Tとの整合が完全でない場合に
は、伝送線の電位変化は終端で一部反射されて出力回路
１ｃに戻ってくる。

【００２７】もしも出力回路１ｃがトランジスタＱ₂，
Ｑ₃，Ｑ₆のみから構成されていると、出力電位が
“Ｌ”から“Ｈ”になるとき、トランジスタＱ₆は完全
にＯＦＦしているため、出力端子４から見た出力回路１
ｃのインピーダンスは無限大となっている。このため、
終端部で反射された信号は出力端子４で更に反射されて
伝送線５にリンギングと呼ばれる現象が生じる。

【００２８】これを防止するため、出力回路１ｃにはト
ランジスタＱ₄，Ｑ₅及び遅延回路が設けられている。
出力が“Ｌ”から“Ｈ”に遷移する時、トランジスタＱ
₅を一定時間ＯＮさせ、トランジスタＱ₃，Ｑ₄と共に
出力端子４から見た出力回路１ｃのインピーダンスを低
下させている。しかし、故意に出力回路の動作を遅くす
る事は高速化と相反するものであることは明かである。

【００２９】図１１はＩＣ１０３の出力を受ける入力回
路の回路図である。ＩＣ１０４は入力回路６を備え、入
力端子７を介して伝送線５に与えられた信号（ＩＣ１０
３の出力）を受ける。入力回路６はＩＣ１０４の内部に
おいて参照電位Ｖ_refを受け、入力端子７に与えられた
信号の論理レベルを判断して入力信号Ｖ_dataを出力す
る。参照電位Ｖ_refは入力端子７に与えられた信号の
“Ｈ”レベルと“Ｌ”レベルとの中間の電位に設定され
る。

【００３０】入力回路６においてトランジスタＱ₈〜Ｑ
₁₁は電流スイッチを構成しており、参照電位Ｖ_refと入
力端子７に与えられる電位（入力電位）とを比較して、
トランジスタＱ₈，Ｑ₉のうち低い方が与えられている
ゲートを有する方により多く電流が流れる。トランジス
タＱ₇は入力電位が“Ｌ”の場合のみ定常電流を与える
ことにより消費電流の抑制を図っている。

【００３１】この様な構成では参照電位Ｖ_refをＩＣ１
０４内部で生成する必要がある。若しくはＩＣ１０４の
外部から受け取る必要がある。しかし、ＩＣ１０４内部
で生成する場合にはプロセスのばらつきに起因するトラ
ンジスタのパラメータの変動により、参照電位Ｖ_refも
ばらつき、動作マージンが小さくなって望ましくない。

【００３２】また、ＩＣ１０４の外部から受け取る場合
にはノイズの影響を受け易くなり、やはり動作マージン
が小さくなって望ましくない。

【００３３】この発明は上記の問題点を解決するために
為されたもので、出力電位の発振を生ずることがない小
振幅の出力回路を提供することを目的としている。また
出力端子のインピーダンスが増大することもない、小振
幅の出力回路を提供することをも目的としている。ま
た、参照電位の不要な入力回路を提供することをも目的
としている。

【００３４】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）固定電位を与える電位点と、
（ｂ）第１及び第２の論理のいずれか一方を呈する入力
電位を受ける入力端子と、（ｃ）出力電流を与える出力
端子と、（ｄ）前記入力電位によって第１の電流を流す
か否かが制御される第１の電流源と、（ｅ）前記電位点
に接続された一端と、前記第１の電流源に接続された他
端とを有する第１の抵抗と、（ｆ）前記第１の抵抗の他
端に接続されたソースと、前記出力端子に共通に接続さ
れたゲート及びドレインとを有し、自身の前記ソースと
前記ドレインとの間に、前記第１の電流と比較して小さ
い第２の電流を流す第１のＭＯＳトランジスタと、
（ｇ）前記第２の電流を倍率Ｇ（＞１）で増幅し、前記
出力端子に与える電流増幅回路とを備える出力回路であ
る。

【００３５】この発明のうち請求項２にかかるものは請
求項１記載の出力回路であって、前記電流増幅回路は
（ｇ−１）前記第２の電流のＧ倍の電流を流し、前記出
力端子に接続された出力トランジスタを含む第１のカレ
ントミラー回路を有する。

【００３６】この発明のうち請求項３にかかるものは請
求項２記載の出力回路であって、前記電流増幅回路は
（ｇ−２）前記第１のＭＯＳトランジスタと共に第２の
カレントミラー回路を構成し、第３の電流を流す第２の
ＭＯＳトランジスタを更に有する。そして、前記第１の
カレントミラー回路は前記第２のカレントミラー回路に
接続され、前記第３の電流は前記第１の電流と比較して
小さい。

【００３７】この発明のうち請求項４にかかるものは請
求項３記載の出力回路であって、（ｈ）前記第１の抵抗
に並列接続されたダイオードを更に備える。そして、前
記ダイオードがクランプするクランプ電圧は前記第１の
抵抗において前記第２の電流が生じさせる電圧降下より
も大きい。

【００３８】この発明のうち請求項５にかかるものは請
求項４記載の出力回路であって、前記クランプ電圧はほ
ぼ０．８Ｖである。

【００３９】この発明のうち請求項６にかかるものは請
求項５記載の出力回路であって、前記第１の電位は接地
電位に等しく、前記第１のＭＯＳトランジスタのゲート
・ソース間電圧はほぼ０．８Ｖである。

【００４０】この発明のうち請求項７にかかるものは請
求項２記載の出力回路であって、（ｈ）前記入力電位に
よって第３の電流を流すか否かが制御される第２の電流
源を更に備える。そして、前記電流増幅回路は（ｇ−
２）前記電位点に接続された一端と、前記第２の電流源
に接続された他端とを有する第２の抵抗と、（ｇ−３）
前記第２の抵抗の他端に接続されたソースと、前記第１
のＭＯＳトランジスタの前記ゲートに接続されたゲート
と、前記第１のカレントミラー回路に接続されたドレイ
ンとを有し、自身の前記ソースと前記ドレインとの間
に、前記第１の電流と比較して小さい第４の電流を流す
第２のＭＯＳトランジスタとを更に有する。

【００４１】この発明のうち請求項８にかかるものは請
求項７記載の出力回路であって、前記第１の抵抗の抵抗
値は前記第２の抵抗の抵抗値よりも大きい。

【００４２】この発明のうち請求項９にかかるものは請
求項７記載の出力回路であって、（ｉ）前記第１の抵抗
に並列接続された第１のダイオードと、（ｊ）前記第２
の抵抗に並列接続された第２のダイオードとを更に備え
る。そして、前記第１のダイオードがクランプするクラ
ンプ電圧は前記第１の抵抗において前記第２の電流が生
じさせる電圧降下よりも大きく、前記第２のダイオード
がクランプするクランプ電圧は前記第２のＭＯＳトラン
ジスタが流す電流が前記第２の抵抗において生じさせる
電圧降下よりも大きい。

【００４３】この発明のうち請求項１０にかかるものは
請求項２記載の出力回路であって、前記出力トランジス
タがＮＭＯＳトランジスタである。

【００４４】この発明のうち請求項１１にかかるもの
は、（ａ）互いに異なる固定電位を与える第１及び第２
の電位点と、（ｂ）第１及び第２の論理のいずれか一方
を呈する入力電位を受ける入力端子と、（ｃ）前記第１
の電位点に接続された一端と、他端を含む第１の抵抗
と、（ｄ）前記第２の電位点に接続された一端と、他端
を含む第２の抵抗と、（ｅ）前記第１の抵抗の前記他端
に接続されたドレインと、前記第２の抵抗の前記他端に
接続されたソースと、前記入力端子に接続されたゲート
とを含む入力ＭＯＳトランジスタと、（ｆ）前記入力Ｍ
ＯＳトランジスタの前記ドレインに接続された第１の入
力端と、前記入力端子に接続された第２の入力端とを含
む電流スイッチとを備えた入力回路である。

【００４５】

【作用】この発明のうち請求項１にかかる出力回路にお
いては、入力電位が第１の論理を呈する場合に第１の抵
抗には第１の電流及び第２の電流が流れる。一方、入力
電位が第２の論理を呈する場合に第１の抵抗には第１の
電流は流れない。そして何れの場合も出力電流の１／
（Ｇ＋１）だけ第２の電流が流れる。

【００４６】入力電位に対応して出力電流も変動する
が、その変動の１／（Ｇ＋１）だけしか第２の電流が変
動しないので、第１のＭＯＳトランジスタのゲート・ソ
ース間電圧は入力電位の論理によらずほぼ一定値をと
る。従って、入力電位の遷移によって生じる出力端子に
おける電位（出力電位）の遷移の量はほぼ第１の抵抗に
おいて第１の電流が生じさせる電圧降下によって決定す
る。

【００４７】この発明のうち請求項２にかかる出力回路
においては、入力電位の論理に依らず、出力トランジス
タは常時ＯＮしている。

【００４８】この発明のうち請求項３にかかる出力回路
においては、第３の電流も第２の電流と同様に第１の抵
抗において電圧降下を生じさせるが、第１の電流と比較
して小さいため、出力電位の遷移の量はほぼ第１の抵抗
において第１の電流が生じさせる電圧降下によって決定
する。

【００４９】この発明のうち請求項４にかかる出力回路
においては、入力電位が第１の論理を呈する場合にダイ
オードがクランプ電圧を支える。一方、入力電位が第２
の論理を呈する場合にはダイオードには電流が流れな
い。

【００５０】この発明のうち請求項５にかかる出力回路
においては、クランプ電圧がＥＣＬレベルの２つの論理
に対応する電位の差にほぼ等しい。

【００５１】この発明のうち請求項６にかかる出力回路
においては、入力電位が第２の論理を呈する場合におけ
る出力電位をＥＣＬレベルの“Ｈ”レベルに設定する。

【００５２】この発明のうち請求項７にかかる出力回路
においては、第４の電流は第２の電流を所定の倍率で増
幅した電流である。第１の抵抗には第２の電流が流れる
が、第４の電流は流れない。

【００５３】この発明のうち請求項８にかかる出力回路
においては、第２のＭＯＳトランジスタのサイズを大き
くしなくても、第４の電流を第２の電流よりも大きくす
ることができる。

【００５４】この発明のうち請求項９にかかる出力回路
においては、入力電位が第１の論理を呈する場合に第１
ダイオード及び第２のダイオードがそれぞれ自身のクラ
ンプ電圧を支える。一方、入力電位が第２の論理を呈す
る場合には第１ダイオード及び第２のダイオードのいず
れにも電流が流れない。

【００５５】この発明のうち請求項１０にかかる出力回
路においては、出力トランジスタの電流駆動能力が、こ
れにＰＭＯＳトランジスタを用いた場合と比較して大き
くなる。

【００５６】この発明のうち請求項１１にかかる入力回
路においては、入力ＭＯＳトランジスタのドレインにお
いて、入力端子に与えられた電位に対応する論理と相補
的な論理に対応する電位が得られる。

【００５７】

【実施例】

Ａ．出力回路に関する実施例：（ａ−１）第１実施例：図１はこの発明の第１実施例に
かかる出力回路１０ａの構成を示す回路図である。出力
回路１０ａはＩＣ１０５ａにおいて備えられており、Ｉ
Ｃ１０５ａの内部で発生している出力信号Ｖ_inを受けて
出力電流を出力端子４に与える。

【００５８】ＩＣ１０５ａは出力端子４及びこれに接続
された伝送線５を介し、負荷容量Ｃ_Pの一端及び終端抵
抗Ｒ_Tの一端が接続されている。これらの負荷容量Ｃ_P
の他端及び終端抵抗Ｒ_Tの他端は終端電位Ｖ_TT（例えば
−２Ｖに設定される。）が与えられている。

【００５９】出力回路１０ａは、出力信号Ｖ_inが与えら
れるゲートを有するＮＭＯＳトランジスタＮ₀を備えて
おり、そのソースには電位Ｖ_EE（＜０）が与えられてい
る。また、出力回路１０ａは抵抗Ｒ₁を備えており、そ
の一端は接地され、他端はＮＭＯＳトランジスタＮ₀の
ドレインに接続されている。

【００６０】出力回路１０ａは更にカレントミラー回路
Ｍ₁〜Ｍ₃を備えている。カレントミラー回路Ｍ₁は、
ＰＭＯＳトランジスタＰ₀，Ｐ₁から構成される。ＰＭ
ＯＳトランジスタＰ₀，Ｐ₁のソースは共通してＮＭＯ
ＳトランジスタＮ₀のドレインに接続され、またＰＭＯ
ＳトランジスタＰ₀，Ｐ₁のゲートは共通して出力端子
４に接続されている。そしてＰＭＯＳトランジスタＰ₀
のドレインは出力端子４に、ＰＭＯＳトランジスタＰ₁
のドレインはカレントミラー回路Ｍ₃に接続されてい
る。カレントミラー回路Ｍ₁はＰＭＯＳトランジスタＰ
₀のドレインに流れる電流ｉをＡ₀倍した電流Ａ₀・ｉ
をＰＭＯＳトランジスタＰ₁のドレインに流す。

【００６１】カレントミラー回路Ｍ₃はＰＭＯＳトラン
ジスタＰ₁のドレインに流れる電流Ａ₀・ｉをＡ₁倍し
た電流Ａ₁Ａ₀・ｉをカレントミラー回路Ｍ₂に出力す
る。

【００６２】カレントミラー回路Ｍ₃は一対のＮＭＯＳ
トランジスタＮ₁，Ｎ₂によって構成されている。即ち
ＮＭＯＳトランジスタＮ₁のゲート及びドレイン、並び
にＮＭＯＳトランジスタＮ₂のゲートが共通してＰＭＯ
ＳトランジスタＰ₁のドレインに接続される。そしてＮ
ＭＯＳトランジスタＮ₁，Ｎ₂のソースには共通して電
位Ｖ_EEが与えられ、ＮＭＯＳトランジスタＮ₂のドレイ
ンから電流Ａ₁Ａ₀・ｉが得られる。

【００６３】カレントミラー回路Ｍ₂はＮＭＯＳトラン
ジスタＮ₂のドレインに流れる電流Ａ₁Ａ₀・ｉをＡ₂
倍した電流Ａ₂Ａ₁Ａ₀・ｉを出力端子４に出力する。
カレントミラー回路Ｍ₂は一対のＰＭＯＳトランジスタ
Ｐ₂，Ｐ₃によって構成されている。即ちＰＭＯＳトラ
ンジスタＰ₂のゲート及びドレイン、並びにＰＭＯＳト
ランジスタＰ₃のゲートが共通してＮＭＯＳトランジス
タＮ₂のドレインに接続される。そしてＰＭＯＳトラン
ジスタＰ₂，Ｐ₃のソースには共通して接地され、ＰＭ
ＯＳトランジスタＰ₃のドレインから電流Ａ₂Ａ₁Ａ₀
・ｉが得られる。ここでＧ＝Ａ₂Ａ₁Ａ₀とおいて、出
力端子４から伝送線５に流れる電流はＩ_O＝（Ｇ＋１）・ｉ…式（４）となる。

【００６４】一般にＭＯＳトランジスタの流す電流値は
そのゲート長Ｌに反比例し、ゲート幅Ｗに比例する。従
って、上記のような倍率Ａ₂，Ａ₁，Ａ₀は、それぞれ
のトランジスタのサイズを適切に設定することによって
得ることができる。

【００６５】また、出力端子４はオープンドレイン構成
を有している。従って、出力端子４における出力電位Ｖ
_Oは、負荷容量Ｃ_P及び終端抵抗Ｒ_T並びに終端電位Ｖ
_TTに依存して決定する。換言すれば、負荷容量Ｃ_P及び
終端抵抗Ｒ_T並びに終端電位Ｖ_TTが設定され、これを考
慮して出力電位Ｖ_Oが所定のレベルになるような出力電
流Ｉ_Oが設定される。例えばＥＣＬレベルで出力電位Ｖ
_Oを出力する場合には、その“Ｈ”レベルが−０．９５
Ｖ以上となるように設定される。

【００６６】今、出力信号Ｖ_inが接地電位０Ｖであった
とする。するとＮＭＯＳトランジスタＮ₀のドレインは
抵抗Ｒ₁から電流Ｉを引き抜こうとする。即ちこの場合
にはＮＭＯＳトランジスタＮ₀が電流Ｉを流す電流源と
して機能する。一方、抵抗Ｒ₁にはカレントミラー回路
Ｍ₁によって（１＋Ａ₀）・ｉ_Lの電流が流れている。
ここでｉ_Lは、出力信号Ｖ_inが接地電位０Ｖであった場
合にＰＭＯＳトランジスタＰ₀に流れる電流を示す。従
って、出力電位Ｖ_OはＶ_OL＝−Ｒ₁｛（１＋Ａ₀）・ｉ_L＋Ｉ｝−Ｖｇ_L…式（５）と表すことができる。ここで、Ｖｇ_Lは出力信号Ｖ_inが
接地電位０Ｖであった場合におけるＰＭＯＳトランジス
タＰ₀のゲート・ソース間電圧の絶対値である。このと
きの出力電流Ｉ_OはＩ_OL＝（Ｇ＋１）・ｉ_L …式（６）である。

【００６７】一方、出力信号Ｖ_inが電位Ｖ_EEであった場
合にはＮＭＯＳトランジスタＮ₀はオフする。従って、
抵抗Ｒ₁にはカレントミラー回路Ｍ₁によって（１＋Ａ
₀）・ｉ_Hの電流のみが流れている。ここでｉ_Hは、出
力信号Ｖ_inが電位Ｖ_EEであった場合にＰＭＯＳトランジ
スタＰ₀に流れる電流を示す。従って、出力電位Ｖ_OはＶ_OH＝−Ｒ₁（１＋Ａ₀）・ｉ_H −Ｖｇ_H…式（７）と表すことができる。ここで、Ｖｇ_Hは出力信号Ｖ_inが
電位Ｖ_EEであった場合におけるＰＭＯＳトランジスタＰ
₀のゲート・ソース間電圧の絶対値である。このときの
出力電流Ｉ_OはＩ_OH＝（Ｇ＋１）・ｉ_H …式（８）である。

【００６８】既述のように、負荷容量Ｃ_P及び終端抵抗
Ｒ_T並びに終端電位Ｖ_TTを考慮して、出力電位Ｖ_Oが所
定のレベルになるような出力電流Ｉ_Oが設定される。式
（３），（７），（８）から理解されるように、（Ｇ＋
１）／（１＋Ａ₀）が従来の技術のｈ_FE(Q0)に対応して
いる。従って、従来の技術においてｈ_FE(Q0)を大きく採
るのと同様に、（Ｇ＋１）／（１＋Ａ₀）を大きく採る
ことにより、ｉ_L とｉ_H との差を小さくすることができ
る。Ｖｇ_LとＶｇ_Hとの差も小さくすることができる。
このようにすることにより、Ｖ_OH−Ｖ_OL＝Ｒ₁・Ｉ…式（９）となり、出力電流Ｉ_Oの変化によらずに、従って終端抵
抗Ｒ_Tの値によらず、電位Ｖ_OH，Ｖ_OLをそれぞれ
“Ｈ”，“Ｌ”レベルとして設定することができる。こ
のレベルの差はＲ₁によって容易に設定することができ
る。例えば出力電位の“Ｈ”，“Ｌ”の電位差を０．８
Ｖに設定することができる。

【００６９】しかも、倍率Ａ₀を大きくせず、ＮＭＯＳ
トランジスタＮ₀の流す電流Ｉの大きさを（１＋Ａ₀）
ｉ_H，（１＋Ａ₀）ｉ_Lよりも十分大きく採ると、式
（５）はＶ_OL＝−Ｒ₁・Ｉ−Ｖｇ_L…式（１０）となる。よって、Ｖｇ_Hを（従ってＶｇ_Lを）ほぼ０．
８Ｖに設定すれば、電位Ｖ_OH，Ｖ_OLをＥＣＬレベルに適
合させることができる。

【００７０】このようなゲート・ソース間電圧Ｖｇの制
御は、スレッショルド電圧の絶対値Ｖ_thと、流れる電流
ｉ（これはｉ_H，ｉ_Lにほぼ等しい）とを考慮して、ゲ
イン定数βを以下のように設定することで可能である。

【００７１】β＝ｉ／（Ｖｇ−Ｖ_th）²…式（１１）一方、ゲイン定数βはＷ／Ｌに比例するので、ＰＭＯＳ
トランジスタＰ₀のゲートサイズを調整することでＶｇ
をほぼ０．８Ｖに設定することが可能である。

【００７２】抵抗Ｒ₁はＣＭＯＳトランジスタを形成す
るプロセス（ＣＭＯＳプロセス）において、ＭＯＳトラ
ンジスタのソース・ドレイン領域を用いて容易に構成す
ることができるため、出力回路１０ａはＣＭＯＳプロセ
スにおいて構成することができる。そして出力電位Ｖ_O
が発振することがない。また、常にＰＭＯＳトランジス
タＰ₃がＯＮしているので出力端子４のインピーダンス
が増大することもない。従って伝送線５と終端抵抗Ｒ_T
とが完全に整合していないときでもリンギング現象を小
さく抑えることができる。

【００７３】（ａ−２）第２実施例：図２はこの発明の
第２実施例にかかる出力回路１０ｂの構成を示す回路図
である。出力回路１０ｂはＩＣ１０５ｂにおいて備えら
れており、ＩＣ１０５ｂの内部で発生している出力信号
Ｖ_inを受けて出力電流を出力端子４に与える。出力回路
１０ｂは出力回路１０ａの抵抗Ｒ₁に並列にダイオード
Ｄ₁を追加して設けた構成を備えている。ダイオードＤ
₁は、抵抗Ｒ₁の両端の電圧をクランプする機能を有し
ており、そのアノードが接地され、カソードがＮＭＯＳ
トランジスタＮ₀のドレインに接続されている。

【００７４】今、出力信号Ｖ_inが接地電位０Ｖであった
とすると、ダイオードＤ₁と抵抗Ｒ₁の並列接続には電
流Ｉ＋（１＋Ａ₀）・ｉ_Lが流れる。しかし、ダイオー
ドＤ₁はそのクランプ電圧Ｖ_CLを支えるので、出力電位
Ｖ_OはＶ_OL＝−Ｖｇ_L−Ｖ_CL…式（１２）となる。

【００７５】従ってＶ_OLは抵抗Ｒ₁及び電流Ｉの値に依
存しない。第１実施例で既述のように抵抗Ｒ₁はソース
・ドレイン領域を用いて形成するが、その値はプロセス
ばらつきが大きい。また、ＮＭＯＳトランジスタＮ₀の
電流駆動力も同様である。従って、抵抗Ｒ₁及び電流Ｉ
の値に依存しないでＶ_OLを決定できることで、これらの
ばらつきを排除することができる。

【００７６】式（１２）と式（１０）を比較することに
より、Ｖ_CLは０．８Ｖ程度に設定すれば良いことが解
る。

【００７７】このようなクランプ電圧を有するダイオー
ドＤ₁はＰＮ接合を含むものとして構成される。図３は
ＣＭＯＳプロセスにおいてかかるＰＮ接合を含むダイオ
ードを構成する例を示す断面図である。

【００７８】Ｐ型基板１にＮウエル２を選択的に形成
し、Ｎウエル２内に一対のＰ型のソース・ドレイン領域
３を選択的に形成する。一方、Ｎウエル２が形成されな
いＰ型基板１においては一対のＮ型のソース・ドレイン
領域４を選択的に形成する。そして一対のＰ型のソース
・ドレイン領域３の挟む領域の上方にはゲート５が、一
対のＮ型のソース・ドレイン領域４の挟む領域の上方に
はゲート６が、それぞれ設けられる。この様にして、Ｎ
ウエル２、ソース・ドレイン領域３及びゲート５がＰＭ
ＯＳトランジスタを、Ｐ型基板１、ソース・ドレイン領
域４及びゲート６がＮＭＯＳトランジスタを、それぞれ
構成する。この場合において、ダイオードＤ₁はソース
・ドレイン領域３をアノードとして、Ｎウエル２をカソ
ードとして構成される。

【００７９】勿論、上記のＭＯＳトランジスタの構成要
素の導電型を反対にした場合にはダイオードＤ₁はソー
ス・ドレイン領域３をカソードとして、Ｎウエル２をア
ノードとして構成される。

【００８０】（ａ−３）第３実施例：図４はこの発明の
第３実施例にかかる出力回路１１の構成を示す回路図で
ある。出力回路１１はＩＣ１０６において備えられてお
り、ＩＣ１０６の内部で発生している出力信号Ｖ_inを受
けて出力電流を出力端子４に与える。出力回路１１は出
力回路１０ｂに対し、更にＮＭＯＳトランジスタＮ₃、
抵抗Ｒ₂、ダイオードＤ₂を付加した構成を備えてい
る。また、出力回路１０ｂとは異なり、ＰＭＯＳトラン
ジスタＰ₁のソースはＰＭＯＳトランジスタＰ₀のソー
スには接続されていない。

【００８１】出力回路１１において、ＮＭＯＳトランジ
スタＮ３、抵抗Ｒ₂、ダイオードＤ₂は、それぞれＮＭ
ＯＳトランジスタＮ₀、抵抗Ｒ₁、ダイオードＤ₁と同
様に接続されている。即ち、ＮＭＯＳトランジスタＮ３
のゲートには出力信号Ｖ_inが与えられ、ソースには電位
Ｖ_EEが与えられ、ドレインは抵抗Ｒ₂とダイオードＤ₂
との並列接続を介して接地されている。ダイオードＤ₂
のアノードは接地され、カソードはＰＭＯＳトランジス
タＰ₀に接続されている。

【００８２】ＰＭＯＳトランジスタＰ₁のソースはＰＭ
ＯＳトランジスタＰ₀のソースには接続されていないた
め、ＰＭＯＳトランジスタＰ₀，Ｐ₁はカレントミラー
回路を構成してはいないが、電流増幅回路Ｍ₄を構成し
ている。

【００８３】例えば、ＮＭＯＳトランジスタＮ３、抵抗
Ｒ₂、ダイオードＤ₂を、それぞれＮＭＯＳトランジス
タＮ₀、抵抗Ｒ₁、ダイオードＤ₁と同様に設計した場
合には、ＰＭＯＳトランジスタＰ₁のソースにはＰＭＯ
ＳトランジスタＰ₀のソースと等しい電位が与えられ
る。従って、電流増幅回路Ｍ₄はＰＭＯＳトランジスタ
Ｐ₀，Ｐ₁のサイズの比を調整することにより、カレン
トミラー回路Ｍ₁と同様に、カレントミラー回路Ｍ₂に
対してＮＭＯＳトランジスタＮ₀に流れる電流ｉのＡ₀
倍の電流Ａ₀・ｉを流すことができる。

【００８４】しかし、第２実施例とは異なり、抵抗Ｒ₁
には電流Ａ₀・ｉが流れない。従って、出力端子４にお
ける電位は式（５），（７）からそれぞれＶ_OH＝−Ｒ₁（ｉ_H＋Ｉ）−Ｖｇ_H…式（１３）Ｖ_OL＝−Ｒ₁・ｉ_L −Ｖｇ_L…式（１４）となる。よって、従来の技術におけるｈ_FE(Q0)に対応す
るのは（Ｇ＋１）という値であり、Ｇの値を第１実施例
の場合よりも小さくしても、従来の技術と同様にしてＥ
ＣＬレベルの論理を出力することができる。例えば第１
実施例において（Ｇ＋１）／（１＋Ａ₀）を１００程度
にしなければならず、Ａ₀が１程度であった場合には、
Ｇは２００程度にする必要がある。しかし、第３実施例
においては（Ｇ＋１）を１００程度にする必要があり、
倍率Ｇは１００程度で十分である。

【００８５】このように倍率Ｇを低くすることができる
ので、カレントミラー回路Ｍ₂，Ｍ₃における電流増幅
の倍率を大きくする必要がない。従って、一方のトラン
ジスタのサイズを小さくして倍率を稼ぐ必要もないの
で、電流駆動能力を小さくして動作速度が損なわれるこ
ともない。また他方のトランジスタのサイズを大きくし
てゲート容量を増加させることもないので、遅延時間が
増大することもない。

【００８６】更に、第３実施例においては抵抗Ｒ₁，Ｒ
₂の値を異ならせることにより、動作速度の改善を図る
ことができる。出力信号Ｖ_inが接地電位の場合にはＮＭ
ＯＳトランジスタＮ₀，Ｎ₃には電流が流れない。そこ
でＰＭＯＳトランジスタＰ₀，Ｐ₁に流れる電流をそれ
ぞれｉ₀，ｉ₁、ゲート・ソース間電圧の絶対値をそれ
ぞれＶｇ_(P0)，Ｖｇ_(P1)とおくとｉ₁・Ｒ₂＋Ｖｇ_(P1)＝ｉ₀・Ｒ₁＋Ｖｇ_(P0)…式（１５）となる。ここでＰＭＯＳトランジスタＰ₀，Ｐ₁のサイ
ズを等しくして、ゲイン定数βが共通の値を有している
と、式（１５）はｉ₁・Ｒ₂＋（ｉ₁／β）^1/2＝ｉ₀・Ｒ₁＋（ｉ₀／β）^1/2 …式（１６）と書ける。従って抵抗Ｒ₁の値を抵抗Ｒ₂の値よりも大
きくすることにより、ＰＭＯＳトランジスタＰ₀，Ｐ₁
のサイズを等しくしても、電流ｉ₁を電流ｉ₀よりも大
きくすることができる。従って、電流増幅は行われるも
のの、一方のトランジスタのサイズを小さくする必要が
なく、電流駆動能力を低下させないので動作速度を損な
うこともない。

【００８７】（ａ−４）第４実施例：図５はこの発明の
第４実施例にかかる出力回路１２の構成を示す回路図で
ある。出力回路１２はＩＣ１０７において備えられてお
り、ＩＣ１０７の内部で発生している出力信号Ｖ_inを受
けて出力電流を出力端子４に与える。出力回路１２は出
力回路１１と極性を反転した構成を備えている。ここで
は終端電位Ｖ_TTは正であり、出力信号Ｖ_inは接地電位若
しくは正の電位Ｖ_DDを採る。

【００８８】ＰＭＯＳトランジスタＰ₅，Ｐ₄はそれぞ
れ出力回路１１のＮＭＯＳトランジスタＮ₀，Ｎ₃に対
応しており、それぞれのゲートには出力信号Ｖ_inが与え
られる。ＰＭＯＳトランジスタＰ₅，Ｐ₄のソースには
共通して電位Ｖ_DDが与えられている。そしてＰＭＯＳト
ランジスタＰ₅のドレインは抵抗Ｒ₁及びダイオードＤ
₁の並列接続を介して接地され、ＰＭＯＳトランジスタ
Ｐ₄のドレインは抵抗Ｒ₂及びダイオードＤ₂の並列接
続を介して接地されている。

【００８９】また、ＰＭＯＳトランジスタＰ₅のドレイ
ンにはＮＭＯＳトランジスタＮ₀のソースが、ＰＭＯＳ
トランジスタＰ₄のドレインにはＮＭＯＳトランジスタ
Ｎ₁のソースが、それぞれ接続されている。そしてＮＭ
ＯＳトランジスタＮ₀，Ｎ₁は電流増幅回路Ｍ₅を形成
しており、これは出力回路１１の電流増幅回路Ｍ₄に対
応している。電流増幅回路Ｍ₅のＮＭＯＳトランジスタ
Ｎ₀のゲート及びドレイン、並びにＮＭＯＳトランジス
タＮ₁のゲートは共通して出力端子４に接続されてい
る。

【００９０】電流増幅回路Ｍ₅のＮＭＯＳトランジスタ
Ｎ₁のドレインはカレントミラー回路Ｍ₁に接続されて
いる。但し、カレントミラー回路Ｍ₁は出力回路１０
ａ，１０ｂにおいて用いられていた場合とは接続のされ
方が異なっており、カレントミラー回路Ｍ₁を構成する
ＰＭＯＳトランジスタＰ₀，Ｐ₁のソースには共通して
電位Ｖ_DDが与えられている。そしてＰＭＯＳトランジス
タＰ₁のゲート及びドレイン、並びにＰＭＯＳトランジ
スタＰ₀のゲートが共通して電流増幅回路Ｍ₅のＮＭＯ
ＳトランジスタＮ₁のドレインに接続されている。

【００９１】カレントミラー回路Ｍ₁のＰＭＯＳトラン
ジスタＰ₀のドレインはカレントミラー回路Ｍ₆に接続
されている。カレントミラー回路Ｍ₆は共通に接地され
たソースを有する２つのＮＭＯＳトランジスタＮ₄，Ｎ
₅から構成されており、その出力は出力端子４に与えら
れる。

【００９２】以上の様に構成される出力回路１２の出力
電位Ｖ_oに関してはその“Ｈ”レベルをＥＣＬレベルの
“Ｌ”レベルの絶対値に等しく（約１．７Ｖ）、“Ｌ”
レベルをＥＣＬレベルの“Ｈ”レベルの絶対値に等しく
（約０．９Ｖ）設定することができる。

【００９３】出力回路１２は出力回路１１と比較すると
ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの方
が多い。一般にＮＭＯＳトランジスタはＰＭＯＳトラン
ジスタと比較してその電流駆動能力が約２倍大きい。特
に最終段のトランジスタにＮＭＯＳトランジスタＮ₅を
用いるので、そのトランジスタサイズは出力回路１１の
最終段のトランジスタであるＰＭＯＳトランジスタＰ₃
の約半分で済む。従って、最終段における寄生容量を小
さくすることができ、より高速な動作及び消費電力の抑
制を実現することができる。

【００９４】Ｂ．入力回路に関する実施例：（ｂ−１）第５実施例：図６はこの発明の第５実施例に
かかる入力回路１３の構成を示す回路図である。出力回
路１３はＩＣ１０８において備えられており、入力端子
７を介して伝送線５に接続されている。そして伝送線５
に与えられた電位を入力信号Ｖ_dataとしてＩＣ１０８の
内部に与える。ＩＣ１０８は第２実施例や第３実施例に
示された出力回路１０ｂ，１１が伝送線５に与える電位
を入力する機能を有する。

【００９５】入力端子７にはＰＭＯＳトランジスタＰ₉
のゲートが接続され、ＰＭＯＳトランジスタＰ₉のソー
スは抵抗Ｒ₃を介して接地され、ドレインは抵抗Ｒ₄を
介して終端電位Ｖ_TT（＜０）を与える点に接続されてい
る。

【００９６】入力回路１３はＰＭＯＳトランジスタ
Ｐ₆，Ｐ₇、ＮＭＯＳトランジスタＮ₆，Ｎ₇，Ｎ₈か
ら構成される電流スイッチを備えている。ＰＭＯＳトラ
ンジスタＰ₆，Ｐ₇のソースは共通して接地され、ＰＭ
ＯＳトランジスタＰ₆のゲート及びドレインはＰＭＯＳ
トランジスタＰ₇のゲートに共通して接続されている。
ＰＭＯＳトランジスタＰ₆，Ｐ₇はそれぞれＮＭＯＳト
ランジスタＮ₆，Ｎ₇の負荷トランジスタとして機能す
る。

【００９７】ＮＭＯＳトランジスタＮ₆，Ｎ₇のソース
は共通してＮＭＯＳトランジスタＮ₈のドレインに接続
されている。ＮＭＯＳトランジスタＮ₈のゲートは接地
され、ソースには電位Ｖ_EE（＜０）が与えられており、
ＮＭＯＳトランジスタＮ₈は電流源として機能する。

【００９８】ＮＭＯＳトランジスタＮ₆のゲートはＰＭ
ＯＳトランジスタＰ₉のドレインに、ＮＭＯＳトランジ
スタＮ₇のゲートは入力端子７に、それぞれ接続されて
いる。そしてＮＭＯＳトランジスタＮ₇のドレインの電
位が論理反転されて入力信号Ｖ_dataとなる。

【００９９】入力端子７に与えられる電位の内、“Ｈ”
レベルに対応するものは、式（７）において、第１実施
例等で導入された近似（Ａ₀がそれほど大きくなく、ｉ
_H が小さい）を取り入れてＶ_OH＝−Ｖｇ_H…式（１７）となる。一方、“Ｌ”レベルに対応するものは、式（１
２）においてＶｇ_LとＶｇ_Hがほぼ等しいとの近似を用
いてＶ_OL＝−Ｖｇ_H−Ｖ_CL…式（１８）となる。

【０１００】今、入力端子７に式（１７）で表される電
位Ｖ_OHが与えられた場合、ＰＭＯＳトランジスタＰ₉が
ＯＮし始める。そしてＰＭＯＳトランジスタＰ₉に流れ
る電流は小さい。この場合、抵抗Ｒ₄における電圧降下
はＶ_(R4)＝Ｖｇ_H−Ｖ_th(P9)…式（１９）となる。但し、Ｖ_th(P9)はＰＭＯＳトランジスタＰ₉の
スレッショルド電圧の絶対値である。

【０１０１】よってＮＭＯＳトランジスタＮ₆のゲート
電位はＶ_G(N6)＝（Ｖｇ_H−Ｖ_th(P9)）・Ｒ₄／Ｒ₃＋Ｖ_TT…式（２０）となる。一方、ＮＭＯＳトランジスタＮ₇のゲートには
−Ｖｇ_Hが与えられているので、Ｖ_G(N6)を式（１８）
で表されるＶ_OLに等しくすれば、電流スイッチの動作に
よって入力信号Ｖ_dataが得られることになる。そのよう
なＶ_G(N6)の調整はＲ₄／Ｒ₃の比を適当に設定するこ
とで実現できる。例えばＶｇ_H−Ｖ_th(P9)＝０．３Ｖ、
Ｖ_OL＝−１．７Ｖ、Ｖ_TT＝−２．０ＶのときにはＲ₄／
Ｒ₃＝１と設定すれば良い。

【０１０２】入力端子７に式（１８）で表される電位Ｖ
_OLが与えられた場合には、ＰＭＯＳトランジスタＰ₉が
強くＯＮしようとするが、これに流れる電流が増加する
ほど抵抗Ｒ₃によって大きな電圧降下が生じる。このた
め、抵抗Ｒ₃を十分大きな値にしておいてＰＭＯＳトラ
ンジスタＰ₉のゲート・ソース間電圧をＶ_th(P9)よりも
余り大きくならないようにすることができる。この時の
ゲート・ソース間電圧をＶ_th(P9)と近似すると、ＮＭＯ
ＳトランジスタＮ₆のゲート電位はＶ_G(N6)＝（ａｂｓ（Ｖ_OL）−Ｖ_th(P9)）・Ｒ₄／Ｒ₃＋Ｖ_TT …式（２１）となる（記号“ａｂｓ”は絶対値を示す）。

【０１０３】例えばＲ₄／Ｒ₃＝１と設定された場合に
Ｖ_th(P9)＝０．６Ｖであれば、Ｖ_G(N6)＝−０．９Ｖと
なり、これはＶ_OHにほぼ等しくなる。よって電流スイッ
チの動作によって入力信号Ｖ_dataが得られることにな
る。

【０１０４】以上のように第５実施例によれば、参照電
位Ｖ_refをＩＣ１０８の内部において生成することな
く、抵抗Ｒ₄，Ｒ₃をＰＭＯＳトランジスタＰ₉と併せ
て用いることによって、入力端子７に与えられた信号と
相補的な信号を入力回路１３において生成することがで
きる。従って、余分な配線をプリント基板に設ける必要
がなく、コストを低減することができる。また、入力端
子７に与えられた信号とその相補的な信号を比較して電
流スイッチが動作するので、動作マージンを大きくする
ことができるという利点がある。

【０１０５】（ｂ−２）第６実施例：図７はこの発明の
第６実施例にかかる入力回路１４の構成を示す回路図で
ある。入力回路１４はＩＣ１０９において備えられてお
り、入力端子７を介して伝送線５に接続されている。そ
して伝送線５に与えられた電位を入力信号Ｖ_dataとして
ＩＣ１０９の内部に与える。ＩＣ１０８は第４実施例に
おいて示された出力回路１２が伝送線５に与える電位を
入力する機能を有する。

【０１０６】入力回路１４は従来の技術において示され
た入力回路６に対し、ＮＭＯＳトランジスタＮ₉、抵抗
Ｒ₅，Ｒ₆を付加し、そのゲートがＰＭＯＳトランジス
タＱ₈のゲートに接続されていたＰＭＯＳトランジスタ
Ｑ₇を、接地されたゲートを含むＰＭＯＳトランジスタ
Ｐ₈に置換している。そしてＰＭＯＳトランジスタＱ₉
のゲートには参照電位Ｖ_refが与えられているのではな
く、ＮＭＯＳトランジスタＮ₉のドレインが接続されて
いる。

【０１０７】見方を変えれば、入力回路１４は入力回路
１３の極性を反転した構成を備えている。終端電位Ｖ_TT
は正であり、電位Ｖ_EEの代わりに電位Ｖ_DDが与えられて
いる。そしてＰＭＯＳトランジスタＰＭＯＳトランジス
タＰ₉，Ｐ₆，Ｐ₇ 、ＮＭＯＳトランジスタＮ₆，
Ｎ₇，Ｎ₈のそれぞれに対応してＮＭＯＳトランジスタ
Ｎ₉，Ｑ₁₁，Ｑ₁₀、ＰＭＯＳトランジスタＱ₉，Ｑ₈，
Ｐ₈が設けられている。また抵抗Ｒ₃，Ｒ₄に対応して
それぞれ抵抗Ｒ₅，Ｒ₆が設けられている。

【０１０８】従ってその動作は極性が反転するだけで第
５実施例と同様であり、同様の効果を奏する。

【０１０９】

【発明の効果】この発明のうち請求項１にかかる出力回
路においては、フィードバックを用いないので、出力電
位が発振することがない。

【０１１０】この発明のうち請求項２にかかる出力回路
においては、出力端子のインピーダンスを抑制すること
ができ、出力端子に伝送線を介して負荷を接続した場合
に、整合が不完全であってもリンギングを抑制すること
ができる。

【０１１１】この発明のうち請求項３にかかる出力回路
においては、出力トランジスタが流す電流を第１の抵抗
に流さず、小さな電流のみを第１の抵抗に流すので、出
力電流を大きくしても出力電位が受ける影響は小さい。

【０１１２】この発明のうち請求項４にかかる出力回路
においては、第１の電流が所定の値に制御されない場合
においても、出力電位の遷移の量を一定にすることがで
きる。その量はクランプ電圧にほぼ等しい。

【０１１３】この発明のうち請求項５にかかる出力回路
においては、入力電位が第２の論理を呈する場合におけ
る出力電位をＥＣＬレベルの一方の論理に対応する電位
に設定することにより、ＥＣＬレベルのいずれの論理に
対応する出力電位をも出力することができる。

【０１１４】この発明のうち請求項６にかかる出力回路
においては、ＥＣＬレベルのいずれの論理に対応する出
力電位をも出力することができる。

【０１１５】この発明のうち請求項７にかかる出力回路
においては、第４の電流を第１のカレントミラー回路が
増幅することにより、出力電流を得ることができる。そ
の場合において第１の抵抗には第４の電流が流れないの
で、倍率Ｇを低く抑えることができる。従って、トラン
ジスタサイズを大きくする必要がなく、動作速度を改善
することができる。

【０１１６】この発明のうち請求項８にかかる出力回路
においては、トランジスタの電流駆動力を低下させない
ので、動作速度を改善することができる。

【０１１７】この発明のうち請求項９にかかる出力回路
においては、第１の電流及び第３の電流が所定の値に制
御されない場合においても、出力電位の遷移の量を一定
にすることができる。

【０１１８】この発明のうち請求項１０にかかる出力回
路においては、出力トランジスタにＰＭＯＳトランジス
タを用いた場合と比較してトランジスタサイズが小さく
て済むので、その寄生容量が低減する。そのため、動作
速度が向上し、消費電力を抑制することができる。

【０１１９】この発明のうち請求項１１にかかる入力回
路においては、参照電位を入力回路の外部で生成するこ
となく、電流スイッチを機能させる。しかも電流スイッ
チにおいては、参照電位と入力端子に与えられる電位と
を比較するのではなく、互いに相補的な電位を比較する
ので、動作マージンを大きく採ることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例の構成を示す回路図で
ある。

【図２】この発明の第２実施例の構成を示す回路図で
ある。

【図３】この発明の第２実施例の構成を示す断面図で
ある。

【図４】この発明の第３実施例の構成を示す回路図で
ある。

【図５】この発明の第４実施例の構成を示す回路図で
ある。

【図６】この発明の第５実施例の構成を示す回路図で
ある。

【図７】この発明の第６実施例の構成を示す回路図で
ある。

【図８】従来の出力回路の構成を示す回路図である。

【図９】従来の出力回路の構成を示す回路図である。

【図１０】従来の出力回路の構成を示す回路図であ
る。

【図１１】従来の入力回路の構成を示す回路図であ
る。

【符号の説明】

４出力端子、７入力端子、Ａ₀，Ａ₁，Ａ₂，Ｇ
倍率，Ｎ₀〜Ｎ₉，Ｑ₁₀，Ｑ₁₁ ＮＭＯＳトランジス
タ、Ｐ₀〜Ｐ₉，Ｑ₈，Ｑ₉ ＰＭＯＳトランジスタ、
Ｖ_TT 終端電位、Ｖ_in 出力信号、Ｒ₁〜Ｒ₆ 抵抗、
Ｄ₁，Ｄ₂ダイオード。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/0948

Claims

【特許請求の範囲】

【請求項１】（ａ）固定電位を与える電位点と、（ｂ）第１及び第２の論理のいずれか一方を呈する入力
電位を受ける入力端子と、（ｃ）出力電流を与える出力端子と、（ｄ）前記入力電位によって第１の電流を流すか否かが
制御される第１の電流源と、（ｅ）前記電位点に接続された一端と、前記第１の電流
源に接続された他端とを有する第１の抵抗と、（ｆ）前記第１の抵抗の他端に接続されたソースと、前
記出力端子に共通に接続されたゲート及びドレインとを
有し、自身の前記ソースと前記ドレインとの間に、前記
第１の電流と比較して小さい第２の電流を流す第１のＭ
ＯＳトランジスタと、（ｇ）前記第２の電流を倍率Ｇ（＞１）で増幅し、前記
出力端子に与える電流増幅回路とを備える出力回路。
【請求項２】前記電流増幅回路は（ｇ−１）前記第２
の電流のＧ倍の電流を流し、前記出力端子に接続された
出力トランジスタを含む第１のカレントミラー回路を有
する請求項１記載の出力回路。
【請求項３】前記電流増幅回路は（ｇ−２）前記第１
のＭＯＳトランジスタと共に第２のカレントミラー回路
を構成し、第３の電流を流す第２のＭＯＳトランジスタ
を更に有し、前記第１のカレントミラー回路は前記第２のカレントミ
ラー回路に接続され、前記第３の電流は前記第１の電流と比較して小さい請求
項２記載の出力回路。
【請求項４】（ｈ）前記第１の抵抗に並列接続された
ダイオードを更に備え、前記ダイオードがクランプするクランプ電圧は前記第１
の抵抗において前記第２の電流が生じさせる電圧降下よ
りも大きい、請求項３記載の出力回路。
【請求項５】前記クランプ電圧はほぼ０．８Ｖである
請求項４記載の出力回路。
【請求項６】前記第１の電位は接地電位に等しく、前
記第１のＭＯＳトランジスタのゲート・ソース間電圧は
ほぼ０．８Ｖである請求項５記載の出力回路。
【請求項７】（ｈ）前記入力電位によって第３の電流
を流すか否かが制御される第２の電流源を更に備え、前記電流増幅回路は（ｇ−２）前記電位点に接続された
一端と、前記第２の電流源に接続された他端とを有する
第２の抵抗と、（ｇ−３）前記第２の抵抗の他端に接続
されたソースと、前記第１のＭＯＳトランジスタの前記
ゲートに接続されたゲートと、前記第１のカレントミラ
ー回路に接続されたドレインとを有し、自身の前記ソー
スと前記ドレインとの間に、前記第１の電流と比較して
小さい第４の電流を流す第２のＭＯＳトランジスタとを
更に有する請求項２記載の出力回路。
【請求項８】前記第１の抵抗の抵抗値は前記第２の抵
抗の抵抗値よりも大きい、請求項７記載の出力回路。
【請求項９】（ｉ）前記第１の抵抗に並列接続された
第１のダイオードと、（ｊ）前記第２の抵抗に並列接続された第２のダイオー
ドとを更に備え、前記第１のダイオードがクランプするクランプ電圧は前
記第１の抵抗において前記第２の電流が生じさせる電圧
降下よりも大きく、前記第２のダイオードがクランプするクランプ電圧は前
記第２のＭＯＳトランジスタが流す電流が前記第２の抵
抗において生じさせる電圧降下よりも大きい、請求項７
記載の出力回路。
【請求項１０】前記出力トランジスタはＮＭＯＳトラ
ンジスタである、請求項２記載の出力回路。
【請求項１１】（ａ）互いに異なる固定電位を与える
第１及び第２の電位点と、（ｂ）第１及び第２の論理のいずれか一方を呈する入力
電位を受ける入力端子と、（ｃ）前記第１の電位点に接続された一端と、他端を含
む第１の抵抗と、（ｄ）前記第２の電位点に接続された一端と、他端を含
む第２の抵抗と、（ｅ）前記第１の抵抗の前記他端に接続されたドレイン
と、前記第２の抵抗の前記他端に接続されたソースと、
前記入力端子に接続されたゲートとを含む入力ＭＯＳト
ランジスタと、（ｆ）前記入力ＭＯＳトランジスタの前記ドレインに接
続された第１の入力端と、前記入力端子に接続された第
２の入力端とを含む電流スイッチとを備えた入力回路。