JPH1022807A

JPH1022807A - 半導体集積回路

Info

Publication number: JPH1022807A
Application number: JP8174851A
Authority: JP
Inventors: Michinori Sugawara; 道則菅原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-07-04
Filing date: 1996-07-04
Publication date: 1998-01-23
Anticipated expiration: 2016-07-04
Also published as: JP2910679B2; US5982218A

Abstract

(57)【要約】【課題】ソース入力型の入力回路において、ｐＭＯＳト
ランジスタ１００は常に導通しているため、入力回路部
の消費電力が大きいという問題点を有していた。【解決手段】本発明の半導体集積回路は、伝送信号の入
力節点と第１節点との間に接続され、ゲートに基準電位
が供給された第１導電型トランジスタと、電源電圧の供
給節点と第１節点との間に接続された第２導電型トラン
ジスタと、入力が第１節点に接続され、出力が出力端子
に接続されたインバータと、第１導電型トランジスタが
導通しているとき、第２導電型トランジスタを非導通に
させ、かつ伝送信号がロウレベルであるとき、前記節点
のレベルを伝送信号と同じレベルにさせる手段を有する
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にプリント基板などにおいて信号伝送路を介し
て高速微小信号の伝送が行われる高速微小信号伝送系等
に使用される半導体集積回路に関する。

【０００２】

【従来の技術】デジタルコンピュータ等は、複数のＶＬ
ＳＩ回路を含んでおり、この回路が、シングルセグメン
トあるいはマルチセグメントの伝送路によって２進通信
網に相互連絡されている。通信路は、一般的には、プリ
ント基板等上に形成されたトレースであって、それらの
末端には入出力インタフェースが設けられている。一
方、一般的なＶＬＳＩ回路は、ＣＭＯＳ技術を用いて製
造されている。ところが、一般的なＴＴＬレベルの入出
力インターフェースでは転送データの周波数が５０ＭＨ
ｚを越えるあたりから信号の反射やクロストークの影響
が大きくなり、リングング等による波形歪みを生じて正
常なデータ転送が困難になる。そこで、伝送路の信号レ
ベルを１Ｖ以下に抑えた小振幅のＣＴＴ（Center Tappe
d Termination）やＧＴＬ（Gunning Transceiver Logi
c）等の入出力インターフェースが提案されている。Ｃ
ＴＴおよびＧＴＬは、いずれも電源電圧より低い電圧に
配線を終端し、この終端抵抗に流れる出力回路の駆動電
流によって抵抗両端に１Ｖ以下の信号振幅を生じさせる
ものである。終端抵抗の値を配線の特性インピーダンス
に合わせることで信号の反射を防ぎ、高速のデータ転送
を可能にする。例えば、ＧＴＬ規格は、出力回路をオー
プン・ドレイン型ドライバとし、整合終端することを基
本として、終端電圧ＶTT＝１.２Ｖ＋―５％、ＶREF＝
０.８Ｖ、出力ハイレベル電圧ＶOH＝０.８＋４００ｍ
Ｖ、出力ロウレベル電圧ＶOL＝０.８―４００ｍＶ、入
力ハイレベル電圧ＶIN＝０.８＋５０ｍＶ、入力ロウレ
ベルＶIL＝０.８ー５０ｍＶとするものである。

【０００３】高速微小信号伝送系に使用される半導体集
積回路の入力回路が、特開平７ー１５３９０８号公報に
提案されている。以下、図１０を参照して従来例の入力
回路を説明する。この入力回路は、ソースが伝送信号入
力端子１０３に接続され、ゲートが内部基準電位入力端
子１０４に接続され、ドレインが節点５に接続されたｎ
ＭＯＳトランジスタ１０１と、ソースが電源電圧ＶCCに
接続され、ゲートが接地電圧ＶSSに接続され、ドレイン
が節点５に接続されたｐＭＯＳトランジスタ１００と、
入力が節点５に接続され、出力が出力端子１０５に接続
された波形整形用インバータ１０２とから構成される。
ｐＭＯＳトランジスタ１００は、抵抗素子として設けら
れている。この入力回路は、低い電圧の小振幅信号の増
幅が高い周波数まで可能であるという特性を有してる。

【０００４】内部基準電位は、図１１で示されるような
内部基準電位発生回路６０により発生される。内部基準
発生回路６０は、ソースが基準電位入力端子３４に接続
され、ゲートが自身のドレインに接続されたｎＭＯＳト
ランジスタ３１と、ゲートが接地電圧ＶSSに接続され、
ソースが電源電圧ＶCCに接続されたｐＭＯＳトランジス
タ３０と、トランジスタ３１のドレインおよび基準電位
入力端子３４間に設けられたコンデンサ３３から構成さ
れる。トランジスタ３１のドレイン電圧が内部基準電位
ＶＲＴとして出力される。

【０００５】次に、この従来例の動作について図１２を
参照して説明する。ここで、電源電圧ＶCC＝３.３Ｖ、
接地電圧ＶSS＝０Ｖ、基準電圧ＶREF＝０.８Ｖ、入力ハ
イ電圧ＶIH／入力ロウ電圧ＶIL＝１.２Ｖ／０.４Ｖ、ｐ
ＭＯＳ、ｎＭＯＳトランジスタの閾値を夫々ー０.８
Ｖ，０.８Ｖとして説明する。伝送信号ＶINが基準電位
ＶREFと等しいとき、回路の対照的構成から明らかなよ
うに、節点５の電位Ｖ５は、内部基準電位ＶRTと等しく
なる。伝送信号ＶINが基準電位ＶREFより高くなると、
ｎＭＯＳトランジスタ１０１のゲート、ソース間電圧は
小さくなり、ｎＭＯＳトランジスタ１０１の内部抵抗が
高くなる。するとｎＭＯＳトランジスタ１０１のドレイ
ン電流は小さくなり、そのドレイン電圧は、上昇する。
その結果、節点５の電位は、電源電圧ＶCCと等しい電位
となる。逆に、伝送信号ＶINが基準電位ＶREFより低く
なると節点５の電位は、伝送信号の電位ＶINに近い約
０.６Ｖとなる。インバータ１０２は、節点５の電位を
入力して、伝送信号の電位０.６〜３.３Ｖの電位を３.
３〜０Ｖにフルスイングして成形し出力信号として出力
する。

【０００６】

【発明が解決しようとする課題】図１２から明らかなよ
うに、伝送信号ＶINがロウレベルであるとき、入力電流
ＩIN（便宜上、入力端子より外へ流れ出す方向を正とす
る）は、定常的に流れている。なぜなら、本従来例の入
力回路は、ｐＭＯＳトランジスタ１００は、抵抗素子と
して設けられているので、常にＯＮしているためであ
る。従って、入力回路部の消費電力が大きいという問題
点を有している。この定常電流は、ｐＭＯＳ１のゲート
幅を小さく、ないしはゲート長を長くすることにより、
低減することができるが、一方遅延時間が増大するとい
う問題点を生じる。

【０００７】また、伝送信号ＶINがロウレベルであると
き、ｐＭＯＳトランジスタ１００が導通しているため、
節点５のレベルが入力ロウレベルよりも高くなる。シミ
ュレーションによれば、伝送信号ＶIN＝０.４Ｖに対し
節点５の電位＝０.６Ｖと約０.２Ｖ高かった。このた
め、インバータ１０２の動作マージンが減少しノイズに
対し弱く誤動作を生じやすくなるという問題点を有して
いる。この問題を防ぐためにインバータ１０２を改良し
た場合、複雑な回路構成が必要であり、また回路面積の
増大、遅延時間の増大、消費電力の増大といった問題点
を生じる。

【０００８】また、この電位の上昇を防ぐため、ｎＭＯ
Ｓトランジスタ１０１の能力をｐＭＯＳトランジスタ１
００の能力よりもずっと高くする、例えば、ｎＭＯＳト
ランジスタ１０１のゲート幅を大きくする、ｐＭＯＳト
ランジスタ１００のゲート幅を小さくする或いはゲート
長を長くする、ことにより行うことができるが、一方で
面積の増大、消費電力の増大、遅延時間の増大といった
好ましくない問題を生じる。

【０００９】

【課題を解決するための手段】本発明の目的は、面積、
消費電力の増大、遅延時間という問題を生じることな
く、定常電流が流れない入力回路を提供することにあ
る。

【００１０】また、伝送信号がロウレベルであるとき、
その伝送信号を入力するトランジスタの出力が、その伝
送信号と等しいレベルを出力する入力回路を提供するこ
とにある。

【００１１】本発明の半導体集積回路は、伝送信号の入
力節点と第１節点との間に接続され、ゲートに基準電位
が供給された第１導電型トランジスタと、電源電圧の供
給節点と第１節点との間に接続された第２導電型トラン
ジスタと、入力が第１節点に接続され、出力が出力端子
に接続されたインバータと、第１導電型トランジスタが
導通しているとき、第２導電型トランジスタを非導通に
させる手段とを有することを特徴とする。

【００１２】また、本願発明の別の半導体集積回路は、
伝送信号の入力節点と第１節点との間に接続され、ゲー
トに基準電位が供給された第１導電型トランジスタと、
電源電圧の供給節点と第１節点との間に接続された第２
導電型トランジスタと、入力が第１節点に接続され、出
力が出力端子に接続されたインバータと、伝送信号のレ
ベルが第１のレベルであるとき、第１節点のレベルを伝
送信号と同じレベルにさせる手段を有することを特徴と
する。

【００１３】

【発明の実施の形態】本発明の前記並びにその他の目
的、特徴、および効果をより明確にすべく、以下図面を
用いて本発明の実施の形態につき詳述する。

【００１４】図１は、本発明の第１の実施の形態の構成
を示す回路図である。本発明の第１の実施の形態の入力
回路５０は、ソースが伝送信号入力端子２０に接続さ
れ、ゲートが内部基準電位入力端子２１に接続され、ド
レインが節点５に接続されたｎＭＯＳトランジスタ２
と、ソースが電源電圧ＶCCに接続され、ドレインが節点
５に接続されたｐＭＯＳトランジスタ１と、入力が節点
５に接続され、出力が出力端子７に接続された波形整形
用インバータ４と、入力が節点５に接続され、出力がｐ
ＭＯＳトランジスタ１のゲートに接続されたインバータ
３を有する。内部基準電位入力端子２１に供給される内
部基準電位ＶＲＴは、例えば、図１２で示される内部基
準電位発生回路６０により発生される。

【００１５】次に動作について説明する。入力端子２０
に入力される伝送信号ＶINがロウレベルのとき（基準電
位ＶREFより低いとき）、ｎＭＯＳトランジスタ２のゲ
ート、ソース間電圧は大きくなる。そのため、トランジ
スタ２の内部抵抗は小さくなり、トランジスタ２のドレ
イン電流は大きくなる。その結果、トランジスタ２のド
レイン電圧、即ち、節点５の電位は低下する。すると、
インバータ３の出力はある時点においてハイレベルとな
り、ｐＭＯＳトランジスタ１をオフにする。したがっ
て、節点５の電位は伝送信号のロウレベルと等しくな
り、インバータ４は、ハイレベルを出力する。また、ｐ
ＭＯＳトランジスタ１はオフしているので、定常的な入
力電流ＩINは流れない。

【００１６】次に、伝送信号がハイレベルに上昇してい
くと、ｎＭＯＳトランジスタ２のゲート、ソース間電圧
は小さくなり、トランジスタ２の内部抵抗は大きくな
り、トランジスタ２のドレイン電流は小さくなってい
く。その結果として、トランジスタ２のドレイン電圧、
即ち、節点５の電位は、上昇していく。すると、節点５
のレベルがインバータ３のしきい値を越えると、インバ
ータ３の出力電位は、ハイレベルから下がり、電源電圧
ＶCCからｐＭＯＳトランジスタ１の閾値電圧（例えば
０.８Ｖ）分だけ下がった時点でｐＭＯＳトランジスタ
１がオンする。ｎＭＯＳトランジスタ２がオフになる
と、節点５の電位は完全にハイレベルとなり、インバー
タ６の出力は完全にロウレベルとなり、ｐＭＯＳトラン
ジスタ１は完全にオンする。また、インバータ４の出力
電位はロウレベルとなる。このとき、ｎＭＯＳトランジ
スタ２はオフしているので定常的な入力電流ＩINは流れ
ない。

【００１７】図２は、本発明の第１の実施の形態の第１
の実施例を示す図面である。本実施例の第１の実施の形
態のインバータ３は、ゲートが節点５に接続され、ソー
スが接地電圧ＶSSに接続され、ドレインがｐＭＯＳトラ
ンジスタ１のゲートに接続されたｎＭＯＳトランジスタ
１０と、２個であって、電源電圧ＶCCおよびｐＭＯＳト
ランジスタ１のゲート間に直列に接続され、夫々のゲー
トが節点５に接続されたｐＭＯＳトランジスタ８、９か
ら構成される。

【００１８】電源電圧ＶCC＝３.３Ｖ、接地電圧ＶSS=０
Ｖ、基準電位ＶREF＝０.８Ｖ、ＶIH／ＶIL＝１.２Ｖ／
０.４Ｖ、ｐＭＯＳトランジスタ、ｎＭＯＳトランジス
タの閾値電圧は夫々ー０.８Ｖ，０.８Ｖ、ｐＭＯＳトラ
ンジスタ１、１１のゲート長、ゲート幅の比は１：８、
ｐＭＯＳトランジスタ１１、１２のゲート長、ゲート幅
の比は１：４、ｎＭＯＳトランジスタ２、１３のゲート
長、ゲート幅の比は１：４０、ｎＭＯＳトランジスタ１
３のゲート長、ゲート幅の比は１：４、ｐＭＯＳトラン
ジスタとｎＭＯＳトランジスタのゲート長は全て同一、
コンデンサ１３の容量は、１ｐＦである。このように、
伝送信号を入力するｎＭＯＳトランジスタのソース、ゲ
ート間電圧は、例えば、１Ｖになるように設計され、ｎ
ＭＯＳトランジスタのドレイン電圧は、ＶCC／２＝１．
６５Ｖを中心に振幅するように設計され、ｎＭＯＳトラ
ンジスタ五極管領域、すなわち、相互コンダクタンスｇ
ｍが大きい領域で動作するように設計されている。ま
た、ｎＭＯＳトランジスタは、カットオフ周波数が高
い。従って、高利得、高帯域幅積の特性を得ることが出
来る。

【００１９】次に、動作を図４を参照して説明する。最
初、伝送信号ＶIN＝０.４Ｖ、すなわち、伝送信号がロ
ウレベルであるとき、ｎＭＯＳトランジスタ２は、オン
しており節点５の電位Ｖ５は、伝送電位と等しい０.４
Ｖ、すなわち、ロウレベルである。このとき、入力電流
ＩINはｐＭＯＳトランジスタ１がオフであることから、
０μＡである。

【００２０】次に、伝送信号が１.２Ｖ、即ち、伝送信
号がハイレベルに向かって変化すると、節点５の電位
は、伝送信号に追随する形で上昇する。節点５の電位が
０.８Ｖを越えるとｎＭＯＳトランジスタ１０がオン
し、トランジスタ１のゲート電位は、電源電圧、すなわ
ち、３.３Ｖから下降する。もし、ｐＭＯＳトランジス
タ９が無ければ、ｐＭＯＳトランジスタ８のゲート、ソ
ース間電圧は２.５Ｖを切るところにあり、ｐＭＯＳト
ランジスタ８は導通する。その結果、ｐＭＯＳトランジ
スタ１のゲート電圧は、ｐＭＯＳトランジスタ１を完全
にオンにさせるまで下がらない。しかしながら、ｐＭＯ
Ｓトランジスタ８、９を有しているので、ｐＭＯＳトラ
ンジスタ１のゲート電圧は完全に下降し、ｐＭＯＳトラ
ンジスタ１を完全にオンさせる。一方、ｎＭＯＳトラン
ジスタ２はオフするので、節点５の電位は、急激に上が
り、電源電圧ＶCCと変化する。即ち、ハイレベルとな
る。

【００２１】次に、伝送信号が０.４Ｖ、すなわち、入
力がロウレベルへ変化すると、ｎＭＯＳトランジスタ２
がオンする。ｐＭＯＳトランジスタ１よりｎＭＯＳトラ
ンジスタ２の方が大きい電流を流せるように回路定数を
定めているので、節点５の電位は電源電圧ＶCCから急激
に低下する。すると、ｐＭＯＳトランジスタ８、９はオ
ンし、且つｎＭＯＳトランジスタ１０はオフするので、
ｐＭＯＳトランジスタ１のゲート電圧は上昇し、３．３
Ｖとなる。そのためｐＭＯＳトランジスタ１はオフす
る。従って、節点５の電位は、最終的に伝送信号と等し
い電位０.４Ｖまで低下する。

【００２２】以上のように、伝送信号がハイレベルであ
ってもロウレベルであってもｐＭＯＳトランジスタ１、
ｎＭＯＳトランジスタ２のいずれか一方がオフするので
定常的な入力電流ＩINは流れない。もちろんｐＭＯＳト
ランジスタ１１、１２とｎＭＯＳトランジスタ１３もど
ちらか一方がオフするので貫通電流は流れない。

【００２３】なお、第１の実施の形態の第１の実施例で
は、電源電圧が３.５Ｖであって、ｐＭＯＳトランジス
タ１１、１２を設けた構成になっているが、電源電圧が
２.５Ｖの場合には、ｐＭＯＳトランジスタ１２を削除
しても正常に動作することができる。これは、節点５の
電位がロウからハイに変化するとき、ｐＭＯＳトランジ
スタ８のソース、ゲート間電圧が電源電圧の差０.８Ｖ
分だけ小さくなったからである。

【００２４】図４は、本発明の第２の実施の形態の構成
を示す回路図である。本第２の実施の形態は、ｎＭＯＳ
トランジスタ２、ｐＭＯＳトランジスタ１、インバータ
４の構成に加えて、ｐＭＯＳトランジスタ１のゲートを
制御する手段として、節点５の電位により電源電圧ＶCC
と節点６間の断絶接続を行う第１のスイッチＳ１と、伝
送信号ＶINにより接地電圧ＶSSと節点６間の断絶接続を
行う第２のスイッチＳ２を有する。

【００２５】次に、動作について説明する。伝送信号が
ロウレベル（基準電位ＶREFより低い）のとき、ｎＭＯ
Ｓトランジスタ２はオンし、スイッチＳ２はオフする。
この結果、節点５の電位は下がり、スイッチＳ１は、オ
ンする。従って、節点６の電位はハイレベルとなり、ｐ
ＭＯＳトランジスタ１はオフとなる。その結果、節点５
の電位は伝送信号のロウレベルの電位と等しくなる。イ
ンバータ４は、ハイレベルを出力する。このとき、ｐＭ
ＯＳトランジスタ１はオフしているので、定常的な入力
電流ＩINは流れない。

【００２６】次に、伝送信号がハイレベル（基準電位Ｖ
REFより高い）に変わると、スイッチ２がオンする。こ
のため、節点６の電位が下がる。節点６の電位がＶCCか
らｐＭＯＳトランジスタのしきい値電圧（例えば、０.
８Ｖ）分だけ下がった時点でｐＭＯＳトランジスタ１が
オンする。一方、ｎＭＯＳトランジスタ２はオフするの
で、節点５の電位は完全にハイレベルとなり、スイッチ
Ｓ１はオフする。その結果、インバータ４は、ロウレベ
ルを出力する。このとき、ｎＭＯＳトランジスタ２はオ
フしているので、定常的な入力電流ＩINは流れない。

【００２７】以上のように、節点６の電位は、スイッチ
Ｓ２が伝送信号で直接オンさせられている。そのため、
本実施の形態の入力回路は、第１の実施の形態の入力回
路に比べて節点５の電位の上昇が速い。

【００２８】図５は、本発明の第２の実施の形態の第１
の実施例を示す図面である。第２の実施の形態のスイッ
チＳ１は、直列に接続された２個のｐＭＯＳトランジス
タ８、９からなる。また、スイッチＳ２は、ｎＭＯＳト
ランジスタ１１である。ｎＭＯＳトランジスタ１１のゲ
ート長およびゲート幅の比はｎＭＯＳトランジスタ１０
と同一である。回路定数、電源電圧等は、第１の形態の
第１の実施例と同一である。

【００２９】次に、動作について説明する。伝送信号Ｖ
INがロウレベル（０．４Ｖ）の時、ｎＭＯＳトランジス
タ２はオンしており、節点５の電位は伝送信号と同一の
電位となっている。当然、入力電流ＩINは０μＡであ
る。

【００３０】伝送信号ＶINがハイレベル（１．２Ｖ）に
向かって変化すると、ｎＭＯＳトランジスタ１１はオン
し、節点６の電位は電源電圧ＶCC（３．３Ｖ）から下降
する。そのため、ｐＭＯＳトランジスタ１はオンする。
一方、ｎＭＯＳトランジスタ２はオフするので、節点５
の電位は電源電圧ＶCCへと変化する。当然、ｎＭＯＳト
ランジスタ２はオフなので、定常的な入力電流ＩINは流
れない。

【００３１】なお、第２の実施の形態の第１の実施例で
は、電源電圧が３.５Ｖであって、ｐＭＯＳトランジス
タ８、９を設けた構成になっているが、電源電圧が２.
５Ｖの場合には、ｐＭＯＳトランジスタ１２を削除して
も正常に動作することができる。

【００３２】図６は、本発明の第３の実施の形態の構成
を示す回路図である。

【００３３】本実施の形態は、ｎＭＯＳトランジスタ
２、ｐＭＯＳトランジスタ１、インバータ４の構成に加
えて、ｐＭＯＳトランジスタ１のゲートを制御する手段
として、入力が節点５に接続され、出力が節点６に接続
されたインバータ３と、伝送信号ＶINにより接地電圧Ｖ
SSと節点６間の断絶接続を行う第２のスイッチＳ２を有
する。

【００３４】次に、動作について説明する。伝送信号Ｖ
INがロウレベルの時、ｎＭＯＳトランジスタ２はオンす
る。このため節点５の電位は下がる。また、スイッチＳ
２は、オフとなる。従って、節点６の電位はハイレベル
になり、ｐＭＯＳトランジスタ１はオフする。節点５
は、伝送信号のロウレベルと等しくなり、インバータ４
はハイレベルを出力する。当然、ｐＭＯＳトランジスタ
１はオフしているので、定常的な入力電流ＩINは流れな
い。

【００３５】次に、伝送信号がハイレベル（基準電位Ｖ
REFより高い）に変化すると、スイッチＳ２はオンす
る。このため、節点６の電位が下がる。節点６の電位が
電源電圧ＶCCからｐＭＯＳトランジスタ１のしきい値電
圧分だけ低下した時点でｐＭＯＳトランジスタ１はオン
する。一方、ｎＭＯＳトランジスタ２はオフするので、
節点５の電位はハイレベルへと上昇し、インバータ３は
ハイレベルを出力する。従って、節点６の電位は完全に
ロウレベルとなりｐＭＯＳトランジスタ１は完全にオン
する。ｎＭＯＳトランジスタ２はオフなので、節点５の
電位は完全にハイレベルまで上昇する。その結果、イン
バータ４はロウレベルを出力する。当然、ｎＭＯＳトラ
ンジスタ２はオフなので定常的な入力電流ＩINは流れな
い。

【００３６】以上のように、節点６の電位は、最初の段
階でスイッチＳ２が伝送信号で直接オンさせられること
で下降し、その後、インバータ３により更に下降させら
れる。従って、第３の実施の形態の入力回路は、第１、
第２の実施の形態の入力回路に比べて、節点６の電位は
速く下降する。

【００３７】図７は、本発明の第３の形態の第１の実施
例を示す図面である。本発明の第３の形態のインバータ
３は、ｐＭＯＳトランジスタ８、９およびｎＭＯＳトラ
ンジスタ１３で構成され、スイッチＳ２は、ｎＭＯＳト
ランジスタ１２で構成される。回路定数、電源電圧等
は、第１の実施の形態の第１の実施例と同一である。ま
た、ｎＭＯＳトランジスタ１２のゲート長およびゲート
幅の比はｎＭＯＳトランジスタ１１と同一であって、
１：４である。

【００３８】次に、動作について説明する。伝送信号Ｖ
INがロウレベル、すなわち、０．４Ｖであるとき、ｎＭ
ＯＳトランジスタ２はオンであり、節点５の電位は、伝
送信号ＶINと同一の電位である。

【００３９】次に、伝送信号ＶINがハイレベル、すなわ
ち、１．２Ｖに向かって変化すると、ｎＭＯＳトランジ
スタ１２がオンする。そのため、節点６の電位は電源電
圧ＶCC、すなわち、３.３Ｖから下降する。そのため、
ｐＭＯＳトランジスタ１はオンし、また、ｎＭＯＳトラ
ンジスタ２はオフなので、節点５の電位は電源電圧ＶCC
へと変化する。このとき、ｐＭＯＳトランジスタ８、９
はオフし、ｎＭＯＳトランジスタ１３がオンするので、
節点６の電位は０Ｖへ下げられ、節点５の電位は電源電
圧ＶCCへと変化させられる。これらの作用により、節点
５のハイレベルへの変化は第１、２の実施例の回路より
も速い。

【００４０】図８は、伝送信号ＶINおよび節点５の電位
を示す波形図である。図９（Ａ）は、伝送信号ＶINの波
形図であって、図９（Ｂ）は、節点５の電位Ｖ５の波形
図である。Ａ１は、第１の形態の第１の実施例の回路の
波形、Ａ２は、第２の形態の第１の実施例の回路の波
形、Ａ３は第３の形態の第１の実施例の回路の波形を示
す。この図面から明らかなように、節点５の電位の上昇
は、第１の実施の形態の回路より第２の実施の形態の回
路よりも速く、第２の実施の形態の回路より第３の実施
の形態の回路よりも速い。

【００４１】なお、第３の実施の形態の第１の実施例で
は、電源電圧が３.５Ｖであって、ｐＭＯＳトランジス
タ８、９を設けた構成になっているが、電源電圧が２.
５Ｖの場合には、ｐＭＯＳトランジスタ１２を削除して
も正常に動作することができる。

【００４２】図９は、本発明の本発明の入力回路を含む
半導体装置の概略図である。入力回路５０及び基準電位
発生回路６０は同一半導体装置８０に設けられている。
さらに、半導体装置８０は、伝送信号外部入力端子７
１、基準信号外部入力端子７２が設けられ、それぞれ、
入力回路５０、基準電位発生回路６０に接続されてい
る。また、入力回路の出力は、半導体装置の内部回路７
０に入力される。

【００４３】本発明は、上記記載に限るわけではなく、
発明のスコープが変わらない限り、各種変更は可能であ
る。例えば、一つの基準電位発生回路に対し複数の入力
回路を設けても良い。

【００４４】

【発明の効果】以上のことより、本発明の入力回路は、
定常的な入力電流は流れず、消費電流が少ないという効
果を奏する。また、ソース入力のｎＭＯＳトランジスタ
であって、その伝送信号がロウレベルであるとき、その
トランジスタのドレイン電位は、伝送信号と等しい電位
まで下げることが可能である。従って、次段の入力マー
ジンに余裕を持たせることが出来るという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の第１形態の入力回路の回路図である。

【図２】本発明の第１形態の第１実施例の入力回路の回
路図である。

【図３】本発明の第１形態の第１実施例の入力回路の波
形図である。

【図４】本発明の第２形態の入力回路の回路図である。

【図５】本発明の第２形態の第１実施例の入力回路の回
路図である。

【図６】本発明の第３形態の入力回路の回路図である。

【図７】本発明の第３形態の第１実施例の入力回路の回
路図である。

【図８】本発明の第１、第２、第３形態の入力回路の波
形図である。

【図９】本発明の入力回路を含む半導体装置の概略図で
ある。

【図１０】従来の入力回路の回路図である。

【図１１】従来の入力回路の波形図である。

【符号の説明】

１、８、９、３０ｐＭＯＳトランジスタ２、１０、１１、１２、３１ｎＭＯＳトランジスタ３、４インバータ７出力端子２０入力端子２１内部基準信号入力端子３４基準信号入力端子５０入力回路６０内部基準信号発生回路Ｓ１、Ｓ２スイッチ

Claims

【特許請求の範囲】

【請求項１】伝送信号の入力節点と第１節点との間に
接続され、ゲートに基準電位が供給された第１導電型ト
ランジスタと、電源電圧の供給節点と前記第１節点との
間に接続された第２導電型トランジスタと、入力が前記
第１節点に接続され、出力が出力端子に接続されたイン
バータと、前記第１導電型トランジスタが導通している
とき、前記第２導電型トランジスタを非導通にさせる第
１手段とを有することを特徴とする半導体集積回路。
【請求項２】伝送信号の入力節点と第１節点との間に
接続され、ゲートに基準電位が供給された第１導電型ト
ランジスタと、電源電圧の供給節点と前記第１節点との
間に接続された第２導電型トランジスタと、入力が前記
第１節点に接続され、出力が出力端子に接続されたイン
バータと、前記伝送信号のレベルが第１のレベルである
とき、前記第１節点のレベルを前記伝送信号と同じレベ
ルにさせる第２手段を有することを特徴とする半導体集
積回路。
【請求項３】前記第１導電型トランジスタがｎ型ＭＯ
Ｓトランジスタであり、前記第２導電型トランジスタが
ｐ型ＭＯＳトランジスタであることを特徴とする請求項
１または２記載の半導体集積回路。
【請求項４】前記第１手段または前記第２手段は、入
力が前記第１節点に接続され、出力が前記第２導電型ト
ランジスタのゲートに接続されたインバータであること
を特徴とする請求項１、２または３記載の半導体集積回
路。
【請求項５】前記第１手段または前記第２手段は、一
端が接地電圧が供給され、他端が第２節点に接続され、
前記伝送信号により前記接地電圧および前記第２端子間
の導通を制御する第１スイッチと、一端が前記電源電圧
が供給され、他端が前記第２節点に接続され、前記第１
節点のレベルにより前記電源電圧及び前記第２節点間の
導通を制御する第２スイッチからなることを特徴とする
請求項１、２または３記載の半導体集積回路。
【請求項６】前記第１手段または前記第２手段は、一
端が接地電圧が供給され、他端が第２節点に接続され、
前記伝送信号により前記接地電圧および前記第２端子間
の導通を制御する第１スイッチと、入力が前記第１節点
に接続され、出力が前記第２節点に接続され、前記第２
節点が前記第２導電型トランジスタのゲートに接続され
ることを特徴とする請求項１、２または３記載の半導体
集積回路。