JP2000151384A - デジタル制御出力ドライバ及びインピ―ダンス整合方法 - Google Patents
デジタル制御出力ドライバ及びインピ―ダンス整合方法Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Abstract
(57)【要約】
【課題】基板のトレースインヒ゜ータ゛ンスに正確に整合するよう
に、出力インヒ゜ータ゛ンスを有効に変化させることが可能な、
改良された出力駆動段を提供すること。 【解決手段】本発明は、一般に半導体素子の信号ハ゜ット゛
(241)を介して信号を駆動するためのPVT補償形可変インヒ゜
ータ゛ンス出力ト゛ライハ゛(200)を目指している。本発明の1つの
態様によれば、出力ト゛ライハ゛には電気的に並列に接続され
た複数のpチャネル電解効果トランシ゛スタ(PFET)(210)が含まれ
る。更にト゛ライハ゛には電気的に接続された複数のnチャネル電
界効果トランシ゛スタ(NFET)(220)も含まれる。複数のPFET(211
-219)の第1のPFET(211)はフ゜ルアッフ゜フ゜リト゛ライハ゛回路(232)の
出力によって駆動されるケ゛ートノート゛を備えており、複数の
NFET(221-229)の第1のNFET(221)はフ゜ルタ゛ウンフ゜リト゛ライハ゛回
路(234)の出力によって駆動されるケ゛ートノート゛を備えてい
る。
に、出力インヒ゜ータ゛ンスを有効に変化させることが可能な、
改良された出力駆動段を提供すること。 【解決手段】本発明は、一般に半導体素子の信号ハ゜ット゛
(241)を介して信号を駆動するためのPVT補償形可変インヒ゜
ータ゛ンス出力ト゛ライハ゛(200)を目指している。本発明の1つの
態様によれば、出力ト゛ライハ゛には電気的に並列に接続され
た複数のpチャネル電解効果トランシ゛スタ(PFET)(210)が含まれ
る。更にト゛ライハ゛には電気的に接続された複数のnチャネル電
界効果トランシ゛スタ(NFET)(220)も含まれる。複数のPFET(211
-219)の第1のPFET(211)はフ゜ルアッフ゜フ゜リト゛ライハ゛回路(232)の
出力によって駆動されるケ゛ートノート゛を備えており、複数の
NFET(221-229)の第1のNFET(221)はフ゜ルタ゛ウンフ゜リト゛ライハ゛回
路(234)の出力によって駆動されるケ゛ートノート゛を備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、高速半導
体素子のためのドライバ回路に関するものであり、とり
わけ、可変出力インピーダンスを備える高速半導体素子
のためのドライバ回路に関するものである。
体素子のためのドライバ回路に関するものであり、とり
わけ、可変出力インピーダンスを備える高速半導体素子
のためのドライバ回路に関するものである。
【０００２】
【従来の技術】最近の集積回路は、一般に、チップの形
をとるようになっている。チップ内の集積回路は、信号
パッドとして知られるチップの外側のメタライズ層を介
して、チップの外界と通信を行う。チップ内から外界へ
の通信の場合、「ドライバ回路」は、チップの外部の信
号パッドを介して信号またはデータを駆動する。各種チ
ップの信号パッドは、信号ラインによって互いに接続さ
れ、これによって、異なるチップ間の通信が可能にな
る。
をとるようになっている。チップ内の集積回路は、信号
パッドとして知られるチップの外側のメタライズ層を介
して、チップの外界と通信を行う。チップ内から外界へ
の通信の場合、「ドライバ回路」は、チップの外部の信
号パッドを介して信号またはデータを駆動する。各種チ
ップの信号パッドは、信号ラインによって互いに接続さ
れ、これによって、異なるチップ間の通信が可能にな
る。
【０００３】チップの信号パッドは、さらに、チップの
パッケージに接続され、そのパッケージは、さらに、別
の集積回路チップまたは他の同様のデバイスまで延びる
プリント回路基板の信号トレースに接続される。信号パ
ッドからチップのパッケージを介して伝送ラインに至る
電気的接続には、信号パッドからの信号の伝送を妨害す
る寄生抵抗、インダクタンス、及びキャパシタンスが含
まれる。プリント回路基板の信号トレース自体にも、や
はり、信号パッドからの信号送信機の質をそこなう抵
抗、キャパシタンス、及びインダクタンスを含む、伝送
ライン特性が含まれる。以上の全てが、ドライバ回路に
よって駆動されなければならない負荷に追加されること
になる。
パッケージに接続され、そのパッケージは、さらに、別
の集積回路チップまたは他の同様のデバイスまで延びる
プリント回路基板の信号トレースに接続される。信号パ
ッドからチップのパッケージを介して伝送ラインに至る
電気的接続には、信号パッドからの信号の伝送を妨害す
る寄生抵抗、インダクタンス、及びキャパシタンスが含
まれる。プリント回路基板の信号トレース自体にも、や
はり、信号パッドからの信号送信機の質をそこなう抵
抗、キャパシタンス、及びインダクタンスを含む、伝送
ライン特性が含まれる。以上の全てが、ドライバ回路に
よって駆動されなければならない負荷に追加されること
になる。
【０００４】チップ間の信号相互接続に存在する寄生抵
抗、インダクタンス、及びキャパシタンスのため、それ
らの信号相互接続を駆動するドライバ回路は、スイッチ
ングが生じる場合（とりわけ、高速または低電力Ｉ／Ｏ
の場合）、過剰な電圧の変動を回避するように設計する
ことが望ましい。過剰な電圧の変動は、リンギング（ri
nging）として知られている。リンギングは、回避しな
ければならないが、それにもかかわらず、最近の集積回
路の高速要件を満たすため、スイッチングは、できるだ
け速くしなければならない。
抗、インダクタンス、及びキャパシタンスのため、それ
らの信号相互接続を駆動するドライバ回路は、スイッチ
ングが生じる場合（とりわけ、高速または低電力Ｉ／Ｏ
の場合）、過剰な電圧の変動を回避するように設計する
ことが望ましい。過剰な電圧の変動は、リンギング（ri
nging）として知られている。リンギングは、回避しな
ければならないが、それにもかかわらず、最近の集積回
路の高速要件を満たすため、スイッチングは、できるだ
け速くしなければならない。
【０００５】これまで、ＣＭＯＳドライバは、ＮＭＯＳ
（及び／またはＰＭＯＳ）ＦＥＴを利用し、信号パッド
をドライバの入力に対するクロック動作入力または静的
入力に基づく電圧レベルまで駆動した。駆動ＮＭＯＳ
ＦＥＴは、駆動される伝送ラインの状態に関係なく、チ
ップ内からの入力に基づいてオン／オフされ、その状態
に留まった。
（及び／またはＰＭＯＳ）ＦＥＴを利用し、信号パッド
をドライバの入力に対するクロック動作入力または静的
入力に基づく電圧レベルまで駆動した。駆動ＮＭＯＳ
ＦＥＴは、駆動される伝送ラインの状態に関係なく、チ
ップ内からの入力に基づいてオン／オフされ、その状態
に留まった。
【０００６】集積回路の製造プロセスにおける固有のプ
ロセス変動により、同じ機能の実施を意図した異なる集
積回路を、「低速」、「公称」、または「高速」と分類
することができる。集積回路の製造プロセス中に、いく
つかのパラメータに変動が生じる。例えば、ドーピング
レベル、ＦＥＴのチャネル長、トランジスタのゲート酸
化物の厚さ、拡散抵抗、及び集積回路の他の特性が、製
造プロセス中に変動する。換言すれば、２つの同一であ
ると想定される集積回路は、それらの特性の全てにおい
て変化する可能性がある。それらの特性が高速の場合に
近づくにつれて、チップ内の多くの構成要素の抵抗は小
さくなる。正反対の場合、それらの特性が、理想の場合
からますます逸脱するにつれて、チップの性能が劣化
し、とりわけ、チップ内の多くの構成要素の抵抗が増大
することになるが、その状況は、低速の場合と呼ばれ
る。
ロセス変動により、同じ機能の実施を意図した異なる集
積回路を、「低速」、「公称」、または「高速」と分類
することができる。集積回路の製造プロセス中に、いく
つかのパラメータに変動が生じる。例えば、ドーピング
レベル、ＦＥＴのチャネル長、トランジスタのゲート酸
化物の厚さ、拡散抵抗、及び集積回路の他の特性が、製
造プロセス中に変動する。換言すれば、２つの同一であ
ると想定される集積回路は、それらの特性の全てにおい
て変化する可能性がある。それらの特性が高速の場合に
近づくにつれて、チップ内の多くの構成要素の抵抗は小
さくなる。正反対の場合、それらの特性が、理想の場合
からますます逸脱するにつれて、チップの性能が劣化
し、とりわけ、チップ内の多くの構成要素の抵抗が増大
することになるが、その状況は、低速の場合と呼ばれ
る。
【０００７】また、電圧及び温度が変動すると、単一の
チップが高速または低速であるかのような挙動を生じる
可能性がある。例えば、集積回路の温度がその最高動作
温度に近づくと、集積回路におけるＦＥＴの抵抗が増大
する。集積回路が高速であるか、低速であるかに関係な
く、有効に動作し、さらに、過剰な電圧の変動を回避す
ることが可能な単一のドライバ回路を備えること望まし
い。
チップが高速または低速であるかのような挙動を生じる
可能性がある。例えば、集積回路の温度がその最高動作
温度に近づくと、集積回路におけるＦＥＴの抵抗が増大
する。集積回路が高速であるか、低速であるかに関係な
く、有効に動作し、さらに、過剰な電圧の変動を回避す
ることが可能な単一のドライバ回路を備えること望まし
い。
【０００８】従来のシステムでは、プロセスのパラメー
タによって、ＮＭＯＳ ＦＥＴ自体のインピーダンスが
最小になり、相互接続インピーダンスが最大になる場
合、過剰な電圧のオーバシュート及びアンダーシュート
を最小限に抑えるため、信号の相互接続を駆動するＦＥ
Ｔのサイズは、制限された。しかし、このアプローチで
は、プロセスのパラメータの変動によって、これらのイ
ンピーダンスが正反対の場合に移行した際、スイッチン
グ速度が制限された。
タによって、ＮＭＯＳ ＦＥＴ自体のインピーダンスが
最小になり、相互接続インピーダンスが最大になる場
合、過剰な電圧のオーバシュート及びアンダーシュート
を最小限に抑えるため、信号の相互接続を駆動するＦＥ
Ｔのサイズは、制限された。しかし、このアプローチで
は、プロセスのパラメータの変動によって、これらのイ
ンピーダンスが正反対の場合に移行した際、スイッチン
グ速度が制限された。
【０００９】このアプローチによって、システムタイミ
ングにさらなる問題が生じた。それによって、スイッチ
ングの遷移の時間的位置の不確実性が増大した。このた
め、システムの周波数が制限され、性能の劣化が生じ
た。
ングにさらなる問題が生じた。それによって、スイッチ
ングの遷移の時間的位置の不確実性が増大した。このた
め、システムの周波数が制限され、性能の劣化が生じ
た。
【００１０】この問題に取り組む従来技術において既知
のアプローチの１つは、ＣＭＯＳ出力ドライバに設定可
能な出力駆動段を設けることである。図１には、こうし
た回路の１つが例示されている。この図には、設定可能
な電流源２１（ＦＥＴ１２及び１３のインピーダンスを
制御する働きをする）と、２つの出力駆動段２２が示さ
れている。ＣＭＯＳ出力段（出力駆動段）２２は、容量
的に終端された伝送ライン１７を駆動する。伝送ライン
は、Ｚｏの特性インピーダンスを備えている。設定可能
な電流源２１によって、ＣＭＯＳ出力駆動段の合成信号
源インピーダンスが決まる。その合成信号源インピーダ
ンスは、値Ｒｓｃ（充電中の信号源抵抗）と値Ｒｓｄ
（放電中の信号源抵抗）に分割することが可能である。
概して言えば、Ｒｓｃ及びＲｓｄが、互いに異なり、及
び伝送ライン１７の特性インピーダンスＺｏと異なるこ
とが必要な特殊な状況が存在すると想像できるが、Ｒｓ
ｃ及びＲｓｄが互いに等しく、伝送ライン１７の特性イ
ンピーダンスＺｏと等しいことが望ましい。
のアプローチの１つは、ＣＭＯＳ出力ドライバに設定可
能な出力駆動段を設けることである。図１には、こうし
た回路の１つが例示されている。この図には、設定可能
な電流源２１（ＦＥＴ１２及び１３のインピーダンスを
制御する働きをする）と、２つの出力駆動段２２が示さ
れている。ＣＭＯＳ出力段（出力駆動段）２２は、容量
的に終端された伝送ライン１７を駆動する。伝送ライン
は、Ｚｏの特性インピーダンスを備えている。設定可能
な電流源２１によって、ＣＭＯＳ出力駆動段の合成信号
源インピーダンスが決まる。その合成信号源インピーダ
ンスは、値Ｒｓｃ（充電中の信号源抵抗）と値Ｒｓｄ
（放電中の信号源抵抗）に分割することが可能である。
概して言えば、Ｒｓｃ及びＲｓｄが、互いに異なり、及
び伝送ライン１７の特性インピーダンスＺｏと異なるこ
とが必要な特殊な状況が存在すると想像できるが、Ｒｓ
ｃ及びＲｓｄが互いに等しく、伝送ライン１７の特性イ
ンピーダンスＺｏと等しいことが望ましい。
【００１１】伝送ライン１７のもう一方の端部における
容量性負荷１８に留意されたい。システムは、伝送ライ
ン１７の終端における無効（及び無電力損失）不連続部
（容量性負荷１８）からの反射電力を利用して、出力電
圧を２倍にする周知の技法を用いることが可能である。
完全に２倍にすることが望ましいが、ただし、出力駆動
段２２及び２３の信号源インピーダンスに関して余分な
関心を引くことになる、オーバシュートの付加（低すぎ
るＺｏにプラスして多重反射の害）または過剰な立ち上
がり時間（高すぎるＺｏ及び付随する多重反射）を伴わ
なければという条件がつく。負荷がリアクタンスをもつ
場合、Ｒｓｃを介した充電によって放出される電力が、
Ｚｏを介して送り出され、反射されて（及び、負荷にお
ける電圧が２倍になり）、Ｚｏを介して戻され、さら
に、依然としてオンのＲｓｃによる放電によって、再反
射を生じることなく、吸収されるという点に留意された
い。同様のシーケンスの事象が、Ｒｓｄが関与する放電
の場合にも生じる。（もちろん、全て、Ｒｓｃ＝Ｚｏ＝
Ｒｓｄと仮定した場合である）。反射を伴わない、負荷
に対する真の電力伝達を予測した終端抵抗が存在する状
況であっても、出力駆動段の信号源インピーダンスの制
御は、やはり重要である。
容量性負荷１８に留意されたい。システムは、伝送ライ
ン１７の終端における無効（及び無電力損失）不連続部
（容量性負荷１８）からの反射電力を利用して、出力電
圧を２倍にする周知の技法を用いることが可能である。
完全に２倍にすることが望ましいが、ただし、出力駆動
段２２及び２３の信号源インピーダンスに関して余分な
関心を引くことになる、オーバシュートの付加（低すぎ
るＺｏにプラスして多重反射の害）または過剰な立ち上
がり時間（高すぎるＺｏ及び付随する多重反射）を伴わ
なければという条件がつく。負荷がリアクタンスをもつ
場合、Ｒｓｃを介した充電によって放出される電力が、
Ｚｏを介して送り出され、反射されて（及び、負荷にお
ける電圧が２倍になり）、Ｚｏを介して戻され、さら
に、依然としてオンのＲｓｃによる放電によって、再反
射を生じることなく、吸収されるという点に留意された
い。同様のシーケンスの事象が、Ｒｓｄが関与する放電
の場合にも生じる。（もちろん、全て、Ｒｓｃ＝Ｚｏ＝
Ｒｓｄと仮定した場合である）。反射を伴わない、負荷
に対する真の電力伝達を予測した終端抵抗が存在する状
況であっても、出力駆動段の信号源インピーダンスの制
御は、やはり重要である。
【００１２】ＣＭＯＳデバイスの動作を理解するため、
図示のように接続された４つのＣＭＯＳデバイス１２、
１３、１４、及び１５を含む出力駆動段２２について考
察する。デバイス１４及び１５は、そのＺｏがＲｓｃ
（プルアップ中）及びＲｓｄ（プルダウン中）によって
整合させられる、伝送ライン１７を駆動する出力端子１
６において、それぞれ、プルアップ（ＤＶDDまで充電）
及びプルダウン（ＤＧｎｄまで放電）するためのスイッ
チの働きをする。もちろん、スイッチングデバイス（Ｃ
ＭＯＳデバイス）１４及び１５は、所望の出力波形に従
って、適切な交番でオン／オフに駆動され、デバイス１
４及び１５の両方をトライステート出力端子１６に対し
てオフにすることができるが、両方のデバイスが同時に
オンになることはない。これに関して、ドライバ回路３
２及び３４は、スイッチングデバイス１４及び１５をＯ
Ｎ／ＯＦＦするために設けられている。一般に、既知の
ように、一方のドライバ回路３２は、出力信号を低値か
ら高値に駆動するように、ＦＥＴ１４を制御する働きを
し、もう一方のドライバ回路３４は、出力信号を高値か
ら低値に駆動するように、ＦＥＴ１５を制御する働きを
する。
図示のように接続された４つのＣＭＯＳデバイス１２、
１３、１４、及び１５を含む出力駆動段２２について考
察する。デバイス１４及び１５は、そのＺｏがＲｓｃ
（プルアップ中）及びＲｓｄ（プルダウン中）によって
整合させられる、伝送ライン１７を駆動する出力端子１
６において、それぞれ、プルアップ（ＤＶDDまで充電）
及びプルダウン（ＤＧｎｄまで放電）するためのスイッ
チの働きをする。もちろん、スイッチングデバイス（Ｃ
ＭＯＳデバイス）１４及び１５は、所望の出力波形に従
って、適切な交番でオン／オフに駆動され、デバイス１
４及び１５の両方をトライステート出力端子１６に対し
てオフにすることができるが、両方のデバイスが同時に
オンになることはない。これに関して、ドライバ回路３
２及び３４は、スイッチングデバイス１４及び１５をＯ
Ｎ／ＯＦＦするために設けられている。一般に、既知の
ように、一方のドライバ回路３２は、出力信号を低値か
ら高値に駆動するように、ＦＥＴ１４を制御する働きを
し、もう一方のドライバ回路３４は、出力信号を高値か
ら低値に駆動するように、ＦＥＴ１５を制御する働きを
する。
【００１３】デバイス１３は、デバイス１４の極めて低
いオン抵抗との組み合わせによって、Ｒｓｃを生じる設
定可能な値の抵抗の働きをする。同様に、デバイス１２
は、デバイス１５の比較的低いオン抵抗との組み合わせ
によって、Ｒｓｄを生じる設定可能な値の抵抗の働きを
する。デバイス１３の抵抗は、電圧ＰＧａｔｅ２０の値
によって制御され、同様に、デバイス１２の抵抗は、電
圧ＮＧａｔｅ１９の値によって決まる。次に、Ｐ形デバ
イス１３及びＮ形デバイス１２が、ほぼ等しい相互コン
ダクタンスを備えているものと仮定すると、信号ＮＧａ
ｔｅ１９及びＰＧａｔｅ２０は、（１）外部から変化さ
せて、プロセス変動にもかかわらず、Ｚｏの適正な広い
範囲にわたってＲｓｃ及びＲｓｄを調整できるように、
（２）共に変化して、ＮＧａｔｅがＤＧｎｄからＤＶDD
へと上昇するにつれて、ＰＧＡＥＴが、相応じて、ＤＶ
DDからＤＧｎｄへと低下するように、（３）自動調整
で、温度の影響を補償するように制御される。本発明の
譲受人に譲渡された米国特許第５，５８１，１９７号に
は、これらの目的を実現するための１つの方法及び回路
についての記載があり、参照によって、そっくりそのま
ま本明細書に組み込まれている。上述の回路要素は、プ
ロセス及び温度の変動に対して、出力インピーダンスを
有効に変化させるが、回路の性能は、比較的わずかな量
のノイズによってさえ、かなりの（悪）影響を受ける可
能性のあることが明らかになった。
いオン抵抗との組み合わせによって、Ｒｓｃを生じる設
定可能な値の抵抗の働きをする。同様に、デバイス１２
は、デバイス１５の比較的低いオン抵抗との組み合わせ
によって、Ｒｓｄを生じる設定可能な値の抵抗の働きを
する。デバイス１３の抵抗は、電圧ＰＧａｔｅ２０の値
によって制御され、同様に、デバイス１２の抵抗は、電
圧ＮＧａｔｅ１９の値によって決まる。次に、Ｐ形デバ
イス１３及びＮ形デバイス１２が、ほぼ等しい相互コン
ダクタンスを備えているものと仮定すると、信号ＮＧａ
ｔｅ１９及びＰＧａｔｅ２０は、（１）外部から変化さ
せて、プロセス変動にもかかわらず、Ｚｏの適正な広い
範囲にわたってＲｓｃ及びＲｓｄを調整できるように、
（２）共に変化して、ＮＧａｔｅがＤＧｎｄからＤＶDD
へと上昇するにつれて、ＰＧＡＥＴが、相応じて、ＤＶ
DDからＤＧｎｄへと低下するように、（３）自動調整
で、温度の影響を補償するように制御される。本発明の
譲受人に譲渡された米国特許第５，５８１，１９７号に
は、これらの目的を実現するための１つの方法及び回路
についての記載があり、参照によって、そっくりそのま
ま本明細書に組み込まれている。上述の回路要素は、プ
ロセス及び温度の変動に対して、出力インピーダンスを
有効に変化させるが、回路の性能は、比較的わずかな量
のノイズによってさえ、かなりの（悪）影響を受ける可
能性のあることが明らかになった。
【００１４】
【発明が解決しようとする課題】従って、プロセス、電
圧、及び温度（ＰＶＴ）に対して出力駆動段の出力イン
ピーダンスを有効に変化させ、ノイズの悪影響をより受
けにくい、改良された出力駆動段を提供することが望ま
れる。とりわけ、その出力インピーダンスが、プロセ
ス、温度、及び電圧に対して変化する際、基板のトレー
スインピーダンスに正確に整合するように、前記出力イ
ンピーダンスを有効に変化させることが可能な、改良さ
れた出力駆動段を提供することが望まれる。
圧、及び温度（ＰＶＴ）に対して出力駆動段の出力イン
ピーダンスを有効に変化させ、ノイズの悪影響をより受
けにくい、改良された出力駆動段を提供することが望ま
れる。とりわけ、その出力インピーダンスが、プロセ
ス、温度、及び電圧に対して変化する際、基板のトレー
スインピーダンスに正確に整合するように、前記出力イ
ンピーダンスを有効に変化させることが可能な、改良さ
れた出力駆動段を提供することが望まれる。
【００１５】
【課題を解決するための手段】本発明のいくつかの目
的、利点、及び新規な特徴については、後続の説明にお
いて部分的に記述されている。当該技術者であれば、下
記説明を検討することによって明らかになり、または本
発明を実施することによって知ることになるであろう。
本発明の目的及び利点は、特許請求の範囲に詳細に示さ
れた手段及び組み合わせによって実現し、得ることが可
能である。
的、利点、及び新規な特徴については、後続の説明にお
いて部分的に記述されている。当該技術者であれば、下
記説明を検討することによって明らかになり、または本
発明を実施することによって知ることになるであろう。
本発明の目的及び利点は、特許請求の範囲に詳細に示さ
れた手段及び組み合わせによって実現し、得ることが可
能である。
【００１６】前記利点及び新規な特徴を実現するため、
本発明は、一般に、半導体素子の信号パッドを介して信
号を駆動するための可変インピーダンス出力ドライバを
目指している。本発明の態様の１つによれば、出力ドラ
イバには、電気的に並列に接続された複数のｐチャネル
電界効果トランジスタ（ＰＦＥＴ）が含まれる。複数の
ＰＦＥＴのそれぞれのソースノードは、電気的に互いに
接続され、複数のＰＦＥＴのそれぞれのドレインノード
は、電気的に互いに接続される。ドライバには、さら
に、電気的に並列に接続された複数のｎチャネル電界効
果トランジスタ（ＮＦＥＴ）も含まれる。複数のＮＦＥ
Ｔのそれぞれのソースノードは、電気的に互いに接続さ
れ、複数のＮＦＥＴのそれぞれのドレインノードは、電
気的に互いに接続される。さらに、複数のＰＦＥＴのド
レインノードは、複数のＮＦＥＴのそれぞれのソースノ
ードと電気的に接続され、さらに、信号パッドと（好適
には、ＥＳＤ抵抗器を介して）電気的に結合される。複
数のＰＦＥＴの第１のＰＦＥＴは、プルアッププリドラ
イバ回路の出力によって駆動されるゲートノードを備え
ており、複数のＮＦＥＴの第１のＮＦＥＴは、プルダウ
ンプリドライバ回路の出力によって駆動されるゲートノ
ードを備える。しかし、残りのＰＦＥＴ及びＮＦＥＴに
は、制御回路から出力される較正ワードによって制御さ
れるに従って、プルアッププリドライバ回路及びプルダ
ウンプリドライバ回路によって駆動されるゲートノード
を備える。
本発明は、一般に、半導体素子の信号パッドを介して信
号を駆動するための可変インピーダンス出力ドライバを
目指している。本発明の態様の１つによれば、出力ドラ
イバには、電気的に並列に接続された複数のｐチャネル
電界効果トランジスタ（ＰＦＥＴ）が含まれる。複数の
ＰＦＥＴのそれぞれのソースノードは、電気的に互いに
接続され、複数のＰＦＥＴのそれぞれのドレインノード
は、電気的に互いに接続される。ドライバには、さら
に、電気的に並列に接続された複数のｎチャネル電界効
果トランジスタ（ＮＦＥＴ）も含まれる。複数のＮＦＥ
Ｔのそれぞれのソースノードは、電気的に互いに接続さ
れ、複数のＮＦＥＴのそれぞれのドレインノードは、電
気的に互いに接続される。さらに、複数のＰＦＥＴのド
レインノードは、複数のＮＦＥＴのそれぞれのソースノ
ードと電気的に接続され、さらに、信号パッドと（好適
には、ＥＳＤ抵抗器を介して）電気的に結合される。複
数のＰＦＥＴの第１のＰＦＥＴは、プルアッププリドラ
イバ回路の出力によって駆動されるゲートノードを備え
ており、複数のＮＦＥＴの第１のＮＦＥＴは、プルダウ
ンプリドライバ回路の出力によって駆動されるゲートノ
ードを備える。しかし、残りのＰＦＥＴ及びＮＦＥＴに
は、制御回路から出力される較正ワードによって制御さ
れるに従って、プルアッププリドライバ回路及びプルダ
ウンプリドライバ回路によって駆動されるゲートノード
を備える。
【００１７】本発明の新規の態様によれば、ＰＦＥＴ及
びＮＦＥＴは、ＰＦＥＴ及びＮＦＥＴのうちの選択され
た互いに異なるそれぞれを選択的にオン／オフして、ド
ライバ回路の有効出力インピーダンスを制御可能に変化
させるように制御される。この機能を容易にするため、
複数のＰＦＥＴのチャネル幅は、サイズが可変である。
チャネル幅のサイズは、幅寸法が漸進的に１／２に変化
するのが望ましい。好適には全部で８つのＰＦＥＴ及び
８つのＮＦＥＴが設けられているので（他の数のＰＦＥ
Ｔ及びＮＦＥＴを用いることも可能であるが）、単一の
デジタル制御バイトを用いて、回路の出力インピーダン
スを制御することが可能である。ＰＦＥＴ及びＮＦＥＴ
は、出力インピーダンスが、広範囲のプロセス、電圧、
及び温度（ＰＶＴ）条件にわたってほぼ一定になるよう
に制御されるのが望ましい。
びＮＦＥＴは、ＰＦＥＴ及びＮＦＥＴのうちの選択され
た互いに異なるそれぞれを選択的にオン／オフして、ド
ライバ回路の有効出力インピーダンスを制御可能に変化
させるように制御される。この機能を容易にするため、
複数のＰＦＥＴのチャネル幅は、サイズが可変である。
チャネル幅のサイズは、幅寸法が漸進的に１／２に変化
するのが望ましい。好適には全部で８つのＰＦＥＴ及び
８つのＮＦＥＴが設けられているので（他の数のＰＦＥ
Ｔ及びＮＦＥＴを用いることも可能であるが）、単一の
デジタル制御バイトを用いて、回路の出力インピーダン
スを制御することが可能である。ＰＦＥＴ及びＮＦＥＴ
は、出力インピーダンスが、広範囲のプロセス、電圧、
及び温度（ＰＶＴ）条件にわたってほぼ一定になるよう
に制御されるのが望ましい。
【００１８】本発明のもう１つの態様によれば、半導体
素子の信号パッドを介して信号を駆動するため、可変イ
ンピーダンス出力ドライバが設けられる。ドライバに
は、信号パッドに対する出力信号を低状態から高状態に
駆動するように構成されたプルアッププリドライバ回路
と、信号パッドに対する出力信号を高状態から低状態に
駆動するように構成されたプルダウンプリドライバ回路
が含まれる。さらに、ドライバ回路には、信号パッド
と、プルアッププリドライバ回路及びプルダウンプリド
ライバ回路の両方との間に挿入された電界効果トランジ
スタ（ＦＥＴ）回路網も含まれる。最後に、ドライバ回
路には、ＦＥＴ回路網に入力される複数の出力信号を有
するインピーダンス制御回路が含まれ、それによってイ
ンピーダンス制御回路の出力信号が、出力ドライバの出
力インピーダンスを制御可能に変化させる働きをする。
素子の信号パッドを介して信号を駆動するため、可変イ
ンピーダンス出力ドライバが設けられる。ドライバに
は、信号パッドに対する出力信号を低状態から高状態に
駆動するように構成されたプルアッププリドライバ回路
と、信号パッドに対する出力信号を高状態から低状態に
駆動するように構成されたプルダウンプリドライバ回路
が含まれる。さらに、ドライバ回路には、信号パッド
と、プルアッププリドライバ回路及びプルダウンプリド
ライバ回路の両方との間に挿入された電界効果トランジ
スタ（ＦＥＴ）回路網も含まれる。最後に、ドライバ回
路には、ＦＥＴ回路網に入力される複数の出力信号を有
するインピーダンス制御回路が含まれ、それによってイ
ンピーダンス制御回路の出力信号が、出力ドライバの出
力インピーダンスを制御可能に変化させる働きをする。
【００１９】本発明のさらにもう１つの態様によれば、
半導体素子の信号パッドを介して信号を駆動するように
構成された出力ドライバ回路の出力インピーダンスを制
御可能に変化させるための方法が提供される。この態様
によれば、この方法には、プルアップＦＥＴの出力の両
端に電気的に並列に接続された複数のｐチャネル電界効
果トランジスタ（ＰＦＥＴ）を設けるステップと、プル
ダウンＦＥＴの出力の両端に電気的に並列に接続された
複数のｎチャネル電界効果トランジスタ（ＮＦＥＴ）を
設けるステップが含まれており、プルアップＦＥＴのド
レインノードは、プルダウンＦＥＴのソースノードに電
気的に接続され、プルダウンＦＥＴのソースノードは、
信号パッドに電気的に結合される。この方法には、さら
に、複数のＰＦＥＴ及びＮＦＥＴのゲートノードに対し
て複数の電気信号を加えて、複数の電気信号の集合的状
態によって、出力ドライバの出力インピーダンスを制御
可能に変化させるステップも含まれる。
半導体素子の信号パッドを介して信号を駆動するように
構成された出力ドライバ回路の出力インピーダンスを制
御可能に変化させるための方法が提供される。この態様
によれば、この方法には、プルアップＦＥＴの出力の両
端に電気的に並列に接続された複数のｐチャネル電界効
果トランジスタ（ＰＦＥＴ）を設けるステップと、プル
ダウンＦＥＴの出力の両端に電気的に並列に接続された
複数のｎチャネル電界効果トランジスタ（ＮＦＥＴ）を
設けるステップが含まれており、プルアップＦＥＴのド
レインノードは、プルダウンＦＥＴのソースノードに電
気的に接続され、プルダウンＦＥＴのソースノードは、
信号パッドに電気的に結合される。この方法には、さら
に、複数のＰＦＥＴ及びＮＦＥＴのゲートノードに対し
て複数の電気信号を加えて、複数の電気信号の集合的状
態によって、出力ドライバの出力インピーダンスを制御
可能に変化させるステップも含まれる。
【００２０】本発明には、多くの利点があるが、本発明
の主要な利点は、広いＰＶＴ範囲にわたって、ほぼ一定
した、正確な出力抵抗が提供されるという点にある。本
発明の他の特徴及び利点については、下記の図面及び詳
細な説明を検討すれば、当該技術者には明らかになるで
あろう。こうしたその他の特徴及び利点のすべては、本
発明の範囲内に含まれるものと意図されている。
の主要な利点は、広いＰＶＴ範囲にわたって、ほぼ一定
した、正確な出力抵抗が提供されるという点にある。本
発明の他の特徴及び利点については、下記の図面及び詳
細な説明を検討すれば、当該技術者には明らかになるで
あろう。こうしたその他の特徴及び利点のすべては、本
発明の範囲内に含まれるものと意図されている。
【００２１】
【発明の実施の形態】以上で本発明の概要を述べたが、
次に、図面によって示されるような本発明の説明につい
て詳細に言及することにする。本発明の説明は、これら
の図面に関連して行われるが、それによって開示される
実施態様に制限することを意図したものではない。それ
どころか、特許請求の範囲によって定義されるように本
発明の思想及び範囲内に含まれる全ての代替案、修正
案、及び等価物を包含するように意図されている。
次に、図面によって示されるような本発明の説明につい
て詳細に言及することにする。本発明の説明は、これら
の図面に関連して行われるが、それによって開示される
実施態様に制限することを意図したものではない。それ
どころか、特許請求の範囲によって定義されるように本
発明の思想及び範囲内に含まれる全ての代替案、修正
案、及び等価物を包含するように意図されている。
【００２２】次に、図面を参照して、図２に言及する。
図２は制御可能な可変出力インピーダンスを備えたドラ
イバ回路を示すブロック図であり、図１に示す従来技術
によるものに改良を加えている。すなわち、ドライバ回
路には、プルアッププリドライバ回路１３２と、プルダ
ウンプリドライバ回路１３４が含まれる。既知のよう
に、プルアッププリドライバ回路要素は、出力値を低状
態から高状態に（例えば、論理０から論理１に）駆動す
る働きをし、プルダウンプリドライバ回路要素１３４
は、出力値を高状態から低状態に駆動する働きをする。
ＮＦＥＴ１１４及び１１５は、それぞれ、プルアッププ
リドライバ回路１３２及びプルダウンプリドライバ回路
１３４の出力によって駆動される。ドライバ回路の出力
は、ＮＦＥＴ１１４のドレインノードとＮＦＥＴ１１５
のソースノードとの間における電気的接続点である、ラ
イン１０２において認められる値である。図３に関連し
てさらに後述するように、ＦＥＴ回路網１００は、信号
ライン１０２とドライバパッドの間に挿入される。ＦＥ
Ｔ回路網１００によって、ドライバ回路の出力インピー
ダンスを変化させて、基板のトレースインピーダンスと
整合させる働きをする、制御可能な可変インピーダンス
が与えられる。ＦＥＴ回路網１００によって与えられる
インピーダンスは、制御回路（制御ブロック）１１０に
よって制御される。ＦＥＴ回路網の出力は、導体１０４
を介してドライバパッドに経路指定される。
図２は制御可能な可変出力インピーダンスを備えたドラ
イバ回路を示すブロック図であり、図１に示す従来技術
によるものに改良を加えている。すなわち、ドライバ回
路には、プルアッププリドライバ回路１３２と、プルダ
ウンプリドライバ回路１３４が含まれる。既知のよう
に、プルアッププリドライバ回路要素は、出力値を低状
態から高状態に（例えば、論理０から論理１に）駆動す
る働きをし、プルダウンプリドライバ回路要素１３４
は、出力値を高状態から低状態に駆動する働きをする。
ＮＦＥＴ１１４及び１１５は、それぞれ、プルアッププ
リドライバ回路１３２及びプルダウンプリドライバ回路
１３４の出力によって駆動される。ドライバ回路の出力
は、ＮＦＥＴ１１４のドレインノードとＮＦＥＴ１１５
のソースノードとの間における電気的接続点である、ラ
イン１０２において認められる値である。図３に関連し
てさらに後述するように、ＦＥＴ回路網１００は、信号
ライン１０２とドライバパッドの間に挿入される。ＦＥ
Ｔ回路網１００によって、ドライバ回路の出力インピー
ダンスを変化させて、基板のトレースインピーダンスと
整合させる働きをする、制御可能な可変インピーダンス
が与えられる。ＦＥＴ回路網１００によって与えられる
インピーダンスは、制御回路（制御ブロック）１１０に
よって制御される。ＦＥＴ回路網の出力は、導体１０４
を介してドライバパッドに経路指定される。
【００２３】ＦＥＴ回路網１００の構成及び動作につい
てさらに詳述するため、次に、この回路要素をより詳細
に示した図３を参照する。特に、ＦＥＴ回路網１００
は、信号ライン１０２、１０４、及び制御回路１１０に
関連して示されている。ＦＥＴ回路網には、電気的に並
列に接続された複数のＮＦＥＴデバイス１１１、１１
２、１１３、１１４、１１５、及び１１６が含まれる。
ＮＦＥＴ１１１〜１１６は、それぞれ、ＮＦＥＴデバイ
スのコンダクタンス（従って、抵抗）を決めるチャネル
幅によって形成される。オンになると、各ＮＦＥＴは、
ライン１０２からライン１０４に電圧を伝える。ＮＦＥ
Ｔデバイス１１１〜１１６の２つ以上がオンになると、
抵抗器のような働きをして、並列に結合し、より小さい
抵抗を提供する。こうして、ドライバ回路の出力インピ
ーダンスが変化する。ＮＦＥＴデバイス１１１〜１１６
は、チャネル幅が漸減するように、とりわけ、チャネル
幅が１／２に減少するように設計されることが望まし
い。従って、例えば、ＮＦＥＴ１１１のチャネル幅をあ
る値Ｘとし、ＮＦＥＴ１１２のチャネル幅を約１／２Ｘ
とし、ＮＦＥＴ１１３のチャネル幅を約１／４Ｘと
し、．．．以下同様にすることが可能である。従って、
制御ブロック１１０の集合的出力は、ＮＦＥＴデバイス
１１１〜１１６のうち選択されたデバイスをオンにする
ことにより、ドライバ回路の出力インピーダンスを正確
に制御するデジタル制御ワードの働きをすることが可能
である。制御ブロック１１０の回路要素または論理回路
が、プロセス、電圧、及び温度（ＰＶＴ）によって決ま
るのは明らかであるが、ここで説明を行う必要はない。
ＦＥＴ回路網１００は、少なくとも１つの経路が、必ず
オンになり、信号が、信号ライン１０２から信号ライン
１０４、従って、信号経路に通るのを可能にするように
設計されている。
てさらに詳述するため、次に、この回路要素をより詳細
に示した図３を参照する。特に、ＦＥＴ回路網１００
は、信号ライン１０２、１０４、及び制御回路１１０に
関連して示されている。ＦＥＴ回路網には、電気的に並
列に接続された複数のＮＦＥＴデバイス１１１、１１
２、１１３、１１４、１１５、及び１１６が含まれる。
ＮＦＥＴ１１１〜１１６は、それぞれ、ＮＦＥＴデバイ
スのコンダクタンス（従って、抵抗）を決めるチャネル
幅によって形成される。オンになると、各ＮＦＥＴは、
ライン１０２からライン１０４に電圧を伝える。ＮＦＥ
Ｔデバイス１１１〜１１６の２つ以上がオンになると、
抵抗器のような働きをして、並列に結合し、より小さい
抵抗を提供する。こうして、ドライバ回路の出力インピ
ーダンスが変化する。ＮＦＥＴデバイス１１１〜１１６
は、チャネル幅が漸減するように、とりわけ、チャネル
幅が１／２に減少するように設計されることが望まし
い。従って、例えば、ＮＦＥＴ１１１のチャネル幅をあ
る値Ｘとし、ＮＦＥＴ１１２のチャネル幅を約１／２Ｘ
とし、ＮＦＥＴ１１３のチャネル幅を約１／４Ｘと
し、．．．以下同様にすることが可能である。従って、
制御ブロック１１０の集合的出力は、ＮＦＥＴデバイス
１１１〜１１６のうち選択されたデバイスをオンにする
ことにより、ドライバ回路の出力インピーダンスを正確
に制御するデジタル制御ワードの働きをすることが可能
である。制御ブロック１１０の回路要素または論理回路
が、プロセス、電圧、及び温度（ＰＶＴ）によって決ま
るのは明らかであるが、ここで説明を行う必要はない。
ＦＥＴ回路網１００は、少なくとも１つの経路が、必ず
オンになり、信号が、信号ライン１０２から信号ライン
１０４、従って、信号経路に通るのを可能にするように
設計されている。
【００２４】図２及び図３の回路要素によって、ドライ
バ回路の出力インピーダンスを制御可能に変化させるた
めの有効な手段が提供されるが、それにもかかわらず、
いくつかの欠点がある。第１に、回路要素の適正な動作
は、ドライバの供給電圧が、ＮＦＥＴのターンオン電圧
の少なくとも２倍になるものと想定している。そうでな
ければ、適正な動作は行われない。さらに、コア論理レ
ベルがドライバ供給電圧（ＤＶDD）に等しい環境では、
ライン１０２（図２）における信号値は、実際には、Ｆ
ＥＴデバイス１１４及び１１５の両端におけるターンオ
ン電圧の合計に等しい電圧降下のため、高の論理出力よ
り低くなる。従って、代替の解決策が所望される。
バ回路の出力インピーダンスを制御可能に変化させるた
めの有効な手段が提供されるが、それにもかかわらず、
いくつかの欠点がある。第１に、回路要素の適正な動作
は、ドライバの供給電圧が、ＮＦＥＴのターンオン電圧
の少なくとも２倍になるものと想定している。そうでな
ければ、適正な動作は行われない。さらに、コア論理レ
ベルがドライバ供給電圧（ＤＶDD）に等しい環境では、
ライン１０２（図２）における信号値は、実際には、Ｆ
ＥＴデバイス１１４及び１１５の両端におけるターンオ
ン電圧の合計に等しい電圧降下のため、高の論理出力よ
り低くなる。従って、代替の解決策が所望される。
【００２５】次に、本発明のドライバ回路を例示したブ
ロック図である図４を参照する。従来技術によるシステ
ムの回路と同様、本発明のドライバ回路は、プルアップ
プリドライバ回路２３２及びプルダウンプリドライバ回
路２３４を備えたドライバ回路環境において動作する。
これらの回路は、ドライバに対して（または、トライス
テートに対して）それぞれ、出力信号を低状態から高状
態に、及び高状態から低状態に駆動する働きをする。回
路２３２及び２３４の出力２０４及び２０６は、本発明
に従って構成された出力ＦＥＴ回路網２００に送られ
る。図４に示すように、出力ＦＥＴ回路網２００の出力
２０９は、信号パッドに送られる。また、インピーダン
ス制御回路２５０は、較正ワードの形をとる制御信号２
０８ａ及び２０８ｂを発生する。後述する態様におい
て、その制御信号２０８ａ及び２０８ｂを用いて、出力
ＦＥＴ回路網２００の動作を制御する。
ロック図である図４を参照する。従来技術によるシステ
ムの回路と同様、本発明のドライバ回路は、プルアップ
プリドライバ回路２３２及びプルダウンプリドライバ回
路２３４を備えたドライバ回路環境において動作する。
これらの回路は、ドライバに対して（または、トライス
テートに対して）それぞれ、出力信号を低状態から高状
態に、及び高状態から低状態に駆動する働きをする。回
路２３２及び２３４の出力２０４及び２０６は、本発明
に従って構成された出力ＦＥＴ回路網２００に送られ
る。図４に示すように、出力ＦＥＴ回路網２００の出力
２０９は、信号パッドに送られる。また、インピーダン
ス制御回路２５０は、較正ワードの形をとる制御信号２
０８ａ及び２０８ｂを発生する。後述する態様におい
て、その制御信号２０８ａ及び２０８ｂを用いて、出力
ＦＥＴ回路網２００の動作を制御する。
【００２６】本発明に従って構成された出力ドライバ回
路の一般的な回路ブロックについて列挙したが、次に、
本発明に従って構成された出力ＦＥＴ回路網２００の好
適な実施態様を詳細に例示した図５を参照する。要する
に、ＦＥＴ回路網２００には、各ＰＦＥＴのソースノー
ドが他のソースノードと電気的に接続され、各ＰＦＥＴ
のドレインノードが他のドレインノードと電気的に接続
されるように、電気的に並列に接続されたＰＦＥＴのア
レイ２１０が含まれる。回路網２００には、さらに、ソ
ースノードが、互いに電気的に接続され、さらにＰＦＥ
Ｔアレイ２１０のドレインノードと電気的に接続され、
ドレインノードが、互いに電気的に接続されるように、
電気的に接続されたＮチャネル電界効果トランジスタ
（ＮＦＥＴ）のアレイ２２０も含まれる。
路の一般的な回路ブロックについて列挙したが、次に、
本発明に従って構成された出力ＦＥＴ回路網２００の好
適な実施態様を詳細に例示した図５を参照する。要する
に、ＦＥＴ回路網２００には、各ＰＦＥＴのソースノー
ドが他のソースノードと電気的に接続され、各ＰＦＥＴ
のドレインノードが他のドレインノードと電気的に接続
されるように、電気的に並列に接続されたＰＦＥＴのア
レイ２１０が含まれる。回路網２００には、さらに、ソ
ースノードが、互いに電気的に接続され、さらにＰＦＥ
Ｔアレイ２１０のドレインノードと電気的に接続され、
ドレインノードが、互いに電気的に接続されるように、
電気的に接続されたＮチャネル電界効果トランジスタ
（ＮＦＥＴ）のアレイ２２０も含まれる。
【００２７】好適な実施態様によれば、ＰＦＥＴアレイ
２１０には、９つのＰＦＥＴデバイス２１１、２１２、
２１３、２１４、２１５、２１６、２１７、２１８、及
び２１９が含まれる。これら各ＰＦＥＴデバイスのソー
スノードは、電位がＤＶDDの共通信号ライン２０１によ
って互いに電気的に接続される。同様に、ＮＦＥＴデバ
イスアレイ２２０には、９つのＮＦＥＴデバイス２２
１、２２２、２２３、２２４、２２５、２２６、２２
７、２２８、及び２２９が含まれる。さらに、駆動され
ていない出力を軽くプルダウンして、浮動しないように
するため（ＣＭＯＳデバイスにおいて、フローチング入
力は望ましくないので）、出力にＮＦＥＴデバイス２３
０を設けることが可能である。複数のＮＦＥＴデバイス
のそれぞれのドレインノードは、電位がＤＧｎｄのライ
ン２０３によって互いに電気的に接続される。
２１０には、９つのＰＦＥＴデバイス２１１、２１２、
２１３、２１４、２１５、２１６、２１７、２１８、及
び２１９が含まれる。これら各ＰＦＥＴデバイスのソー
スノードは、電位がＤＶDDの共通信号ライン２０１によ
って互いに電気的に接続される。同様に、ＮＦＥＴデバ
イスアレイ２２０には、９つのＮＦＥＴデバイス２２
１、２２２、２２３、２２４、２２５、２２６、２２
７、２２８、及び２２９が含まれる。さらに、駆動され
ていない出力を軽くプルダウンして、浮動しないように
するため（ＣＭＯＳデバイスにおいて、フローチング入
力は望ましくないので）、出力にＮＦＥＴデバイス２３
０を設けることが可能である。複数のＮＦＥＴデバイス
のそれぞれのドレインノードは、電位がＤＧｎｄのライ
ン２０３によって互いに電気的に接続される。
【００２８】ＰＦＥＴアレイ２１０には、プルアッププ
リドライバ回路２３２の出力２０４によって直接駆動さ
れる第１のＰＦＥＴ２１１が含まれる。同様に、ＮＦＥ
Ｔアレイ２２０には、プルダウンプリドライバ回路２３
４の出力２０６によって駆動される第１のＮＦＥＴデバ
イス２２１が含まれる。２つのアレイにおけるＰＦＥＴ
及びＮＦＥＴの残りは、ラベルＰＵ［７：０］及びＰＤ
［７：０］によって表示された、バス２０８ａ及び２０
８ｂで供給される制御信号によって駆動される。図６に
関連して例示され、説明されるように、ライン２０８ａ
及びライン２０８ｂで供給される制御信号によって、ア
レイ２１０及び２２０の個々のＰＦＥＴ及びＮＦＥＴデ
バイスを選択的にオン／オフして、ドライバ回路の出力
インピーダンスを有効に変化させるために用いられる、
デジタル制御ワードが生成される。
リドライバ回路２３２の出力２０４によって直接駆動さ
れる第１のＰＦＥＴ２１１が含まれる。同様に、ＮＦＥ
Ｔアレイ２２０には、プルダウンプリドライバ回路２３
４の出力２０６によって駆動される第１のＮＦＥＴデバ
イス２２１が含まれる。２つのアレイにおけるＰＦＥＴ
及びＮＦＥＴの残りは、ラベルＰＵ［７：０］及びＰＤ
［７：０］によって表示された、バス２０８ａ及び２０
８ｂで供給される制御信号によって駆動される。図６に
関連して例示され、説明されるように、ライン２０８ａ
及びライン２０８ｂで供給される制御信号によって、ア
レイ２１０及び２２０の個々のＰＦＥＴ及びＮＦＥＴデ
バイスを選択的にオン／オフして、ドライバ回路の出力
インピーダンスを有効に変化させるために用いられる、
デジタル制御ワードが生成される。
【００２９】好適な実施態様によれば、２つのアレイに
おけるＰＦＥＴ及びＮＦＥＴのそれぞれのチャネル幅
は、その値の有効な２進数重み付けを提供するため、漸
進的に１／２に減少するように設計されている。従っ
て、例えば、ＰＦＥＴ２１２のチャネル幅がＸで、ＰＦ
ＥＴ２１２のコンダクタンスがＧの場合、ＰＦＥＴ２１
３のチャネル幅が、１／２Ｘになると、ＰＦＥＴ２１３
のコンダクタンスは０．５Ｇになる。
おけるＰＦＥＴ及びＮＦＥＴのそれぞれのチャネル幅
は、その値の有効な２進数重み付けを提供するため、漸
進的に１／２に減少するように設計されている。従っ
て、例えば、ＰＦＥＴ２１２のチャネル幅がＸで、ＰＦ
ＥＴ２１２のコンダクタンスがＧの場合、ＰＦＥＴ２１
３のチャネル幅が、１／２Ｘになると、ＰＦＥＴ２１３
のコンダクタンスは０．５Ｇになる。
【００３０】従って、本発明の好適な実施態様に従っ
て、図５に例示されたそれぞれのトランジスタの物理的
サイズ（図示の通りの）を指定する表１が、以下で示さ
れている。しかし、当然明らかなように、本発明は表に
記載の値に制限されるものではなく、この表は、本発明
の望ましい実施態様を十分に開示するためだけに作成さ
れたものである。
て、図５に例示されたそれぞれのトランジスタの物理的
サイズ（図示の通りの）を指定する表１が、以下で示さ
れている。しかし、当然明らかなように、本発明は表に
記載の値に制限されるものではなく、この表は、本発明
の望ましい実施態様を十分に開示するためだけに作成さ
れたものである。
【００３１】
【表１】
【００３２】本発明の概念及び教示に一致するように、
さまざまな方法で制御回路要素２５０（図４）を実施す
ることが可能である。本発明の概念の目的にとって重要
なのは、制御回路２５０が、ＦＥＴアレイ２００内の個
々のＰＦＥＴ及びＮＦＥＴの状態を制御して、ドライバ
回路の出力インピーダンスを変化させる。それにより出
力抵抗がプロセス、電圧、及び温度の全範囲にわたって
ほぼ一定に留まるようにすることである。この一般的な
目的を達成するため、さまざまな構成及び回路を実施す
ることが可能であるが、図６には、こうした回路が１つ
だけしか示されていない。
さまざまな方法で制御回路要素２５０（図４）を実施す
ることが可能である。本発明の概念の目的にとって重要
なのは、制御回路２５０が、ＦＥＴアレイ２００内の個
々のＰＦＥＴ及びＮＦＥＴの状態を制御して、ドライバ
回路の出力インピーダンスを変化させる。それにより出
力抵抗がプロセス、電圧、及び温度の全範囲にわたって
ほぼ一定に留まるようにすることである。この一般的な
目的を達成するため、さまざまな構成及び回路を実施す
ることが可能であるが、図６には、こうした回路が１つ
だけしか示されていない。
【００３３】次に図６を参照すると、出力ドライバのイ
ンピーダンスのグループが外部抵抗と整合するように、
または外部抵抗のある倍数になるように設定するために
用いることが可能な、２組の制御信号（１つはプルアッ
プトランジスタ用で、１つはプルダウントランジスタ
用）が生じる。通常動作中、較正ドライバのＰＦＥＴア
レイ２１０には、電流が流れる。ＰＦＥＴアレイ２１０
の各トランジスタは、公称では、デジタル式に制御され
る出力ドライバのプルアップＰＦＥＴアレイにおける各
トランジスタのサイズに同等である。電流は、正の電源
ＤＶDD（クリーンである、または汚れている可能性があ
る）から、ＰＦＥＴアレイ２１０を通り、静電放電（Ｅ
ＳＤ）保護抵抗器２４２を通り、パッド２４１から出
て、外部抵抗器（不図示）を通り、アースに流れる。
ンピーダンスのグループが外部抵抗と整合するように、
または外部抵抗のある倍数になるように設定するために
用いることが可能な、２組の制御信号（１つはプルアッ
プトランジスタ用で、１つはプルダウントランジスタ
用）が生じる。通常動作中、較正ドライバのＰＦＥＴア
レイ２１０には、電流が流れる。ＰＦＥＴアレイ２１０
の各トランジスタは、公称では、デジタル式に制御され
る出力ドライバのプルアップＰＦＥＴアレイにおける各
トランジスタのサイズに同等である。電流は、正の電源
ＤＶDD（クリーンである、または汚れている可能性があ
る）から、ＰＦＥＴアレイ２１０を通り、静電放電（Ｅ
ＳＤ）保護抵抗器２４２を通り、パッド２４１から出
て、外部抵抗器（不図示）を通り、アースに流れる。
【００３４】ＰＦＥＴアレイ２１０及びＥＳＤ保護抵抗
器２４２のインピーダンスは、外部抵抗器と共に分圧器
を形成し、パッド２４１のノードにおける正の供給電圧
を分圧する。このノードは、アナログ比較器２６０の反
転端子に対する入力である。アナログ比較器２６０の非
反転入力は、抵抗器２６２及び２６４によって形成され
る分圧器に接続される。抵抗器２６２及び２６４は、オ
ンチップ抵抗器とすることが可能であり、正の電源と負
の電源の間に直列に接続される。正の電源と負の電源の
間にある中間のノードが、アナログ比較器２６０の非反
転入力に接続される。実施態様の１つでは、抵抗器２６
２及び２６４が、同じ値であり、従って、アナログ比較
器２６０の非反転入力における電圧はＶＤＤ／２にな
る。アナログ比較器２６０の出力は、デジタルアップ／
ダウンカウンタ２６６のＤＩＲ入力に接続されて、アッ
プ／ダウンカウンタ２６６がカウントする方向を制御す
る。アップ／ダウンカウンタ２６６は、その最高出力か
らその最低出力に、及びその最低出力から最高出力にぐ
るりと一回転することがないように、飽和カウンタとす
ることが可能である。アップ／ダウンカウンタ２６６
は、クロック入力ＣＬＫのストローブ時に、ＤＩＲの状
態に従ってその出力の２進値をインクリメントまたはデ
クリメントする。アップ／ダウンカウンタ２６６の出力
は、信号ＰＵ［７：０］を発生し、そのそれぞれが、プ
リドライバ回路を制御し／イネーブルにして、ＰＦＥＴ
アレイ２１０のトランジスタの１つのゲートを駆動する
ために用いられる。好適な実施態様の場合、前述のよう
に、ＰＦＥＴアレイ２１０における各トランジスタのサ
イズは、そのゲートに接続されたＰＵ［７：０］のビッ
トの重要度に対応するようにスケーリングが施される。
例えば、Ｐ［Ｎ］が、コンダクタンスがＧのＦＥＴを制
御する場合、Ｐ［Ｎ＋１］は、コンダクタンスが２Ｇの
ＦＥＴを制御することになる。
器２４２のインピーダンスは、外部抵抗器と共に分圧器
を形成し、パッド２４１のノードにおける正の供給電圧
を分圧する。このノードは、アナログ比較器２６０の反
転端子に対する入力である。アナログ比較器２６０の非
反転入力は、抵抗器２６２及び２６４によって形成され
る分圧器に接続される。抵抗器２６２及び２６４は、オ
ンチップ抵抗器とすることが可能であり、正の電源と負
の電源の間に直列に接続される。正の電源と負の電源の
間にある中間のノードが、アナログ比較器２６０の非反
転入力に接続される。実施態様の１つでは、抵抗器２６
２及び２６４が、同じ値であり、従って、アナログ比較
器２６０の非反転入力における電圧はＶＤＤ／２にな
る。アナログ比較器２６０の出力は、デジタルアップ／
ダウンカウンタ２６６のＤＩＲ入力に接続されて、アッ
プ／ダウンカウンタ２６６がカウントする方向を制御す
る。アップ／ダウンカウンタ２６６は、その最高出力か
らその最低出力に、及びその最低出力から最高出力にぐ
るりと一回転することがないように、飽和カウンタとす
ることが可能である。アップ／ダウンカウンタ２６６
は、クロック入力ＣＬＫのストローブ時に、ＤＩＲの状
態に従ってその出力の２進値をインクリメントまたはデ
クリメントする。アップ／ダウンカウンタ２６６の出力
は、信号ＰＵ［７：０］を発生し、そのそれぞれが、プ
リドライバ回路を制御し／イネーブルにして、ＰＦＥＴ
アレイ２１０のトランジスタの１つのゲートを駆動する
ために用いられる。好適な実施態様の場合、前述のよう
に、ＰＦＥＴアレイ２１０における各トランジスタのサ
イズは、そのゲートに接続されたＰＵ［７：０］のビッ
トの重要度に対応するようにスケーリングが施される。
例えば、Ｐ［Ｎ］が、コンダクタンスがＧのＦＥＴを制
御する場合、Ｐ［Ｎ＋１］は、コンダクタンスが２Ｇの
ＦＥＴを制御することになる。
【００３５】比較器２６０の反転入力が、アナログ比較
器２６０の非反転入力より高い場合、アップ／ダウンカ
ウンタ２６６は、カウントダウンする。これによって、
ＰＦＥＴアレイ２１０のトランジスタのより多くがオフ
になり、ＰＦＥＴアレイ２１０のインピーダンスが増大
する。比較器２６０の反転入力が、アナログ比較器２６
０の非反転入力より低い場合、アップ／ダウンカウンタ
２６６は、カウントアップし、ＰＦＥＴアレイ２１０の
トランジスタのより多くがオンになり、ＰＦＥＴアレイ
２１０のインピーダンスが減少する。ＰＦＥＴアレイ２
１０及びＥＳＤ保護抵抗器２４２のインピーダンスが、
外部抵抗器の抵抗値にほぼ整合すると、このフィードバ
ックシステムは、安定化する。
器２６０の非反転入力より高い場合、アップ／ダウンカ
ウンタ２６６は、カウントダウンする。これによって、
ＰＦＥＴアレイ２１０のトランジスタのより多くがオフ
になり、ＰＦＥＴアレイ２１０のインピーダンスが増大
する。比較器２６０の反転入力が、アナログ比較器２６
０の非反転入力より低い場合、アップ／ダウンカウンタ
２６６は、カウントアップし、ＰＦＥＴアレイ２１０の
トランジスタのより多くがオンになり、ＰＦＥＴアレイ
２１０のインピーダンスが減少する。ＰＦＥＴアレイ２
１０及びＥＳＤ保護抵抗器２４２のインピーダンスが、
外部抵抗器の抵抗値にほぼ整合すると、このフィードバ
ックシステムは、安定化する。
【００３６】アナログ比較器２７４に対する入力は、比
較器２６０の入力と同様に発生する。アナログ比較器２
７４の出力は、アップ／ダウンカウンタ２８６のＤＩＲ
入力に接続される。アップ／ダウンカウンタ２８６の出
力信号は、信号ＰＤ［７：０］に接続される。これらの
信号は、プリドライバ回路を制御し／イネーブルにし
て、ＮＦＥＴアレイ２２０のトランジスタのゲートを駆
動するために用いられる。比較器２７４の反転入力が、
アナログ比較器２７４の非反転入力より低い場合、アッ
プ／ダウンカウンタ２８６は、カウントダウンし、ＮＦ
ＥＴアレイ２２０のトランジスタのより多くがオフにな
り、ＮＦＥＴアレイ２２０のインピーダンスが増大す
る。比較器２７４の反転入力が、アナログ比較器２７４
の非反転入力より高い場合、アップ／ダウンカウンタ２
８６は、カウントアップし、ＮＦＥＴアレイ２２０のト
ランジスタのより多くがオンになり、ＮＦＥＴアレイ１
３０のインピーダンスが減少する。
較器２６０の入力と同様に発生する。アナログ比較器２
７４の出力は、アップ／ダウンカウンタ２８６のＤＩＲ
入力に接続される。アップ／ダウンカウンタ２８６の出
力信号は、信号ＰＤ［７：０］に接続される。これらの
信号は、プリドライバ回路を制御し／イネーブルにし
て、ＮＦＥＴアレイ２２０のトランジスタのゲートを駆
動するために用いられる。比較器２７４の反転入力が、
アナログ比較器２７４の非反転入力より低い場合、アッ
プ／ダウンカウンタ２８６は、カウントダウンし、ＮＦ
ＥＴアレイ２２０のトランジスタのより多くがオフにな
り、ＮＦＥＴアレイ２２０のインピーダンスが増大す
る。比較器２７４の反転入力が、アナログ比較器２７４
の非反転入力より高い場合、アップ／ダウンカウンタ２
８６は、カウントアップし、ＮＦＥＴアレイ２２０のト
ランジスタのより多くがオンになり、ＮＦＥＴアレイ１
３０のインピーダンスが減少する。
【００３７】やはり、前述のように、図６の回路は、た
だ単に、ＦＥＴアレイ２００の制御入力をいかに発生す
ることが可能かを例証するものとして示されているだけ
である。これらの信号の特定の発生方法は、本発明に対
する制限をなすものではなく、従って、本明細書でこれ
以上詳述する必要はない。しかし、図６の回路によっ
て、該システムが、較正制御ワードを、従って、出力ド
ライバの出力インピーダンスを絶えず更新する（比較器
及びアップ／ダウンカウンタを介して）ことが可能にな
るのは明らかである。
だ単に、ＦＥＴアレイ２００の制御入力をいかに発生す
ることが可能かを例証するものとして示されているだけ
である。これらの信号の特定の発生方法は、本発明に対
する制限をなすものではなく、従って、本明細書でこれ
以上詳述する必要はない。しかし、図６の回路によっ
て、該システムが、較正制御ワードを、従って、出力ド
ライバの出力インピーダンスを絶えず更新する（比較器
及びアップ／ダウンカウンタを介して）ことが可能にな
るのは明らかである。
【００３８】より一般的には、図６の較正回路要素は、
外部精密抵抗器のインピーダンスまたはその倍数と整合
するために、全ての出力ドライバのＰＦＥＴインピーダ
ンスを設定するように設計される。通常の動作中、デー
タまたはクロック出力ドライバと同等のサイズのＰＦＥ
Ｔアレイには、電流が流れる。電流は、基板上のＩ／Ｏ
パッド２４１を通って、ＧＮＤに接続された外部抵抗器
に流れる。この電流経路によって、分圧器が形成される
が、この場合、２つの抵抗はドライバの出力抵抗と外部
抵抗器である。パッドは、差動増幅器２６０の端子に対
する入力２０３の働きをする。増幅器２６０のもう一方
の端子は、ＶDD／２である。差動増幅器に対する入力電
圧間の差は、ドライバの出力抵抗と外部抵抗器の間で抵
抗の不整合として感知される。デルタ電圧によって、差
動増幅器の出力が、アップ／ダウンカウンタ２６６にそ
の出力をインクリメント／デクリメントするように設定
する。クロックエッジを受信すると、アップ／ダウンカ
ウンタは、新たな２進カウントＰＵ［ｎ：０］（ｎビッ
トカウンタの場合）を駆動する。この較正ワードは、較
正回路要素のプルアップドライバによって利用され、他
のドライバに分配される。ＰＵ［ｎ：０］における増分
２進変化によって、較正ドライバに増分の抵抗変化が生
じる。較正ドライバは、新たな較正ワードを備えている
ので、新たな出力抵抗を備えている。較正プロセスが継
続され、通常のチップ動作にとって透過的であるのは明
らかである。
外部精密抵抗器のインピーダンスまたはその倍数と整合
するために、全ての出力ドライバのＰＦＥＴインピーダ
ンスを設定するように設計される。通常の動作中、デー
タまたはクロック出力ドライバと同等のサイズのＰＦＥ
Ｔアレイには、電流が流れる。電流は、基板上のＩ／Ｏ
パッド２４１を通って、ＧＮＤに接続された外部抵抗器
に流れる。この電流経路によって、分圧器が形成される
が、この場合、２つの抵抗はドライバの出力抵抗と外部
抵抗器である。パッドは、差動増幅器２６０の端子に対
する入力２０３の働きをする。増幅器２６０のもう一方
の端子は、ＶDD／２である。差動増幅器に対する入力電
圧間の差は、ドライバの出力抵抗と外部抵抗器の間で抵
抗の不整合として感知される。デルタ電圧によって、差
動増幅器の出力が、アップ／ダウンカウンタ２６６にそ
の出力をインクリメント／デクリメントするように設定
する。クロックエッジを受信すると、アップ／ダウンカ
ウンタは、新たな２進カウントＰＵ［ｎ：０］（ｎビッ
トカウンタの場合）を駆動する。この較正ワードは、較
正回路要素のプルアップドライバによって利用され、他
のドライバに分配される。ＰＵ［ｎ：０］における増分
２進変化によって、較正ドライバに増分の抵抗変化が生
じる。較正ドライバは、新たな較正ワードを備えている
ので、新たな出力抵抗を備えている。較正プロセスが継
続され、通常のチップ動作にとって透過的であるのは明
らかである。
【００３９】図６の較正回路要素は、さらに、外部精密
抵抗器のインピーダンスまたはその倍数と整合するため
に全ての出力ドライバのＮＦＥＴインピーダンスを、設
定するように設計される。通常の動作中、データまたは
クロック出力ドライバと同等のサイズのＮＦＥＴアレイ
には、電流が流れる。電流は、基板上のＩ／Ｏパッド２
４１を通って、ＶDDに接続された外部抵抗器に流れる。
この電流経路によって、ドライバの出力抵抗と外部抵抗
器の間に分圧器が形成される。パッドは、差動増幅器２
７４の端子に対する入力２０１の働きをする。増幅器２
７４のもう一方の端子は、ＶDD／２である。差動増幅器
に対する入力電圧間の差は、ドライバの出力抵抗と外部
抵抗器の間で抵抗の不整合として感知される。デルタ電
圧によって、差動増幅器の出力が、アップ／ダウンカウ
ンタ２８６にその出力をインクリメント／デクリメント
するように設定する。クロックエッジを受信すると、ア
ップ／ダウンカウンタは、新たな２進カウントＰＵ
［ｎ：０］を駆動する。この較正ワードは、較正回路要
素のプルダウンドライバによって利用され、他のドライ
バに分配される。ＰＵ［ｎ：０］における増分２進変化
によって、較正ドライバに増分の抵抗変化が生じる。較
正ドライバは、新たな較正ワードを備えているので、新
たな出力抵抗を備えている。較正プロセスが継続され、
通常のチップ動作にとって透過的である。
抵抗器のインピーダンスまたはその倍数と整合するため
に全ての出力ドライバのＮＦＥＴインピーダンスを、設
定するように設計される。通常の動作中、データまたは
クロック出力ドライバと同等のサイズのＮＦＥＴアレイ
には、電流が流れる。電流は、基板上のＩ／Ｏパッド２
４１を通って、ＶDDに接続された外部抵抗器に流れる。
この電流経路によって、ドライバの出力抵抗と外部抵抗
器の間に分圧器が形成される。パッドは、差動増幅器２
７４の端子に対する入力２０１の働きをする。増幅器２
７４のもう一方の端子は、ＶDD／２である。差動増幅器
に対する入力電圧間の差は、ドライバの出力抵抗と外部
抵抗器の間で抵抗の不整合として感知される。デルタ電
圧によって、差動増幅器の出力が、アップ／ダウンカウ
ンタ２８６にその出力をインクリメント／デクリメント
するように設定する。クロックエッジを受信すると、ア
ップ／ダウンカウンタは、新たな２進カウントＰＵ
［ｎ：０］を駆動する。この較正ワードは、較正回路要
素のプルダウンドライバによって利用され、他のドライ
バに分配される。ＰＵ［ｎ：０］における増分２進変化
によって、較正ドライバに増分の抵抗変化が生じる。較
正ドライバは、新たな較正ワードを備えているので、新
たな出力抵抗を備えている。較正プロセスが継続され、
通常のチップ動作にとって透過的である。
【００４０】以上の説明は、例証及び解説を目的として
提示されたものである。本発明を余すところなく説明し
ようとか、開示の形態そのままに制限しようとするもの
ではない。以上の教示に鑑みて、明白な修正または変更
が可能である。例えば、較正ワード２０８ａ及び２０８
ｂ（本明細書では、８ビットワードとして例示されてい
る）は、さまざまなサイズが可能であり、８ビット未満
とすることも、または、８ビットを超えることも可能で
あることが理解されよう。
提示されたものである。本発明を余すところなく説明し
ようとか、開示の形態そのままに制限しようとするもの
ではない。以上の教示に鑑みて、明白な修正または変更
が可能である。例えば、較正ワード２０８ａ及び２０８
ｂ（本明細書では、８ビットワードとして例示されてい
る）は、さまざまなサイズが可能であり、８ビット未満
とすることも、または、８ビットを超えることも可能で
あることが理解されよう。
【００４１】論述した実施態様は、本発明の原理、及び
その実際の応用例の最良な例証を提示することによっ
て、当該技術者が、企図される特定の用途に適するよう
に、さまざまな実施態様において、さまざまな修正を施
して、本発明を利用できるようにするために、選択され
解説された。こうした全ての修正及び変更は、公正かつ
合法的に権利を与えられる範囲に従って解釈される場
合、特許請求の範囲によって決まる本発明の範囲内に含
まれる。
その実際の応用例の最良な例証を提示することによっ
て、当該技術者が、企図される特定の用途に適するよう
に、さまざまな実施態様において、さまざまな修正を施
して、本発明を利用できるようにするために、選択され
解説された。こうした全ての修正及び変更は、公正かつ
合法的に権利を与えられる範囲に従って解釈される場
合、特許請求の範囲によって決まる本発明の範囲内に含
まれる。
【００４２】以下においては、本発明の種々の構成用件
の組み合わせからなる例示的な実施態様を示す。 １．半導体素子の信号パッド（241）を介して信号を駆
動する可変インピーダンス出力ドライバ（200）であっ
て、電気的に並列に接続された複数のｐチャネル電界効
果トランジスタ（ＰＦＥＴ）（210）であって、該複数
のＰＦＥＴ（211〜219）のそれぞれのソースノードが互
いに電気的に接続され、前記複数のＰＦＥＴ（211〜21
9）のそれぞれのドレインノードが互いに電気的に接続
される、前記複数のｐチャネル電界効果トランジスタ
（ＰＦＥＴ）（210）と、電気的に並列に接続された複
数のｎチャネル電界効果トランジスタ（ＮＦＥＴ）（22
0）であって、該複数のＮＦＥＴ（221〜229）のそれぞ
れのソースノードが互いに電気的に接続され、前記複数
のＮＦＥＴ（221〜229）のそれぞれのドレインノードが
電気的に接続されており、前記複数のＰＦＥＴ（211〜2
19）のそれぞれのドレインノードが、前記複数のＮＦＥ
Ｔ（221〜229）のそれぞれのソースノードに電気的に接
続されて、更に信号パッド（241）に電気的に接続され
ている、前記複数のｎチャネル電界効果トランジスタ
（ＮＦＥＴ）（220）とが含まれており、前記複数のＰ
ＦＥＴ（211〜219）の第１のＰＦＥＴ（211）が、プル
アッププリドライバ回路（232）の出力によって駆動さ
れるゲートノードを備えており、前記複数のＮＦＥＴ
（221〜229）の第１のＮＦＥＴ（221）が、プルダウン
プリドライバ回路（234）の出力によって駆動されるゲ
ートノードを備えており、残りのＰＦＥＴ及びＮＦＥＴ
が、それぞれ、制御回路（250）によって生成される較
正ワードによって制御されるに従って、前記プルアップ
及びプルダウンプリドライバ回路（232,234）によって
駆動されるゲートノードを備えている、ドライバ。 ２．前記複数のＰＦＥＴ（211〜219）のサイズが可変で
ある、上記１のドライバ。 ３．前記複数のＰＦＥＴ（211〜219）のサイズは、前記
第１のＰＦＥＴ（211）を除いて幅寸法が漸進的に小さ
くなるようになっている、上記２のドライバ。 ４．前記複数のＰＦＥＴ（211〜219）のサイズは、前記
第１のＰＦＥＴ（211）を除いて幅寸法が漸進的に１／
２に変化する、上記２のドライバ。 ５．前記複数のＮＦＥＴ（221〜229）のサイズが可変で
ある、上記１のドライバ。 ６．前記複数のＮＦＥＴ（221〜229）のサイズは、前記
第１のＮＦＥＴ（221）を除いて幅寸法が漸進的に小さ
くなるようになっている、上記５のドライバ。 ７．前記複数のＮＦＥＴ（221〜229）のサイズは、前記
第１のＮＦＥＴ（221）を除いて幅寸法が漸進的に１／
２に変化する、上記６のドライバ。 ８．前記信号パッドと、前記複数のＰＦＥＴ（211〜21
9）のドレインノード及び前記複数のＮＦＥＴ（221〜22
9）のソースノードの共通接続部との間に、電気的に直
列に配置された抵抗器（242）を更に含む、上記１のド
ライバ。 ９．半導体素子の信号パッド（241）を介して信号を駆
動する可変インピーダンス出力ドライバ（200）であっ
て、前記信号パッド（241）に対する出力信号を低状態
から高状態に駆動するように構成されたプルアッププリ
ドライバ回路（232）と、前記信号パッド（241）に対す
る出力信号を高状態から低状態に駆動するように構成さ
れたプルダウンプリドライバ回路（234）と、前記信号
パッド（241）と、前記プルアッププリドライバ回路（2
32）及び前記プルダウンプリドライバ回路（234）の両
方との間に挿入された電界効果トランジスタ（ＦＥＴ）
回路網と、前記ＦＥＴ回路網に入力される複数の出力信
号（208a,208b）を有するインピーダンス制御回路（25
0）とが含まれており、それによって前記インピーダン
ス制御回路の出力信号（208a,208b）が、前記出力ドラ
イバ（200）の出力インピーダンスを制御可能に変化さ
せる働きをする、ドライバ。 １０．前記ＦＥＴ回路網に、電気的に並列に接続された
複数のｐチャネル電界効果トランジスタ（ＦＥＴ）（21
0）が含まれており、前記複数のＰＦＥＴ（211〜219）
のそれぞれのソースノードが、互いに電気的に接続さ
れ、前記複数のＰＦＥＴ（211〜219）のそれぞれのドレ
インノードが、互いに電気的に接続されている、上記９
のドライバ。
の組み合わせからなる例示的な実施態様を示す。 １．半導体素子の信号パッド（241）を介して信号を駆
動する可変インピーダンス出力ドライバ（200）であっ
て、電気的に並列に接続された複数のｐチャネル電界効
果トランジスタ（ＰＦＥＴ）（210）であって、該複数
のＰＦＥＴ（211〜219）のそれぞれのソースノードが互
いに電気的に接続され、前記複数のＰＦＥＴ（211〜21
9）のそれぞれのドレインノードが互いに電気的に接続
される、前記複数のｐチャネル電界効果トランジスタ
（ＰＦＥＴ）（210）と、電気的に並列に接続された複
数のｎチャネル電界効果トランジスタ（ＮＦＥＴ）（22
0）であって、該複数のＮＦＥＴ（221〜229）のそれぞ
れのソースノードが互いに電気的に接続され、前記複数
のＮＦＥＴ（221〜229）のそれぞれのドレインノードが
電気的に接続されており、前記複数のＰＦＥＴ（211〜2
19）のそれぞれのドレインノードが、前記複数のＮＦＥ
Ｔ（221〜229）のそれぞれのソースノードに電気的に接
続されて、更に信号パッド（241）に電気的に接続され
ている、前記複数のｎチャネル電界効果トランジスタ
（ＮＦＥＴ）（220）とが含まれており、前記複数のＰ
ＦＥＴ（211〜219）の第１のＰＦＥＴ（211）が、プル
アッププリドライバ回路（232）の出力によって駆動さ
れるゲートノードを備えており、前記複数のＮＦＥＴ
（221〜229）の第１のＮＦＥＴ（221）が、プルダウン
プリドライバ回路（234）の出力によって駆動されるゲ
ートノードを備えており、残りのＰＦＥＴ及びＮＦＥＴ
が、それぞれ、制御回路（250）によって生成される較
正ワードによって制御されるに従って、前記プルアップ
及びプルダウンプリドライバ回路（232,234）によって
駆動されるゲートノードを備えている、ドライバ。 ２．前記複数のＰＦＥＴ（211〜219）のサイズが可変で
ある、上記１のドライバ。 ３．前記複数のＰＦＥＴ（211〜219）のサイズは、前記
第１のＰＦＥＴ（211）を除いて幅寸法が漸進的に小さ
くなるようになっている、上記２のドライバ。 ４．前記複数のＰＦＥＴ（211〜219）のサイズは、前記
第１のＰＦＥＴ（211）を除いて幅寸法が漸進的に１／
２に変化する、上記２のドライバ。 ５．前記複数のＮＦＥＴ（221〜229）のサイズが可変で
ある、上記１のドライバ。 ６．前記複数のＮＦＥＴ（221〜229）のサイズは、前記
第１のＮＦＥＴ（221）を除いて幅寸法が漸進的に小さ
くなるようになっている、上記５のドライバ。 ７．前記複数のＮＦＥＴ（221〜229）のサイズは、前記
第１のＮＦＥＴ（221）を除いて幅寸法が漸進的に１／
２に変化する、上記６のドライバ。 ８．前記信号パッドと、前記複数のＰＦＥＴ（211〜21
9）のドレインノード及び前記複数のＮＦＥＴ（221〜22
9）のソースノードの共通接続部との間に、電気的に直
列に配置された抵抗器（242）を更に含む、上記１のド
ライバ。 ９．半導体素子の信号パッド（241）を介して信号を駆
動する可変インピーダンス出力ドライバ（200）であっ
て、前記信号パッド（241）に対する出力信号を低状態
から高状態に駆動するように構成されたプルアッププリ
ドライバ回路（232）と、前記信号パッド（241）に対す
る出力信号を高状態から低状態に駆動するように構成さ
れたプルダウンプリドライバ回路（234）と、前記信号
パッド（241）と、前記プルアッププリドライバ回路（2
32）及び前記プルダウンプリドライバ回路（234）の両
方との間に挿入された電界効果トランジスタ（ＦＥＴ）
回路網と、前記ＦＥＴ回路網に入力される複数の出力信
号（208a,208b）を有するインピーダンス制御回路（25
0）とが含まれており、それによって前記インピーダン
ス制御回路の出力信号（208a,208b）が、前記出力ドラ
イバ（200）の出力インピーダンスを制御可能に変化さ
せる働きをする、ドライバ。 １０．前記ＦＥＴ回路網に、電気的に並列に接続された
複数のｐチャネル電界効果トランジスタ（ＦＥＴ）（21
0）が含まれており、前記複数のＰＦＥＴ（211〜219）
のそれぞれのソースノードが、互いに電気的に接続さ
れ、前記複数のＰＦＥＴ（211〜219）のそれぞれのドレ
インノードが、互いに電気的に接続されている、上記９
のドライバ。
【００４３】
【発明の効果】本発明により、プロセス、電圧、及び温
度（ＰＶＴ）に対して出力駆動段の出力インピーダンス
を有効に変化させ、ノイズの悪影響を受けにくい、改良
された出力駆動段が提供される。特に、その出力インピ
ーダンスが、プロセス、電圧、及び温度に対して変化す
る際、基板のトレースインピーダンスに正確に整合する
ように、前記出力インピーダンスを有効に変化させるこ
とが可能な、改良された出力駆動段が提供される。
度（ＰＶＴ）に対して出力駆動段の出力インピーダンス
を有効に変化させ、ノイズの悪影響を受けにくい、改良
された出力駆動段が提供される。特に、その出力インピ
ーダンスが、プロセス、電圧、及び温度に対して変化す
る際、基板のトレースインピーダンスに正確に整合する
ように、前記出力インピーダンスを有効に変化させるこ
とが可能な、改良された出力駆動段が提供される。
【図１】従来技術において既知の可変出力インピーダン
スを備えたドライバ回路の概略図である。
スを備えたドライバ回路の概略図である。
【図２】デジタル式に制御される可変出力インピーダン
スを備えたドライバ回路の実施態様の１つを例示するブ
ロック図である。
スを備えたドライバ回路の実施態様の１つを例示するブ
ロック図である。
【図３】図２のブロック図の一部に関する概略図であ
る。
る。
【図４】本発明に従って構成された、デジタル式に制御
される可変出力インピーダンスを備えたドライバ回路を
例示するブロック図である。
される可変出力インピーダンスを備えたドライバ回路を
例示するブロック図である。
【図５】図４のブロック図のＦＥＴ回路網の部分に関す
る概略図である。
る概略図である。
【図６】図４のブロック図に例示された、考えられるイ
ンピーダンス制御回路の一部に関する概略図である。
ンピーダンス制御回路の一部に関する概略図である。
200 出力ＦＥＴ回路網 208a、208b 出力信号 210 ＰＦＥＴのアレイ 211〜219 ＰＦＥＴ 220 ＮＦＥＴのアレイ 221〜229 ＮＦＥＴ 232 プルアッププリドライバ回路 234 プルダウンプリドライバ回路 241 信号パッド 250 制御回路
フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.
Claims (1)
- 【請求項１】半導体素子の信号パッド（241）を介して
信号を駆動する可変インピーダンス出力ドライバ（20
0）であって、 電気的に並列に接続された複数のｐチャネル電界効果ト
ランジスタ（ＰＦＥＴ）（210）であって、該複数のＰ
ＦＥＴ（211〜219）のそれぞれのソースノードが互いに
電気的に接続され、前記複数のＰＦＥＴ（211〜219）の
それぞれのドレインノードが互いに電気的に接続され
る、前記複数のｐチャネル電界効果トランジスタ（ＰＦ
ＥＴ）（210）と、 電気的に並列に接続された複数のｎチャネル電界効果ト
ランジスタ（ＮＦＥＴ）（220）であって、該複数のＮ
ＦＥＴ（221〜229）のそれぞれのソースノードが互いに
電気的に接続され、前記複数のＮＦＥＴ（221〜229）の
それぞれのドレインノードが電気的に接続されており、
前記複数のＰＦＥＴ（211〜219）のそれぞれのドレイン
ノードが、前記複数のＮＦＥＴ（221〜229）のそれぞれ
のソースノードに電気的に接続されて、更に信号パッド
（241）に電気的に接続されている、前記複数のｎチャ
ネル電界効果トランジスタ（ＮＦＥＴ）（220）とが含
まれており、 前記複数のＰＦＥＴ（211〜219）の第１のＰＦＥＴ（21
1）が、プルアッププリドライバ回路（232）の出力によ
って駆動されるゲートノードを備えており、前記複数の
ＮＦＥＴ（221〜229）の第１のＮＦＥＴ（221）が、プ
ルダウンプリドライバ回路（234）の出力によって駆動
されるゲートノードを備えており、残りのＰＦＥＴ及び
ＮＦＥＴが、それぞれ、制御回路（250）によって生成
される較正ワードによって制御されるに従って、前記プ
ルアップ及びプルダウンプリドライバ回路（232,234）
によって駆動されるゲートノードを備えている、 ドライバ。
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|---|---|---|---|
| US09/186,006 US6118310A (en) | 1998-11-04 | 1998-11-04 | Digitally controlled output driver and method for impedance matching |
| US186006 | 1998-11-04 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000151384A true JP2000151384A (ja) | 2000-05-30 |
| JP2000151384A5 JP2000151384A5 (ja) | 2007-01-25 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31364199A Expired - Fee Related JP4430175B2 (ja) | 1998-11-04 | 1999-11-04 | デジタル制御出力ドライバ及びインピーダンス整合方法 |
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| Country | Link |
|---|---|
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| EP (1) | EP0999643A1 (ja) |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002330182A (ja) * | 2001-02-05 | 2002-11-15 | Samsung Electronics Co Ltd | ターミネーション回路のインピーダンスアップデート装置及び方法 |
| JP2002359548A (ja) * | 2001-05-31 | 2002-12-13 | Hitachi Ltd | 半導体集積回路 |
| JP2006115489A (ja) * | 2004-10-11 | 2006-04-27 | Samsung Electronics Co Ltd | インピーダンス調整回路とそれを備える集積回路及びそれを利用した出力ドライバのインピーダンス調整方法 |
| JP2006319965A (ja) * | 2005-05-09 | 2006-11-24 | Samsung Electronics Co Ltd | 出力駆動回路及び出力駆動方法 |
| JP2006319968A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Electronics Co Ltd | 半導体装置におけるインピーダンス制御回路及びインピーダンス制御方法 |
| JP2007329704A (ja) * | 2006-06-08 | 2007-12-20 | Opnext Japan Inc | 双方向通信システムおよび校正器 |
| US7382152B2 (en) | 2003-10-23 | 2008-06-03 | Nec Electronics Corporation | I/O interface circuit of integrated circuit |
Families Citing this family (91)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366129B1 (en) * | 1998-11-10 | 2002-04-02 | Intel Corporation | Method and apparatus for buffering an input-output node of an integrated circuit |
| US6204683B1 (en) * | 1999-05-18 | 2001-03-20 | Intel Corporation | Apparatus and method for reducing crosstalk in an integrated circuit which includes a signal bus |
| US6366139B1 (en) | 1999-06-07 | 2002-04-02 | Sun Microsystems, Inc. | Method for an output driver with improved impedance control |
| US6278306B1 (en) | 1999-06-07 | 2001-08-21 | Sun Microsystems, Inc. | Method for an output driver with improved slew rate control |
| US6339351B1 (en) | 1999-06-07 | 2002-01-15 | Sun Microsystems, Inc. | Output driver with improved impedance control |
| US6281729B1 (en) | 1999-06-07 | 2001-08-28 | Sun Microsystems, Inc. | Output driver with improved slew rate control |
| US6316957B1 (en) * | 1999-09-20 | 2001-11-13 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved impedance control |
| US6294924B1 (en) | 1999-09-20 | 2001-09-25 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved slew rate control |
| US6297677B1 (en) | 1999-09-20 | 2001-10-02 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved slew rate control |
| US6420913B1 (en) | 1999-09-20 | 2002-07-16 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved impedance control |
| US6316956B1 (en) * | 1999-10-22 | 2001-11-13 | Motorola, Inc. | Multiple redundant reliability enhancement method for integrated circuits and transistors |
| US6300789B1 (en) * | 1999-12-22 | 2001-10-09 | Intel Corporation | Dynamic termination for non-symmetric transmission line network topologies |
| US6347850B1 (en) * | 1999-12-23 | 2002-02-19 | Intel Corporation | Programmable buffer circuit |
| US6356105B1 (en) * | 2000-06-28 | 2002-03-12 | Intel Corporation | Impedance control system for a center tapped termination bus |
| US6864706B1 (en) | 2000-07-20 | 2005-03-08 | Silicon Graphics, Inc. | GTL+Driver |
| US7222208B1 (en) | 2000-08-23 | 2007-05-22 | Intel Corporation | Simultaneous bidirectional port with synchronization circuit to synchronize the port with another port |
| US6424175B1 (en) * | 2000-09-11 | 2002-07-23 | Intel Corporation | Biased control loop circuit for setting impedance of output driver |
| US6693450B1 (en) * | 2000-09-29 | 2004-02-17 | Intel Corporation | Dynamic swing voltage adjustment |
| KR100391150B1 (ko) * | 2000-11-15 | 2003-07-16 | 삼성전자주식회사 | 다단의 상위 코드 선택기를 갖는 반도체 장치의 임피던스콘트롤 출력회로 및 그의 동작방법 |
| US6437610B1 (en) | 2001-02-15 | 2002-08-20 | Infineon Technologies Ag | High-speed output driver |
| WO2002065641A1 (de) * | 2001-02-15 | 2002-08-22 | Infineon Technologies Ag | Hochgeschwindigkeitsausgangstreiber |
| US6522185B2 (en) | 2001-02-28 | 2003-02-18 | Agilent Technologies, Inc. | Variable delay CMOS circuit with PVT control |
| US6559690B2 (en) * | 2001-03-15 | 2003-05-06 | Micron Technology, Inc. | Programmable dual drive strength output buffer with a shared boot circuit |
| US20020135406A1 (en) * | 2001-03-20 | 2002-09-26 | Hossain Km Mozammel | Controlled impedance driver receiving a combination binary and thermometer code |
| US6448811B1 (en) | 2001-04-02 | 2002-09-10 | Intel Corporation | Integrated circuit current reference |
| US6522174B2 (en) * | 2001-04-16 | 2003-02-18 | Intel Corporation | Differential cascode current mode driver |
| EP1396126A2 (en) | 2001-05-21 | 2004-03-10 | Acuid Corporation Limited | Method and apparatus for impedance matching in a transmission line |
| US6791356B2 (en) | 2001-06-28 | 2004-09-14 | Intel Corporation | Bidirectional port with clock channel used for synchronization |
| US6636821B2 (en) * | 2001-07-03 | 2003-10-21 | International Business Machines Corporation | Output driver impedance calibration circuit |
| US6509757B1 (en) | 2001-08-02 | 2003-01-21 | Agilent Technologies, Inc. | Binary weighted thermometer code for PVT controlled output drivers |
| US6798237B1 (en) | 2001-08-29 | 2004-09-28 | Altera Corporation | On-chip impedance matching circuit |
| US6529037B1 (en) | 2001-09-13 | 2003-03-04 | Intel Corporation | Voltage mode bidirectional port with data channel used for synchronization |
| KR100427037B1 (ko) | 2001-09-24 | 2004-04-14 | 주식회사 하이닉스반도체 | 적응적 출력 드라이버를 갖는 반도체 기억장치 |
| US6836144B1 (en) | 2001-12-10 | 2004-12-28 | Altera Corporation | Programmable series on-chip termination impedance and impedance matching |
| US7109744B1 (en) | 2001-12-11 | 2006-09-19 | Altera Corporation | Programmable termination with DC voltage level control |
| US6812734B1 (en) * | 2001-12-11 | 2004-11-02 | Altera Corporation | Programmable termination with DC voltage level control |
| US6781416B1 (en) | 2001-12-19 | 2004-08-24 | Rambus Inc. | Push-pull output driver |
| JP3626452B2 (ja) * | 2001-12-27 | 2005-03-09 | 株式会社東芝 | 半導体装置 |
| GB0208014D0 (en) * | 2002-04-05 | 2002-05-15 | Acuid Corp Ltd | Line termination incorporating compensation for device and package parasites |
| KR100481854B1 (ko) * | 2002-07-29 | 2005-04-11 | 삼성전자주식회사 | 온칩 터미네이션기능을 가진 집적회로장치 |
| US7239170B2 (en) * | 2003-07-08 | 2007-07-03 | Lsi Corporation | Apparatus and methods for improved input/output cells |
| US6894529B1 (en) | 2003-07-09 | 2005-05-17 | Integrated Device Technology, Inc. | Impedance-matched output driver circuits having linear characteristics and enhanced coarse and fine tuning control |
| US6888369B1 (en) | 2003-07-17 | 2005-05-03 | Altera Corporation | Programmable on-chip differential termination impedance |
| DE10338077A1 (de) * | 2003-08-19 | 2005-03-17 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zum schrittweisen Abgleich der Treiberimpedanz in integrierten Halbleiterschaltungschips |
| US6859064B1 (en) | 2003-08-20 | 2005-02-22 | Altera Corporation | Techniques for reducing leakage current in on-chip impedance termination circuits |
| US6888370B1 (en) | 2003-08-20 | 2005-05-03 | Altera Corporation | Dynamically adjustable termination impedance control techniques |
| US6912165B2 (en) * | 2003-08-22 | 2005-06-28 | International Business Machines Corporation | Method for transparent updates of output driver impedance |
| KR100543197B1 (ko) * | 2003-08-25 | 2006-01-20 | 주식회사 하이닉스반도체 | 데이터 출력드라이버 |
| KR100500921B1 (ko) * | 2003-08-25 | 2005-07-14 | 주식회사 하이닉스반도체 | 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치 |
| TW594187B (en) * | 2003-10-21 | 2004-06-21 | Au Optronics Corp | Mechanism for preventing ESD damages and LCD panel applying the same |
| US7057415B2 (en) * | 2003-12-10 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Output buffer compensation control |
| US6967501B1 (en) | 2003-12-18 | 2005-11-22 | Integrated Device Technology, Inc. | Impedance-matched output driver circuits having enhanced predriver control |
| US7248636B2 (en) * | 2004-04-20 | 2007-07-24 | Hewlett-Packard Development Company, L.P. | Systems and methods for adjusting an output driver |
| US7005886B2 (en) | 2004-04-30 | 2006-02-28 | Agilent Technologies, Inc. | Tristateable CMOS driver with controlled slew rate for integrated circuit I/O pads |
| US7088129B2 (en) | 2004-04-30 | 2006-08-08 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Hybrid binary/thermometer code for controlled-voltage integrated circuit output drivers |
| KR100670672B1 (ko) * | 2004-11-02 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US7221193B1 (en) | 2005-01-20 | 2007-05-22 | Altera Corporation | On-chip termination with calibrated driver strength |
| US7218155B1 (en) | 2005-01-20 | 2007-05-15 | Altera Corporation | Techniques for controlling on-chip termination resistance using voltage range detection |
| US7327167B2 (en) * | 2005-04-28 | 2008-02-05 | Silicon Graphics, Inc. | Anticipatory programmable interface pre-driver |
| JP2006352272A (ja) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | 半導体集積回路装置 |
| US7679397B1 (en) | 2005-08-05 | 2010-03-16 | Altera Corporation | Techniques for precision biasing output driver for a calibrated on-chip termination circuit |
| CN1980057B (zh) * | 2005-12-01 | 2011-10-26 | 瑞昱半导体股份有限公司 | 输出驱动电路的阻抗匹配装置 |
| TWI323467B (en) * | 2005-12-27 | 2010-04-11 | Hynix Semiconductor Inc | On-die termination circuit for semiconductor memory apparatus |
| US7391229B1 (en) | 2006-02-18 | 2008-06-24 | Altera Corporation | Techniques for serially transmitting on-chip termination control signals |
| US7420386B2 (en) | 2006-04-06 | 2008-09-02 | Altera Corporation | Techniques for providing flexible on-chip termination control on integrated circuits |
| RU2296363C1 (ru) * | 2006-04-27 | 2007-03-27 | Общество с ограниченной ответственностью "АСТРОМА" | Способ и средство защиты программного обеспечения от несанкционированного использования |
| US7417452B1 (en) * | 2006-08-05 | 2008-08-26 | Altera Corporation | Techniques for providing adjustable on-chip termination impedance |
| US7423450B2 (en) * | 2006-08-22 | 2008-09-09 | Altera Corporation | Techniques for providing calibrated on-chip termination impedance |
| US7646229B2 (en) * | 2006-11-03 | 2010-01-12 | Micron Technology, Inc. | Method of output slew rate control |
| US7656209B2 (en) * | 2006-11-03 | 2010-02-02 | Micron Technology, Inc. | Output slew rate control |
| US7902875B2 (en) * | 2006-11-03 | 2011-03-08 | Micron Technology, Inc. | Output slew rate control |
| US7372295B1 (en) | 2006-12-22 | 2008-05-13 | Altera Corporation | Techniques for calibrating on-chip termination impedances |
| US7443193B1 (en) | 2006-12-30 | 2008-10-28 | Altera Corporation | Techniques for providing calibrated parallel on-chip termination impedance |
| TW200910373A (en) * | 2007-06-08 | 2009-03-01 | Mosaid Technologies Inc | Dynamic impedance control for input/output buffers |
| KR100878310B1 (ko) * | 2007-06-11 | 2009-01-14 | 주식회사 하이닉스반도체 | 데이터 출력 드라이버 회로 |
| TW200912591A (en) * | 2007-09-07 | 2009-03-16 | Realtek Semiconductor Corp | Calibration device and method for chip output current |
| US7586325B1 (en) * | 2007-12-03 | 2009-09-08 | Lattice Semiconductor Corporation | Integrated circuit having independent voltage and process/temperature control |
| US20090175378A1 (en) * | 2008-01-08 | 2009-07-09 | Robert Bogdan Staszewski | System and Method for Impedance Mismatch Compensation in Digital Communications Systems |
| US20090184395A1 (en) * | 2008-01-23 | 2009-07-23 | Che-Yuan Jao | Input/output (i/o) buffer |
| JP2009231891A (ja) | 2008-03-19 | 2009-10-08 | Nec Electronics Corp | 半導体装置 |
| US7443194B1 (en) | 2008-04-24 | 2008-10-28 | International Business Machines Corporation | I/O driver for integrated circuit with output impedance control |
| US20110019760A1 (en) * | 2009-07-21 | 2011-01-27 | Rambus Inc. | Methods and Systems for Reducing Supply and Termination Noise |
| US8471602B2 (en) | 2010-04-30 | 2013-06-25 | SK Hynix Inc. | Output driver and semiconductor apparatus having the same |
| US8766663B2 (en) | 2012-06-18 | 2014-07-01 | International Business Machines Corporation | Implementing linearly weighted thermal coded I/O driver output stage calibration |
| US8957715B2 (en) | 2012-10-17 | 2015-02-17 | Allegro Microsystems, Llc | Output driver having improved electromagnetic compatibility (EMC) and associated methods |
| US9484916B1 (en) | 2015-03-16 | 2016-11-01 | Altera Corporation | Adaptive on-chip termination circuitry |
| KR20160148112A (ko) * | 2015-06-15 | 2016-12-26 | 에스케이하이닉스 주식회사 | 출력 드라이버 및 이를 이용하는 반도체 장치 및 시스템 |
| US9928194B2 (en) | 2015-11-30 | 2018-03-27 | Allegro Microsystems, Llc | Non-linear transmit biasing for a serial bus transmitter |
| US9621140B1 (en) | 2016-01-15 | 2017-04-11 | Allegro Microsystems, Llc | Electronic circuit for driving an output current signal and method of driving the output current signal from the electronic circuit to achieve an altered transition of the output current signal |
| US9793888B2 (en) * | 2016-03-14 | 2017-10-17 | Altera Corporation | Techniques for enabling and disabling transistor legs in an output driver circuit |
| WO2023250313A2 (en) * | 2022-06-22 | 2023-12-28 | Rambus Inc. | A high-speed, low-power, and area-efficient transmitter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| US5134311A (en) * | 1990-06-07 | 1992-07-28 | International Business Machines Corporation | Self-adjusting impedance matching driver |
| US5162672A (en) * | 1990-12-24 | 1992-11-10 | Motorola, Inc. | Data processor having an output terminal with selectable output impedances |
| US5306965A (en) * | 1992-07-01 | 1994-04-26 | Hewlett-Packard Co. | Process compensating variable impedence I/O driver with feedback |
| FR2709217B1 (fr) * | 1993-08-19 | 1995-09-15 | Bull Sa | Procédé et dispositif d'adaptation d'impédance pour un émetteur et/ou récepteur, circuit intégré et système de transmission les mettant en Óoeuvre. |
| US5602494A (en) * | 1995-03-09 | 1997-02-11 | Honeywell Inc. | Bi-directional programmable I/O cell |
| US5581197A (en) * | 1995-05-31 | 1996-12-03 | Hewlett-Packard Co. | Method of programming a desired source resistance for a driver stage |
-
1998
- 1998-11-04 US US09/186,006 patent/US6118310A/en not_active Expired - Lifetime
-
1999
- 1999-09-14 EP EP99118261A patent/EP0999643A1/en not_active Withdrawn
- 1999-11-04 JP JP31364199A patent/JP4430175B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002330182A (ja) * | 2001-02-05 | 2002-11-15 | Samsung Electronics Co Ltd | ターミネーション回路のインピーダンスアップデート装置及び方法 |
| JP2002359548A (ja) * | 2001-05-31 | 2002-12-13 | Hitachi Ltd | 半導体集積回路 |
| US7382152B2 (en) | 2003-10-23 | 2008-06-03 | Nec Electronics Corporation | I/O interface circuit of integrated circuit |
| US7589554B2 (en) | 2003-10-23 | 2009-09-15 | Nec Electronics Corporation | I/O interface circuit of intergrated circuit |
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