JP2002330182A - ターミネーション回路のインピーダンスアップデート装置及び方法 - Google Patents
ターミネーション回路のインピーダンスアップデート装置及び方法Info
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
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Abstract
(57)【要約】
【課題】ターミネーション回路においてインピーダンス
アップデートの際に発生するシステムノイズを最少化す
ることができるターミネーション回路のインピーダンス
アップデート装置を提供する。 【解決手段】ターミネーション回路のインピーダンスア
ップデート装置において、アップターミネーターとダウ
ンターミネーターからなるターミネーター回路と、外部
入力信号のレベルを判断して前記アップまたはダウンタ
ーミネーターのインピーダンスアップデートをそれぞれ
個別制御するアップデート個別制御部とを備える。
アップデートの際に発生するシステムノイズを最少化す
ることができるターミネーション回路のインピーダンス
アップデート装置を提供する。 【解決手段】ターミネーション回路のインピーダンスア
ップデート装置において、アップターミネーターとダウ
ンターミネーターからなるターミネーター回路と、外部
入力信号のレベルを判断して前記アップまたはダウンタ
ーミネーターのインピーダンスアップデートをそれぞれ
個別制御するアップデート個別制御部とを備える。
Description
【０００１】
【発明の属する技術の分野】本発明は、ターミネーショ
ン回路に関連し、特にターミネーション回路においてイ
ンピーダンスアップデートの際に発生しうるシステムノ
イズを最少化することができるターミネーション回路の
インピーダンスアップデート装置に関する。
ン回路に関連し、特にターミネーション回路においてイ
ンピーダンスアップデートの際に発生しうるシステムノ
イズを最少化することができるターミネーション回路の
インピーダンスアップデート装置に関する。
【０００２】
【従来の技術】最近、高速データ伝送において周波数が
高くなるに従いオンチップターミネーションに対する要
求が強まっている。高速データ伝送のための従来のター
ミネーション回路が図１０に図示されている。図１０に
示したように、前記オンチップターミネーションは、伝
送ラインを通じてデータを伝送する際に出力ドライバ1
がソースターミネーションを担当し、受信側のターミネ
ーション回路３が並列ターミネーションを担当すること
により、信号のスイングレベル自体は低下するものの、
信号の完結性の側面で優れたフルスイングでの伝達を可
能にする。しかし、メモリを例に挙げれば、クロック、
アドレス、制御信号については信号を単方向に伝送する
ので、前記ターミネーション回路３はチップが動作して
いる間継続してオンされていなければならない。
高くなるに従いオンチップターミネーションに対する要
求が強まっている。高速データ伝送のための従来のター
ミネーション回路が図１０に図示されている。図１０に
示したように、前記オンチップターミネーションは、伝
送ラインを通じてデータを伝送する際に出力ドライバ1
がソースターミネーションを担当し、受信側のターミネ
ーション回路３が並列ターミネーションを担当すること
により、信号のスイングレベル自体は低下するものの、
信号の完結性の側面で優れたフルスイングでの伝達を可
能にする。しかし、メモリを例に挙げれば、クロック、
アドレス、制御信号については信号を単方向に伝送する
ので、前記ターミネーション回路３はチップが動作して
いる間継続してオンされていなければならない。
【０００３】前記ターミネーション回路の構成において
は、トランジスタを組み合せた並列合成インピーダンス
を用いる。しかし、チップの動作環境及び内部的工程要
因変化（PVT Variation: Process, Voltage, Temperatu
re：以下、これを‘PVT’変化と称する）に起因してイ
ンピーダンスが変わるので、これをトラッキングして所
定のインピーダンスを継続して維持しなければならな
い。このように従来の高速データ伝送のためのターミネ
ーション回路は、チップの動作環境及び内部的PVT変化
に起因するインピーダンスの変化に対応して継続的にタ
ーミネーション回路をアップデートするためのトラッキ
ング動作により、継続動作している回路中のトランジス
タの組み合せにおけるオン/オフによりシステムノイズ
が誘発されるという問題点がある。
は、トランジスタを組み合せた並列合成インピーダンス
を用いる。しかし、チップの動作環境及び内部的工程要
因変化（PVT Variation: Process, Voltage, Temperatu
re：以下、これを‘PVT’変化と称する）に起因してイ
ンピーダンスが変わるので、これをトラッキングして所
定のインピーダンスを継続して維持しなければならな
い。このように従来の高速データ伝送のためのターミネ
ーション回路は、チップの動作環境及び内部的PVT変化
に起因するインピーダンスの変化に対応して継続的にタ
ーミネーション回路をアップデートするためのトラッキ
ング動作により、継続動作している回路中のトランジス
タの組み合せにおけるオン/オフによりシステムノイズ
が誘発されるという問題点がある。
【０００４】
【発明が解決しようとする課題】このように従来の高速
データ伝送のためのターミネーション回路は、チップの
動作環境及び内部的PVT変化に起因するインピーダンス
の変化に対応して継続的にインピーダンスをアップデー
トするためのトラッキング動作を行うことにより、継続
動作している回路中のトランジスタの組み合せにおける
オン/オフによりシステムノイズが誘発されるという問
題点がある。
データ伝送のためのターミネーション回路は、チップの
動作環境及び内部的PVT変化に起因するインピーダンス
の変化に対応して継続的にインピーダンスをアップデー
トするためのトラッキング動作を行うことにより、継続
動作している回路中のトランジスタの組み合せにおける
オン/オフによりシステムノイズが誘発されるという問
題点がある。
【０００５】本発明の目的は、ターミネーション回路の
インピーダンスアップデートの際に発生しうるシステム
ノイズを最少化することができるターミネーション回路
のインピーダンスアップデート装置を提供することにあ
る。
インピーダンスアップデートの際に発生しうるシステム
ノイズを最少化することができるターミネーション回路
のインピーダンスアップデート装置を提供することにあ
る。
【０００６】本発明の他の目的は、ターミネーション回
路のインピーダンスアップデートをアップターミネータ
ーとダウンターミネーターに分離したターミネーション
回路のインピーダンスアップデート装置を提供するにあ
る。
路のインピーダンスアップデートをアップターミネータ
ーとダウンターミネーターに分離したターミネーション
回路のインピーダンスアップデート装置を提供するにあ
る。
【０００７】
【課題を解決するための手段】このような目的を達成す
るため本発明によるターミネーション回路のインピーダ
ンスアップデート装置は、アップタミネーターとダウン
ターミネーターとを有するターミネーター回路、及び外
部入力信号のレベルを判断して前記アップまたはダウン
ターミネーターのインピーダンスアップデートをそれぞ
れ個別制御するアップデート個別制御部を具備すること
を特徴とする。
るため本発明によるターミネーション回路のインピーダ
ンスアップデート装置は、アップタミネーターとダウン
ターミネーターとを有するターミネーター回路、及び外
部入力信号のレベルを判断して前記アップまたはダウン
ターミネーターのインピーダンスアップデートをそれぞ
れ個別制御するアップデート個別制御部を具備すること
を特徴とする。
【０００８】そして、前記ターミネーション回路のイン
ピーダンスアップデート装置に適用されるアップデート
個別制御部は、第１例として、プログラム可能なインピ
ーダンス制御器のインピーダンスコードをラッチしてい
る間に、前記外部入力信号のレベルに従い継続して、該
インピーダンスコードに応じたアップまたはダウンアッ
プデートをそれぞれ行うことを特徴とする。
ピーダンスアップデート装置に適用されるアップデート
個別制御部は、第１例として、プログラム可能なインピ
ーダンス制御器のインピーダンスコードをラッチしてい
る間に、前記外部入力信号のレベルに従い継続して、該
インピーダンスコードに応じたアップまたはダウンアッ
プデートをそれぞれ行うことを特徴とする。
【０００９】また、第２例として、周期的に発生される
アップ‐アップデートイネーブル信号またはダウンアッ
プデートイネーブル信号と前記外部の入力信号のレベル
が所定条件に一致する場合にのみにアップターミネータ
ーのインピーダンスアップデートまたはダウンターミネ
ーターのインピーダンスアップデートを行うことを特徴
とする。
アップ‐アップデートイネーブル信号またはダウンアッ
プデートイネーブル信号と前記外部の入力信号のレベル
が所定条件に一致する場合にのみにアップターミネータ
ーのインピーダンスアップデートまたはダウンターミネ
ーターのインピーダンスアップデートを行うことを特徴
とする。
【００１０】また、第３例として、セットアップ及びホ
ールドタイムにおいてのみ、前記外部入力信号のレベル
に従いアップターミネーターまたはダウンターミネータ
ーのインピーダンスアップデートを行うことを特徴とす
る。
ールドタイムにおいてのみ、前記外部入力信号のレベル
に従いアップターミネーターまたはダウンターミネータ
ーのインピーダンスアップデートを行うことを特徴とす
る。
【００１１】また、外部入力信号のレベルを判断して最
少電流の流れるターミネーターを検出するアップデート
個別制御部とアップ/ダウン分離されたターミネーター
を備えたターミネーション回路のインピーダンスアップ
デート方法は、外部入力信号のレベルを判断して前記ア
ップまたはダウンターミネーターのうち最少電流の流れ
るターミネーター部分を検出する第１段階と、前記第１
段階で検出された最少電流が流れるターミネーター部分
のみのインピーダンスアップデートを制御する第２段階
とを含むことを特徴とする。
少電流の流れるターミネーターを検出するアップデート
個別制御部とアップ/ダウン分離されたターミネーター
を備えたターミネーション回路のインピーダンスアップ
デート方法は、外部入力信号のレベルを判断して前記ア
ップまたはダウンターミネーターのうち最少電流の流れ
るターミネーター部分を検出する第１段階と、前記第１
段階で検出された最少電流が流れるターミネーター部分
のみのインピーダンスアップデートを制御する第２段階
とを含むことを特徴とする。
【００１２】そして、前記第１段階は、セットアップタ
イム及びホールドタイムにおいてのみ行うか、または周
期的に発生されるアップデートイネーブル信号がある場
合にのみ行うことを特徴とする。
イム及びホールドタイムにおいてのみ行うか、または周
期的に発生されるアップデートイネーブル信号がある場
合にのみ行うことを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施の形態
のターミネーション回路を図１乃至図３を用いて説明す
る。
のターミネーション回路を図１乃至図３を用いて説明す
る。
【００１４】図１は、本発明の好適な実施の形態として
のターミネーションのための回路を示した図である。こ
の回路は、アップターミネーター31とダウンターミネー
ター33とが分離してそれぞれ駆動されるターミネーショ
ン回路である。本発明に適用されうるターミネーション
のための回路を説明するため、図１にはトランスミッタ
ー(transmitter)回路10とレシーバー(receiver)回路20
とターミネーター回路30が示されている。ここで、ター
ミネーター回路30はアップターミネーター31とダウンタ
ーミネーター33に区分されている。ターミネーター回路
30はターミネーションのための回路であり、レシーバー
回路20は入力バッファである。ターミネーター回路30
は、特定コードで全てのトランジスタがオンまたはオフ
にトランジションしうる。この場合、回路を如何にデザ
インしても、図2aに示すように、トランジスタが全てオ
ン（論理符号‘11111’）されるグリッチ(glitch)状態
と、図2bに示すようにトランジスタの全てがオフ（論理
符号‘00000’）されるグリッチ状態が存在する。
のターミネーションのための回路を示した図である。こ
の回路は、アップターミネーター31とダウンターミネー
ター33とが分離してそれぞれ駆動されるターミネーショ
ン回路である。本発明に適用されうるターミネーション
のための回路を説明するため、図１にはトランスミッタ
ー(transmitter)回路10とレシーバー(receiver)回路20
とターミネーター回路30が示されている。ここで、ター
ミネーター回路30はアップターミネーター31とダウンタ
ーミネーター33に区分されている。ターミネーター回路
30はターミネーションのための回路であり、レシーバー
回路20は入力バッファである。ターミネーター回路30
は、特定コードで全てのトランジスタがオンまたはオフ
にトランジションしうる。この場合、回路を如何にデザ
インしても、図2aに示すように、トランジスタが全てオ
ン（論理符号‘11111’）されるグリッチ(glitch)状態
と、図2bに示すようにトランジスタの全てがオフ（論理
符号‘00000’）されるグリッチ状態が存在する。
【００１５】図2aは、ターミネーター回路が全てオント
ランジション(on transition)状態となるタイミングを
含む動作図である。論理符号‘11111’の‘a’または
‘b’区間において、‘ア’または‘イ’のようにトラ
ンジスタが全てオンされる状態では前記ターミネーター
回路がオープンされたように見えるので、伝送される
‘ハイ’信号が瞬間的に上方に飛ぶ現象（‘ロー’信号
は下方に飛ぶ。即ち、信号の正常なスイング範囲の外側
に信号が飛ぶ現象）が発生する。この信号は再びトラン
スミッター10回路に反射されて信号の歪曲を誘発させ
る。
ランジション(on transition)状態となるタイミングを
含む動作図である。論理符号‘11111’の‘a’または
‘b’区間において、‘ア’または‘イ’のようにトラ
ンジスタが全てオンされる状態では前記ターミネーター
回路がオープンされたように見えるので、伝送される
‘ハイ’信号が瞬間的に上方に飛ぶ現象（‘ロー’信号
は下方に飛ぶ。即ち、信号の正常なスイング範囲の外側
に信号が飛ぶ現象）が発生する。この信号は再びトラン
スミッター10回路に反射されて信号の歪曲を誘発させ
る。
【００１６】図2bは、ターミネーター回路が全てオフト
ランジション(off transition)状態となるタイミングを
含む動作図である。論理符号‘00000’の‘c’または
‘d’区間において、‘ウ’または‘エ’のようにトラ
ンジスタが全てオフされる状態では前記ターミネーター
回路が瞬間的に相当に低いインピーダンスとなるので、
伝送される‘ハイ’信号が瞬間的に下方に飛ぶ現象
（‘ロー’信号は上方に飛ぶ。即ち、信号の正常なスイ
ングレベルの内側に信号が飛ぶ現象）が発生する。この
信号もやはり再びトランスミッター回路10に反射されて
信号の歪曲を誘発させる。
ランジション(off transition)状態となるタイミングを
含む動作図である。論理符号‘00000’の‘c’または
‘d’区間において、‘ウ’または‘エ’のようにトラ
ンジスタが全てオフされる状態では前記ターミネーター
回路が瞬間的に相当に低いインピーダンスとなるので、
伝送される‘ハイ’信号が瞬間的に下方に飛ぶ現象
（‘ロー’信号は上方に飛ぶ。即ち、信号の正常なスイ
ングレベルの内側に信号が飛ぶ現象）が発生する。この
信号もやはり再びトランスミッター回路10に反射されて
信号の歪曲を誘発させる。
【００１７】図3aは図2aのようにターミネーター回路が
全てオントランジション状態となったときのグリッチ信
号波形を示した図であり、図3bは図2bのようにターミネ
ーター回路が全てオフトランジション状態になったとき
のグリッチ信号波形を示した図である。
全てオントランジション状態となったときのグリッチ信
号波形を示した図であり、図3bは図2bのようにターミネ
ーター回路が全てオフトランジション状態になったとき
のグリッチ信号波形を示した図である。
【００１８】以上説明したように、図１によるターミネ
ーション回路でインピーダンスのアップデートの際に発
生する信号歪曲を最少化するインピーダンスアップデー
ト装置を以下に説明する。
ーション回路でインピーダンスのアップデートの際に発
生する信号歪曲を最少化するインピーダンスアップデー
ト装置を以下に説明する。
【００１９】ターミネーション回路のインピーダンスア
ップデートの際のシステムノイズの発生は、インピーダ
ンスアップデートを図１に示した本発明の好適な実施の
形態のターミネーション回路のようにアップターミネー
ターとダウンターミネーターに分離することにより、あ
る程度解決することができる。なお、この場合において
もアップ/ダウン信号に従いノイズが発生しうる。しか
し、このような問題も、ターミネーション回路のインピ
ーダンスがトランスミッター回路のインピーダンスより
も大きいことを利用し、外部入力信号のレベルに従って
アップ/ダウンターミネーター回路のインピーダンスア
ップデートを別々に行うことにより最少化することがで
きる。
ップデートの際のシステムノイズの発生は、インピーダ
ンスアップデートを図１に示した本発明の好適な実施の
形態のターミネーション回路のようにアップターミネー
ターとダウンターミネーターに分離することにより、あ
る程度解決することができる。なお、この場合において
もアップ/ダウン信号に従いノイズが発生しうる。しか
し、このような問題も、ターミネーション回路のインピ
ーダンスがトランスミッター回路のインピーダンスより
も大きいことを利用し、外部入力信号のレベルに従って
アップ/ダウンターミネーター回路のインピーダンスア
ップデートを別々に行うことにより最少化することがで
きる。
【００２０】以下、本発明のより改善された好ましい実
施の形態を図面を用いて詳しく説明する。なお、関連す
る図面において、同一の構成要素には同一の符号を付し
た。図4a、図4bは、本発明の好適な実施の形態におい
て、アップターミネーター回路とダウンターミネーター
回路とでインピーダンスアップデートを分離して行うた
めの概念図である。より詳しくは、図4aはアップターミ
ネーター回路のインピーダンスアップデートの概念を示
した回路構成図であり、図4bはダウンターミネーター回
路のインピーダンスアップデートの概念を示した回路構
成図である。
施の形態を図面を用いて詳しく説明する。なお、関連す
る図面において、同一の構成要素には同一の符号を付し
た。図4a、図4bは、本発明の好適な実施の形態におい
て、アップターミネーター回路とダウンターミネーター
回路とでインピーダンスアップデートを分離して行うた
めの概念図である。より詳しくは、図4aはアップターミ
ネーター回路のインピーダンスアップデートの概念を示
した回路構成図であり、図4bはダウンターミネーター回
路のインピーダンスアップデートの概念を示した回路構
成図である。
【００２１】図4aに示すように、トランスミッター回路
10が‘ハイ’信号を送るとき、トランスミッター回路10
とターミネーター回路30に流れる電流を見ると、ターミ
ネーター回路30のダウンドライバ側（抵抗NR2）に流れ
る電流I3が最も大きく、トランスミッター回路10の抵抗
R1に流れる電流I1が二番目に大きく、ターミネーター回
路30のアップドライブ側（抵抗NR1）に流れる電流I2が
最も小さい。このとき、最少電流が流れる前記アップド
ライブ側のターミネーションインピーダンスをアップデ
ートさせると、信号の歪曲を最少化することができる。
ここで、記号‘N’は１よりも大きい実数を意味する。
10が‘ハイ’信号を送るとき、トランスミッター回路10
とターミネーター回路30に流れる電流を見ると、ターミ
ネーター回路30のダウンドライバ側（抵抗NR2）に流れ
る電流I3が最も大きく、トランスミッター回路10の抵抗
R1に流れる電流I1が二番目に大きく、ターミネーター回
路30のアップドライブ側（抵抗NR1）に流れる電流I2が
最も小さい。このとき、最少電流が流れる前記アップド
ライブ側のターミネーションインピーダンスをアップデ
ートさせると、信号の歪曲を最少化することができる。
ここで、記号‘N’は１よりも大きい実数を意味する。
【００２２】反対に、図4bに示すように、トランスミッ
ター回路10が‘ロー’信号を送るとき、トランスミッタ
ー回路10とターミネーター回路30に流れる電流を見る
と、ターミネーター回路30のアップドライブ側（抵抗NR
11）に流れる電流I21が最も大きく、前記トランスミッ
ター回路10の抵抗R11に流れる電流I11が二番目に大き
く、前記ターミネーター回路30のダウンドライブ側（抵
抗NR21）に流れる電流I31が最も小さい。このときにも
最少電流が流れる前記ダウンドライブ側のターミネーシ
ョンインピーダンスをアップデートさせると、信号の歪
曲を最少化することができる。ここで、記号‘N’は１
よりも大きい実数を意味する。
ター回路10が‘ロー’信号を送るとき、トランスミッタ
ー回路10とターミネーター回路30に流れる電流を見る
と、ターミネーター回路30のアップドライブ側（抵抗NR
11）に流れる電流I21が最も大きく、前記トランスミッ
ター回路10の抵抗R11に流れる電流I11が二番目に大き
く、前記ターミネーター回路30のダウンドライブ側（抵
抗NR21）に流れる電流I31が最も小さい。このときにも
最少電流が流れる前記ダウンドライブ側のターミネーシ
ョンインピーダンスをアップデートさせると、信号の歪
曲を最少化することができる。ここで、記号‘N’は１
よりも大きい実数を意味する。
【００２３】即ち、本発明の好適な実施の形態では、ア
ップドライブ側とダウンドライブ側のそれぞれに対する
インピーダンスアップデートを実行する。そして、この
際に、外部信号を用いてアップドライブまたはダウンド
ライブのうち最少電流が流れるドライブを検出した後、
その検出結果に従って、最少電流が流れるドライブ側の
インピーダンスを制御して信号の歪曲を最少化する。言
い換えれば、本発明の好適な実施の形態では、アップド
ライブ及びダウンドライブのインピーダンスアップデー
トを個別的に実行する。そして、その際に、入力信号の
レベルに従って最少電流の流れるドライブ側を判断し
て、最少電流が流れるドライブ側のインピーダンスアッ
プデートを実行することにより、信号の歪曲を最少化す
る。
ップドライブ側とダウンドライブ側のそれぞれに対する
インピーダンスアップデートを実行する。そして、この
際に、外部信号を用いてアップドライブまたはダウンド
ライブのうち最少電流が流れるドライブを検出した後、
その検出結果に従って、最少電流が流れるドライブ側の
インピーダンスを制御して信号の歪曲を最少化する。言
い換えれば、本発明の好適な実施の形態では、アップド
ライブ及びダウンドライブのインピーダンスアップデー
トを個別的に実行する。そして、その際に、入力信号の
レベルに従って最少電流の流れるドライブ側を判断し
て、最少電流が流れるドライブ側のインピーダンスアッ
プデートを実行することにより、信号の歪曲を最少化す
る。
【００２４】本発明に係るターミネーション回路のイン
ピーダンスアップデート装置は、アップまたはダウンア
ップデートの個別制御を以下の三つの方法のいずれかに
より実現することが好ましい。
ピーダンスアップデート装置は、アップまたはダウンア
ップデートの個別制御を以下の三つの方法のいずれかに
より実現することが好ましい。
【００２５】第１の方法は、プログラム可能なインピー
ダンス制御器(PIC; Programmable Impedance Controlle
r)で生成されたインピーダンスコードをホールドしなが
ら、セットアップタイムにおいて前記外部入力信号のレ
ベルに従い継続してアップまたはダウンアップデート制
御信号を発生する方法である。
ダンス制御器(PIC; Programmable Impedance Controlle
r)で生成されたインピーダンスコードをホールドしなが
ら、セットアップタイムにおいて前記外部入力信号のレ
ベルに従い継続してアップまたはダウンアップデート制
御信号を発生する方法である。
【００２６】第２の方法は、ホールドタイム毎に外部入
力信号のレベルに従い継続してアップまたはダウンアッ
プデート制御信号を発生する方法である。
力信号のレベルに従い継続してアップまたはダウンアッ
プデート制御信号を発生する方法である。
【００２７】第３の方法は、周期的に発生されるアップ
−アップデートイネーブル信号またはダウン‐アップデ
ートイネーブル信号と外部の入力信号のレベルが所定条
件に一致する場合のみにアップ‐アップデートまたはダ
ウン‐アップデートを制御する制御信号を発生する方法
である。
−アップデートイネーブル信号またはダウン‐アップデ
ートイネーブル信号と外部の入力信号のレベルが所定条
件に一致する場合のみにアップ‐アップデートまたはダ
ウン‐アップデートを制御する制御信号を発生する方法
である。
【００２８】まず、第１の方法、すなわちセットアップ
タイムにおいてアップデートする方法を適用した装置を
本発明の第１実施例として図５及び図６を参照して説明
する。図５は本発明の第１実施例の入力信号レベルによ
るターミネーション回路のインピーダンスアップデート
装置の回路構成図であり、図６は図５に示す回路に備え
られたインバーターの特性を示した図である。
タイムにおいてアップデートする方法を適用した装置を
本発明の第１実施例として図５及び図６を参照して説明
する。図５は本発明の第１実施例の入力信号レベルによ
るターミネーション回路のインピーダンスアップデート
装置の回路構成図であり、図６は図５に示す回路に備え
られたインバーターの特性を示した図である。
【００２９】図４に示した入力信号レベルによるターミ
ネーション回路のインピーダンスアップデート装置の回
路構成は以下の通りである。図中のパッドは図１に示し
たトランスミッター回路10の出力上に存在するものであ
り、前記パッドの出力にアップ‐ターミネーター31、ダ
ウン‐ターミネーター33及びレシーバー20が連結されて
いる。アップ‐ターミネーター31は静電圧源のVDDQと連
結されている。アップ‐ターミネーター31は、プログラ
ム可能なインピーダンスのアップ制御器(PIUC;Programm
able Impedance Up Controller)からのインピーダンス
情報を保持するラッチ41に連結されている。そして、ダ
ウン‐ターミネーター33も、プログラム可能なインピー
ダンスのダウン制御器(PIDC; Programmable Impedance
Down Controller)からのインピーダンス情報を保持する
ラッチ43に連結されている。
ネーション回路のインピーダンスアップデート装置の回
路構成は以下の通りである。図中のパッドは図１に示し
たトランスミッター回路10の出力上に存在するものであ
り、前記パッドの出力にアップ‐ターミネーター31、ダ
ウン‐ターミネーター33及びレシーバー20が連結されて
いる。アップ‐ターミネーター31は静電圧源のVDDQと連
結されている。アップ‐ターミネーター31は、プログラ
ム可能なインピーダンスのアップ制御器(PIUC;Programm
able Impedance Up Controller)からのインピーダンス
情報を保持するラッチ41に連結されている。そして、ダ
ウン‐ターミネーター33も、プログラム可能なインピー
ダンスのダウン制御器(PIDC; Programmable Impedance
Down Controller)からのインピーダンス情報を保持する
ラッチ43に連結されている。
【００３０】前記パッドは、アップ‐ターミネーター31
と連結されたラッチ41に連結されているインバーターIA
とダウン‐ターミネーター33と連結されたラッチ43に連
結されているインバーターIBとも連結されている。
と連結されたラッチ41に連結されているインバーターIA
とダウン‐ターミネーター33と連結されたラッチ43に連
結されているインバーターIBとも連結されている。
【００３１】レシーバー20は比較器で構成され、基準電
圧Vrefを用いる。
圧Vrefを用いる。
【００３２】インバーターIAとラッチ41はアップ‐アッ
プデート制御部50を構成し、インバーターIBとラッチ43
はダウン‐アップデート制御部60を構成する。アップ‐
アップデート制御部50とダウン‐アップデート制御部60
をアップデート個別制御部と総称することにする。
プデート制御部50を構成し、インバーターIBとラッチ43
はダウン‐アップデート制御部60を構成する。アップ‐
アップデート制御部50とダウン‐アップデート制御部60
をアップデート個別制御部と総称することにする。
【００３３】以下、図５に示した本発明の第１実施例と
しての入力信号レベルによるターミネーション回路のイ
ンピーダンスアップデート装置の動作を説明する。一定
サイクルでアップデートされるインピーダンス情報をプ
ログラム可能なインピーダンス制御器PIUCまたはPIDCか
ら受けて、それぞれラッチ41またはラッチ43で保持しな
がら、前記パッド側の外部入力信号レベルに従いアップ
側のラッチ41とダウン側のラッチ43によりアップ‐ター
ミネーター31またはダウン‐ターミネーター33のインピ
ーダンスがアップデートされる。
しての入力信号レベルによるターミネーション回路のイ
ンピーダンスアップデート装置の動作を説明する。一定
サイクルでアップデートされるインピーダンス情報をプ
ログラム可能なインピーダンス制御器PIUCまたはPIDCか
ら受けて、それぞれラッチ41またはラッチ43で保持しな
がら、前記パッド側の外部入力信号レベルに従いアップ
側のラッチ41とダウン側のラッチ43によりアップ‐ター
ミネーター31またはダウン‐ターミネーター33のインピ
ーダンスがアップデートされる。
【００３４】ここで、前記パッドに連結されたインバー
ターIA、IBの特性は図６に示す通りである。即ち、外部
入力信号が充分に‘ハイ’となるとき、インバーターIA
が遷移して、最少電流が流れるアップ‐ターミネーター
31に対してアップデートされたインピーダンス情報を渡
す。反対に、外部入力信号が充分に‘ロー’となると
き、インバーターIBが遷移して最少電流が流れるダウン
‐ターミネーター33に対してアップデートされたインピ
ーダンス情報を渡す。
ターIA、IBの特性は図６に示す通りである。即ち、外部
入力信号が充分に‘ハイ’となるとき、インバーターIA
が遷移して、最少電流が流れるアップ‐ターミネーター
31に対してアップデートされたインピーダンス情報を渡
す。反対に、外部入力信号が充分に‘ロー’となると
き、インバーターIBが遷移して最少電流が流れるダウン
‐ターミネーター33に対してアップデートされたインピ
ーダンス情報を渡す。
【００３５】よって、外部入力信号のレベルに従ってイ
ンピーダンスのアップまたはダウンアップデートを個別
的に継続して制御することができる。言い換えれば、ア
ップデート個別制御部50,60は、外部入力信号のレベル
を判断し、それに従って最少電流が流れるターミネータ
ーへのアップまたはダウンインピーダンスアップデート
をそれぞれ制御する制御信号（インピーダンス情報）を
発生し、アップ‐ターミネーター31またはダウン‐ター
ミネーター33に伝達する。
ンピーダンスのアップまたはダウンアップデートを個別
的に継続して制御することができる。言い換えれば、ア
ップデート個別制御部50,60は、外部入力信号のレベル
を判断し、それに従って最少電流が流れるターミネータ
ーへのアップまたはダウンインピーダンスアップデート
をそれぞれ制御する制御信号（インピーダンス情報）を
発生し、アップ‐ターミネーター31またはダウン‐ター
ミネーター33に伝達する。
【００３６】アップ‐ターミネーター31は、アップ‐ア
ップデート制御部50からアップインピーダンスアップデ
ートを制御する制御信号としてのインピーダンス情報が
印加されると、そのインピーダンス情報に従ってインピ
ーダンスをアップデートする。ダウン‐ターミネーター
33は、ダウンアップデート制御部60からダウンインピー
ダンスアップデートを制御する制御信号としてのインピ
ーダンス情報が印加されると、そのインピーダンス情報
に従ってインピーダンスをアップデートする。
ップデート制御部50からアップインピーダンスアップデ
ートを制御する制御信号としてのインピーダンス情報が
印加されると、そのインピーダンス情報に従ってインピ
ーダンスをアップデートする。ダウン‐ターミネーター
33は、ダウンアップデート制御部60からダウンインピー
ダンスアップデートを制御する制御信号としてのインピ
ーダンス情報が印加されると、そのインピーダンス情報
に従ってインピーダンスをアップデートする。
【００３７】次に、第２の方法、すなわちホールドタイ
ム毎に外部入力信号のレベルに従って最少電流が流れる
ターミネーター回路のアップまたはダウンアップデート
制御信号を継続して発生する方法を適用した装置を本発
明の第２実施例として図７を参照して説明する。図７
は、本発明の第２実施例としての入力信号レベルによる
ターミネーション回路のインピーダンスアップデート装
置の回路構成図である。図７に示した入力信号レベルに
よるターミネーション回路のインピーダンスアップデー
ト装置の回路構成は以下の通りである。
ム毎に外部入力信号のレベルに従って最少電流が流れる
ターミネーター回路のアップまたはダウンアップデート
制御信号を継続して発生する方法を適用した装置を本発
明の第２実施例として図７を参照して説明する。図７
は、本発明の第２実施例としての入力信号レベルによる
ターミネーション回路のインピーダンスアップデート装
置の回路構成図である。図７に示した入力信号レベルに
よるターミネーション回路のインピーダンスアップデー
ト装置の回路構成は以下の通りである。
【００３８】図中のパッドは図１に示したトランスミッ
ター回路10の出力上に存在するパッドであり、前記パッ
ドの出力にアップ‐ターミネーター31、ダウン‐ターミ
ネーター33及びレシーバー20が連結されている。アップ
‐ターミネーター31は、プログラム可能なインピーダン
スのアップ制御器PIUCからのインピーダンス情報を保持
するラッチ61に連結され、ダウン‐ターミネーター33は
プログラム可能なインピーダンスのダウン制御器PIDCか
らのインピーダンス情報を保持するラッチ63に連結され
ている。
ター回路10の出力上に存在するパッドであり、前記パッ
ドの出力にアップ‐ターミネーター31、ダウン‐ターミ
ネーター33及びレシーバー20が連結されている。アップ
‐ターミネーター31は、プログラム可能なインピーダン
スのアップ制御器PIUCからのインピーダンス情報を保持
するラッチ61に連結され、ダウン‐ターミネーター33は
プログラム可能なインピーダンスのダウン制御器PIDCか
らのインピーダンス情報を保持するラッチ63に連結され
ている。
【００３９】レシーバー20は比較器で構成され、基準電
圧Vrefを用いる。レシーバー20の出力は入力バッファ70
に連結されている。入力バッファ70の出力はラッチ61に
連結され、入力バッファ70の出力の反転信号はラッチ63
に連結される。入力バッファ70は比較器で構成され、内
部クロック信号Klatchによって制御される。ここで、ラ
ッチ61,63及び入力バッファ70はアップデート個別制御
部80を構成する。
圧Vrefを用いる。レシーバー20の出力は入力バッファ70
に連結されている。入力バッファ70の出力はラッチ61に
連結され、入力バッファ70の出力の反転信号はラッチ63
に連結される。入力バッファ70は比較器で構成され、内
部クロック信号Klatchによって制御される。ここで、ラ
ッチ61,63及び入力バッファ70はアップデート個別制御
部80を構成する。
【００４０】図７に示した本発明の第２実施例の入力信
号レベルによるターミネーション回路のインピーダンス
アップデート装置の動作を説明すると、一定サイクルで
アップデートされたインピーダンス情報をプログラム可
能なインピーダンス制御器PIUCまたはPIDCで受けて、そ
れぞれラッチ61またはラッチ63で保持する。
号レベルによるターミネーション回路のインピーダンス
アップデート装置の動作を説明すると、一定サイクルで
アップデートされたインピーダンス情報をプログラム可
能なインピーダンス制御器PIUCまたはPIDCで受けて、そ
れぞれラッチ61またはラッチ63で保持する。
【００４１】前記パッドを通して入力される外部入力信
号は、レシーバー20を経て入力バッファ70に入力され
る。入力バッファ70がその入力信号を内部クロック信号
Klatchに従ってCMOSレベルでホールドしている間に、入
力信号レベル（アップまたはダウン）に従って、すなわ
ち、（入力信号レベルに従って）最少電流が流れるター
ミネーターがアップ側であるかダウン側であるかに応じ
て、PIUCまたはPIDCで受けてラッチ61または63に保持さ
れたインピーダンス情報をアップ‐ターミネーター31ま
たはダウン‐ターミネーター33に対してインピーダンス
情報を伝達することによりインピーダンスのアップデー
トを実現する。
号は、レシーバー20を経て入力バッファ70に入力され
る。入力バッファ70がその入力信号を内部クロック信号
Klatchに従ってCMOSレベルでホールドしている間に、入
力信号レベル（アップまたはダウン）に従って、すなわ
ち、（入力信号レベルに従って）最少電流が流れるター
ミネーターがアップ側であるかダウン側であるかに応じ
て、PIUCまたはPIDCで受けてラッチ61または63に保持さ
れたインピーダンス情報をアップ‐ターミネーター31ま
たはダウン‐ターミネーター33に対してインピーダンス
情報を伝達することによりインピーダンスのアップデー
トを実現する。
【００４２】よって、内部クロック信号によって定めら
れうるホールドタイム毎に外部入力信号のレベルに従っ
て継続してアップまたはダウンアップデート制御信号を
発生させて、インピーダンスのアップまたはダウンアッ
プデートを個別的に制御し、これにより信号歪曲を防止
することができる。
れうるホールドタイム毎に外部入力信号のレベルに従っ
て継続してアップまたはダウンアップデート制御信号を
発生させて、インピーダンスのアップまたはダウンアッ
プデートを個別的に制御し、これにより信号歪曲を防止
することができる。
【００４３】言い換えれば、アップデート個別制御部80
は外部入力信号のレベルを判断して最小電流の流れるタ
ーミネーター回路のアップまたはダウンインピーダンス
アップデートをそれぞれ制御する制御信号を発生してア
ップ‐ターミネーター31またはダウン‐ターミネーター
33に伝達する。アップ‐ターミネーター31は、アップデ
ート個別制御部80から前記アップインピーダンスアップ
デートを制御する制御信号としてのインピーダンス情報
が印加されると、そのインピーダンス情報に従ってイン
ピーダンスをアップデートする。ダウン‐ターミネータ
ー33は、アップデート個別制御部80から前記ダウンイン
ピーダンスアップデートを制御する制御信号としてのイ
ンピーダンス情報が印加されると、そのインピーダンス
情報に従ってインピーダンスをアップデートする。
は外部入力信号のレベルを判断して最小電流の流れるタ
ーミネーター回路のアップまたはダウンインピーダンス
アップデートをそれぞれ制御する制御信号を発生してア
ップ‐ターミネーター31またはダウン‐ターミネーター
33に伝達する。アップ‐ターミネーター31は、アップデ
ート個別制御部80から前記アップインピーダンスアップ
デートを制御する制御信号としてのインピーダンス情報
が印加されると、そのインピーダンス情報に従ってイン
ピーダンスをアップデートする。ダウン‐ターミネータ
ー33は、アップデート個別制御部80から前記ダウンイン
ピーダンスアップデートを制御する制御信号としてのイ
ンピーダンス情報が印加されると、そのインピーダンス
情報に従ってインピーダンスをアップデートする。
【００４４】最後に、第３の方法、すなわち周期的に発
生されるアップ‐アップデートイネーブル信号またはダ
ウン‐アップデートイネーブル信号と外部の入力信号の
レベルが所定条件に一致する場合にのみアップ‐アップ
デートまたはダウン‐アップデートを制御する制御信号
を発生する方法を適用した装置を図８及び図９を参照し
て本発明の第３実施例及び第４実施例として説明する。
生されるアップ‐アップデートイネーブル信号またはダ
ウン‐アップデートイネーブル信号と外部の入力信号の
レベルが所定条件に一致する場合にのみアップ‐アップ
デートまたはダウン‐アップデートを制御する制御信号
を発生する方法を適用した装置を図８及び図９を参照し
て本発明の第３実施例及び第４実施例として説明する。
【００４５】まず、図８は、本発明の第３実施例として
の外部信号によるターミネーション回路のインピーダン
スアップデート装置、より詳しくは、セットアップタイ
ムごとに周期的に発生されるイネーブル信号と外部入力
信号によるターミネーション回路のインピーダンスアッ
プデート装置の回路構成図である。図８に示したターミ
ネーション回路のインピーダンスアップデート装置の回
路構成は以下の通りである。
の外部信号によるターミネーション回路のインピーダン
スアップデート装置、より詳しくは、セットアップタイ
ムごとに周期的に発生されるイネーブル信号と外部入力
信号によるターミネーション回路のインピーダンスアッ
プデート装置の回路構成図である。図８に示したターミ
ネーション回路のインピーダンスアップデート装置の回
路構成は以下の通りである。
【００４６】図中のパッドは図１に示したトランスミッ
ター回路10の出力上に存在するパッドであり、前記パッ
ドの出力にアップ‐ターミネーター31、ダウン‐ターミ
ネーター33及びレシーバー20が連結されている。アップ
‐ターミネーター31は静電圧源VDDQと連結されている。
アップ‐ターミネーター31はプログラム可能なインピー
ダンスのアップ制御器PIUCからのインピーダンス情報を
保持するラッチ91に連結され、ダウン‐ターミネーター
33はプログラム可能なインピーダンスのダウン制御器PI
DCからのインピーダンス情報を保持するラッチ93に連結
されている。
ター回路10の出力上に存在するパッドであり、前記パッ
ドの出力にアップ‐ターミネーター31、ダウン‐ターミ
ネーター33及びレシーバー20が連結されている。アップ
‐ターミネーター31は静電圧源VDDQと連結されている。
アップ‐ターミネーター31はプログラム可能なインピー
ダンスのアップ制御器PIUCからのインピーダンス情報を
保持するラッチ91に連結され、ダウン‐ターミネーター
33はプログラム可能なインピーダンスのダウン制御器PI
DCからのインピーダンス情報を保持するラッチ93に連結
されている。
【００４７】前記パッドは、インバーターIAとインバー
ターIBとにそれぞれ連結され、インバーターIAはNANDゲ
ートNAND1の入力に連結され、インバーターIBはNANDゲ
ートNAND2の入力に連結されている。NANDゲートNAND1の
他の入力にはアップ‐アップデートイネーブル信号が連
結され、出力がラッチ91に連結されている。そして、NA
NDゲートNAND2の他の入力にはダウン‐アップデートイ
ネーブル信号が連結され、出力がラッチ93に連結されて
いる。
ターIBとにそれぞれ連結され、インバーターIAはNANDゲ
ートNAND1の入力に連結され、インバーターIBはNANDゲ
ートNAND2の入力に連結されている。NANDゲートNAND1の
他の入力にはアップ‐アップデートイネーブル信号が連
結され、出力がラッチ91に連結されている。そして、NA
NDゲートNAND2の他の入力にはダウン‐アップデートイ
ネーブル信号が連結され、出力がラッチ93に連結されて
いる。
【００４８】レシーバー20は比較器で構成され、基準電
圧Vrefを用いる。
圧Vrefを用いる。
【００４９】インバーターIA、NAND1及びラッチ91は、
アップ‐アップデート制御部90を構成し、インバーター
IB、NAND2及びラッチ93は、ダウン‐アップデート制御
部100を構成する。アップ‐アップデート制御部90とダ
ウン‐アップデート制御部100をアップデート個別制御
部と総称することにする。
アップ‐アップデート制御部90を構成し、インバーター
IB、NAND2及びラッチ93は、ダウン‐アップデート制御
部100を構成する。アップ‐アップデート制御部90とダ
ウン‐アップデート制御部100をアップデート個別制御
部と総称することにする。
【００５０】図８に示した本発明の第３実施例の外部入
力信号とアップ‐アップデートイネーブル信号とダウン
‐アップデートイネーブル信号によるターミネーション
回路のインピーダンスアップデート装置は、図５に示し
たターミネーション回路のインピーダンスアップデート
装置が外部入力信号に従い継続してアップデートされな
ければならないという点を補完した装置である。
力信号とアップ‐アップデートイネーブル信号とダウン
‐アップデートイネーブル信号によるターミネーション
回路のインピーダンスアップデート装置は、図５に示し
たターミネーション回路のインピーダンスアップデート
装置が外部入力信号に従い継続してアップデートされな
ければならないという点を補完した装置である。
【００５１】すなわち、この装置は、チップ内で一定し
た間隔のアップ‐アップデートイネーブル信号とダウン
‐アップデートイネーブル信号を発生させて、この信号
がアクティブレベルで外部信号が所定レベルであるとき
のみにアップデートを実行することにより、継続してア
ップデートを実行する。これにより、システムに与える
負荷を減少させることができる。
た間隔のアップ‐アップデートイネーブル信号とダウン
‐アップデートイネーブル信号を発生させて、この信号
がアクティブレベルで外部信号が所定レベルであるとき
のみにアップデートを実行することにより、継続してア
ップデートを実行する。これにより、システムに与える
負荷を減少させることができる。
【００５２】さらに言い換えれば、アップデート個別制
御部90,100は外部入力信号のレベルを判断してアップま
たはダウンインピーダンスアップデートをそれぞれ制御
する制御信号を発生してアップ‐ターミネーター31また
はダウン‐ターミネーター33に伝達する。アップ‐ター
ミネーター31は、アップ‐アップデート制御部90からア
ップインピーダンスアップデートを制御する制御信号と
してのインピーダンス情報が印加されると、そのインピ
ーダンス情報に従ってインピーダンスをアップデートす
る。ダウン‐ターミネーター33は、ダウンアップデート
制御部100からダウンインピーダンスアップデートを制
御する制御信号としてのインピーダンス情報が印加され
ると、そのインピーダンス情報に従ってインピーダンス
をアップデートする。
御部90,100は外部入力信号のレベルを判断してアップま
たはダウンインピーダンスアップデートをそれぞれ制御
する制御信号を発生してアップ‐ターミネーター31また
はダウン‐ターミネーター33に伝達する。アップ‐ター
ミネーター31は、アップ‐アップデート制御部90からア
ップインピーダンスアップデートを制御する制御信号と
してのインピーダンス情報が印加されると、そのインピ
ーダンス情報に従ってインピーダンスをアップデートす
る。ダウン‐ターミネーター33は、ダウンアップデート
制御部100からダウンインピーダンスアップデートを制
御する制御信号としてのインピーダンス情報が印加され
ると、そのインピーダンス情報に従ってインピーダンス
をアップデートする。
【００５３】最後に、図９は、本発明の第４実施例の外
部信号によるターミネーション回路のインピーダンスア
ップデート装置、より詳しくは、ホールドタイムごとに
周期的に発生されるイネーブル信号と外部入力信号によ
るターミネーション回路のインピーダンスアップデート
装置の回路構成図である。この装置の回路構成は以下の
通りである。
部信号によるターミネーション回路のインピーダンスア
ップデート装置、より詳しくは、ホールドタイムごとに
周期的に発生されるイネーブル信号と外部入力信号によ
るターミネーション回路のインピーダンスアップデート
装置の回路構成図である。この装置の回路構成は以下の
通りである。
【００５４】パッドは図１に示したトランスミッター回
路10の出力上に存在するパッドであり、前記パッドの出
力にアップ‐ターミネーター31、ダウン‐ターミネータ
ー33及びレシーバー20が連結されている。アップ‐ター
ミネーター31はプログラム可能なインピーダンスのアッ
プ制御器PIUCからのインピーダンス情報を保持するラッ
チ111に連結され、ダウン‐ターミネーター33はプログ
ラム可能なインピーダンスのダウン制御器PIDCからのイ
ンピーダンス情報を保持するラッチ113に連結されてい
る。
路10の出力上に存在するパッドであり、前記パッドの出
力にアップ‐ターミネーター31、ダウン‐ターミネータ
ー33及びレシーバー20が連結されている。アップ‐ター
ミネーター31はプログラム可能なインピーダンスのアッ
プ制御器PIUCからのインピーダンス情報を保持するラッ
チ111に連結され、ダウン‐ターミネーター33はプログ
ラム可能なインピーダンスのダウン制御器PIDCからのイ
ンピーダンス情報を保持するラッチ113に連結されてい
る。
【００５５】レシーバー20は比較器で構成され、基準電
圧Vrefを用いる。レシーバー20の出力は入力バッファ12
0に連結され、入力バッファ120の出力はNANDゲートNAND
11の入力及びANDゲートAND21の入力に連結されている。
NANDゲートNAND11の他の入力にはアップ‐アップデート
イネーブル信号が連結され、出力がラッチ111に連結さ
れている。そして、ANDゲートAND21の他の入力にはダウ
ン‐アップデートイネーブル信号が連結され、出力がラ
ッチ113に連結されている。入力バッファ120は比較器で
構成され、クロック入力端子が内部クロック信号Klatch
に連結されている。ここで、ラッチ111、ラッチ113、NA
ND11、AND21及び入力バッファ120は、アップデート個別
制御部130を構成する。
圧Vrefを用いる。レシーバー20の出力は入力バッファ12
0に連結され、入力バッファ120の出力はNANDゲートNAND
11の入力及びANDゲートAND21の入力に連結されている。
NANDゲートNAND11の他の入力にはアップ‐アップデート
イネーブル信号が連結され、出力がラッチ111に連結さ
れている。そして、ANDゲートAND21の他の入力にはダウ
ン‐アップデートイネーブル信号が連結され、出力がラ
ッチ113に連結されている。入力バッファ120は比較器で
構成され、クロック入力端子が内部クロック信号Klatch
に連結されている。ここで、ラッチ111、ラッチ113、NA
ND11、AND21及び入力バッファ120は、アップデート個別
制御部130を構成する。
【００５６】図９に示した本発明の第４実施例の外部信
号によるターミネーション回路のインピーダンスアップ
デート装置の動作も図８に示したターミネーション回路
のインピーダンスアップデート装置と類似した動作をす
る。具体的には、チップ内で一定した間隔のアップ‐ア
ップデートイネーブル信号とダウン‐アップデートイネ
ーブル信号を発生させて、この信号がアクティブレベル
で外部信号が所定レベルであるときにのみインピーダン
スアップデートをアップ/ダウン個別的に制御し、シス
テムに与える負荷を減少させる。
号によるターミネーション回路のインピーダンスアップ
デート装置の動作も図８に示したターミネーション回路
のインピーダンスアップデート装置と類似した動作をす
る。具体的には、チップ内で一定した間隔のアップ‐ア
ップデートイネーブル信号とダウン‐アップデートイネ
ーブル信号を発生させて、この信号がアクティブレベル
で外部信号が所定レベルであるときにのみインピーダン
スアップデートをアップ/ダウン個別的に制御し、シス
テムに与える負荷を減少させる。
【００５７】言い換えれば、アップデート個別制御部13
0は外部入力信号のレベルを判断してアップまたはダウ
ンインピーダンスアップデートをそれぞれ制御する制御
信号を発生してアップ‐ターミネーター31またはダウン
‐ターミネーター33に伝達する。アップ‐ターミネータ
ー31は、アップデート個別制御部130から前記アップ‐
インピダンスアップデートを制御する制御信号としての
インピーダンス情報が印加されると、そのインピーダン
ス情報に従ってインピーダンスをアップデートする。ダ
ウン‐ターミネーター33は、アップデート個別制御部13
0から前記ダウンインピダンスアップデートを制御する
制御信号としてのインピーダンス情報が印加されると、
そのインピーダンス情報に従ってインピーダンスをアッ
プデートする。
0は外部入力信号のレベルを判断してアップまたはダウ
ンインピーダンスアップデートをそれぞれ制御する制御
信号を発生してアップ‐ターミネーター31またはダウン
‐ターミネーター33に伝達する。アップ‐ターミネータ
ー31は、アップデート個別制御部130から前記アップ‐
インピダンスアップデートを制御する制御信号としての
インピーダンス情報が印加されると、そのインピーダン
ス情報に従ってインピーダンスをアップデートする。ダ
ウン‐ターミネーター33は、アップデート個別制御部13
0から前記ダウンインピダンスアップデートを制御する
制御信号としてのインピーダンス情報が印加されると、
そのインピーダンス情報に従ってインピーダンスをアッ
プデートする。
【００５８】このような本発明の好ましい実施例は、タ
ーミネーター回路20をアップターミネーター31とダウン
ターミネーター33に区分し、トランスミッター回路10か
ら入力される外部入力信号のレベルに従い前記アップま
たはダウンターミネーターのうち電流が一番少なく流れ
るターミネーター側のインピーダンスをアップデートす
るアップデート方法を適用したものである。
ーミネーター回路20をアップターミネーター31とダウン
ターミネーター33に区分し、トランスミッター回路10か
ら入力される外部入力信号のレベルに従い前記アップま
たはダウンターミネーターのうち電流が一番少なく流れ
るターミネーター側のインピーダンスをアップデートす
るアップデート方法を適用したものである。
【００５９】従って、本発明の好ましい実施例では、タ
ーミネーション回路のインピーダンスアップデートの制
御において、アップまたはダウンターミネーターのうち
外部入力信号を用いて最少電流の流れるターミネーター
を検出し、最少電流が流れるターミネーターのインピー
ダンスアップデートを行うことにより、アップ/ダウン
ターミネーターのインピーダンスアップデートを個別的
に制御する。
ーミネーション回路のインピーダンスアップデートの制
御において、アップまたはダウンターミネーターのうち
外部入力信号を用いて最少電流の流れるターミネーター
を検出し、最少電流が流れるターミネーターのインピー
ダンスアップデートを行うことにより、アップ/ダウン
ターミネーターのインピーダンスアップデートを個別的
に制御する。
【００６０】本発明は、上記の実施例以外の装置によっ
ても実施することができる。例えば、アップ/ダウンタ
ーミネーターにそれぞれ電流比較器を連結して、両ター
ミネーターのうち小さい電流が流れるターミネーターを
感知して、これに従ってアップまたはダウンターミネー
ターのそれぞれに対してインピーダンスアップデートを
実行することもできる。なお、ここではその具体的な回
路は省略する。
ても実施することができる。例えば、アップ/ダウンタ
ーミネーターにそれぞれ電流比較器を連結して、両ター
ミネーターのうち小さい電流が流れるターミネーターを
感知して、これに従ってアップまたはダウンターミネー
ターのそれぞれに対してインピーダンスアップデートを
実行することもできる。なお、ここではその具体的な回
路は省略する。
【００６１】一方、本発明の詳細な説明では具体的な実
施例を例示的に挙げて説明したが、本発明の技術的思想
を逸脱しない範囲で様々な変形が可能であることは勿論
である。従って、本発明の技術的範囲は、上記の実施例
によって限定解釈されるべきものではなく、特許請求の
範囲に基づいて解釈されるべきであり、また、特許請求
の範囲に記載された発明と均等な範囲にも保護範囲が及
ぶものと解釈されるべきである。
施例を例示的に挙げて説明したが、本発明の技術的思想
を逸脱しない範囲で様々な変形が可能であることは勿論
である。従って、本発明の技術的範囲は、上記の実施例
によって限定解釈されるべきものではなく、特許請求の
範囲に基づいて解釈されるべきであり、また、特許請求
の範囲に記載された発明と均等な範囲にも保護範囲が及
ぶものと解釈されるべきである。
【００６２】
【発明の効果】以上説明したように本発明によれば、例
えば、ターミネーション回路のインピーダンスアップデ
ートをアップまたはダウン別に個別的に制御することに
よりシステムノイズの発生を減少させることができると
いう効果がある。
えば、ターミネーション回路のインピーダンスアップデ
ートをアップまたはダウン別に個別的に制御することに
よりシステムノイズの発生を減少させることができると
いう効果がある。
【００６３】また、本発明によれば、例えば、ターミネ
ーション回路のインピーダンスアップデートをアップ及
びダウンに分離して制御し、セットアップタイム及びホ
ールドタイムのように、特定時間にのみ又は周期的にの
みインピーダンスアップデートを行うことにより、シス
テムノイズの発生を最少にしながらシステム負荷を減少
させることができるという効果がある。
ーション回路のインピーダンスアップデートをアップ及
びダウンに分離して制御し、セットアップタイム及びホ
ールドタイムのように、特定時間にのみ又は周期的にの
みインピーダンスアップデートを行うことにより、シス
テムノイズの発生を最少にしながらシステム負荷を減少
させることができるという効果がある。
【図１】本発明の好適な実施の形態のターミネーション
のための回路を示した図である。
のための回路を示した図である。
【図２ａ】ターミネーター回路が全てオントランジショ
ン状態の動作図である。
ン状態の動作図である。
【図２ｂ】ターミネーター回路が全てオフトランジショ
ン状態の動作図である。
ン状態の動作図である。
【図３ａ】図2aのようにターミネーター回路が全てオン
トランジション状態におけるグリッチ信号波形を示した
図である。
トランジション状態におけるグリッチ信号波形を示した
図である。
【図３ｂ】図2bのようにターミネーター回路が全てオフ
トランジション状態におけるグリッチ信号波形を示した
図である。
トランジション状態におけるグリッチ信号波形を示した
図である。
【図４ａ】アップ/ダウンターミネーター回路のインピ
ーダンスアップデートを分離して行う発明を適用したア
ップ‐ターミネーター回路のインピーダンスアップデー
ト概念を示した回路構成図である。
ーダンスアップデートを分離して行う発明を適用したア
ップ‐ターミネーター回路のインピーダンスアップデー
ト概念を示した回路構成図である。
【図４ｂ】アップ/ダウンターミネーター回路のインピ
ーダンスアップデートを分離して行う発明を適用したダ
ウン‐ターミネーター回路のインピーダンスアップデー
ト概念を示した回路構成図である。
ーダンスアップデートを分離して行う発明を適用したダ
ウン‐ターミネーター回路のインピーダンスアップデー
ト概念を示した回路構成図である。
【図５】本発明の第１実施例としての入力信号レベルに
よるターミネーション回路のインピーダンスアップデー
ト装置の回路構成図である。
よるターミネーション回路のインピーダンスアップデー
ト装置の回路構成図である。
【図６】図５に具備されるインバーター特性を示した図
である。
である。
【図７】本発明の第２実施例としての入力信号レベルに
よるターミネーション回路のインピーダンスアップデー
ト装置の回路構成図である。
よるターミネーション回路のインピーダンスアップデー
ト装置の回路構成図である。
【図８】本発明の第３実施例としての外部信号によるタ
ーミネーション回路のインピーダンスアップデート装置
の回路構成図である。
ーミネーション回路のインピーダンスアップデート装置
の回路構成図である。
【図９】本発明の第４実施例としての外部信号によるタ
ーミネーション回路のインピーダンスアップデート装置
の回路構成図である。
ーミネーション回路のインピーダンスアップデート装置
の回路構成図である。
10：トランスミッター回路 20：レシーバー回路 30：ターミネーター回路 31：アップ‐ターミネーター 33：ダウン‐ターミネーター 50,90：アップ‐アップデート制御部 60,100：ダウン‐アップデート制御部 70,120：入力バッファ 80,130：アップデート個別制御部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA40 BB24 CC00 CC14 DD12 EE14 5K029 AA02 BB03 CC01 HH01 JJ08
Claims (11)
- 【請求項１】 ターミネーション回路のインピーダンス
アップデート装置において、 アップターミネーターとダウンターミネーターとを有す
るターミネーター回路と、 外部入力信号のレベルを判断して前記アップターミネー
ターまたは前記ダウンターミネーターのインピーダンス
アップデートをそれぞれ個別制御するアップデート個別
制御部と、 を備えることを特徴とするターミネーション回路のイン
ピーダンスアップデート装置。 - 【請求項２】 前記アップデート個別制御部は、プログ
ラム可能なインピーダンス制御器のインピーダンスコー
ドをラッチしながら、前記外部入力信号のレベルに従っ
て、該インピーダンスコードに応じた前記アップターミ
ネーターまたは前記ダウンターミネーターのアップデー
トを継続してそれぞれ行うことを特徴とする請求項１に
記載のターミネーション回路のインピーダンスアップデ
ート装置。 - 【請求項３】 前記アップデート個別制御部は、周期的
に発生されるアップ‐アップデートイネーブル信号また
はダウン‐アップデートイネーブル信号と前記外部の入
力信号のレベルが所定条件に一致する場合にのみ、前記
アップターミネーターのインピーダンスアップデートま
たは前記ダウンターミネーターのインピーダンスアップ
デートを行うことを特徴とする請求項１に記載のターミ
ネーション回路のインピーダンスアップデート装置。 - 【請求項４】 前記アップデート個別制御部は、セット
アップ及びホールドタイムにおいてのみ、前記外部入力
信号のレベルに従って前記アップターミネーターまたは
前記ダウンターミネーターのインピーダンスアップデー
トを行うことを特徴とする請求項１に記載のターミネー
ション回路のインピーダンスアップデート装置。 - 【請求項５】 ターミネーション回路のインピーダンス
アップデート装置において、 トランスミッターからの外部入力信号にそれぞれ入力が
連結された第１インバーター及び第２インバーター、前
記第１インバーターの出力に連結されてプログラム可能
なインピーダンスアップ制御器からのインピーダンス情
報を保持する第１ラッチ、及び、前記第２インバーター
の出力に連結されてプログラム可能なインピーダンスダ
ウン制御器からのインピーダンス情報を保持する第２ラ
ッチを有し、前記外部入力信号が論理ハイに維持されて
いるときに前記第１インバーターが遷移してアップ‐タ
ーミネーターのインピーダンスアップデート制御信号を
発生し、前記外部入力信号が論理ローに維持されている
ときに前記第２インバーターが遷移してダウン‐ターミ
ネーターのインピーダンスアップデート制御信号を発生
するアップデート個別制御部と、 前記トランスミッター回路からの外部入力信号に共通に
連結されたアップ‐ターミネーターとダウン‐ターミネ
ーターを有し、前記アップデート個別制御部から前記ア
ップ‐ターミネーターのインピーダンスアップデートを
制御する制御信号が印加されると、前記第１ラッチから
インピーダンス情報の提供を受けて前記アップ‐ターミ
ネーターのインピーダンスをアップ‐デートし、前記ア
ップデート個別制御部から前記ダウン‐ターミネーター
のインピーダンスアップデートを制御する制御信号が印
加されると、前記第２ラッチからインピーダンス情報の
提供を受けて前記ダウン‐ターミネーターのインピーダ
ンスをアップデートするターミネーター回路と、 を備えることを特徴とするターミネーション回路のイン
ピーダンスアップデート装置。 - 【請求項６】 前記アップデート個別制御部は、前記第
１インバーターの出力を一つの入力とし、周期的に発生
されるアップ‐アップデートイネーブル信号を他の入力
とし、出力が前記第１ラッチに連結された第１NANDゲー
ト、及び、第２インバーターの出力を一つの入力とし、
周期的に発生されるダウン‐アップデートイネーブル信
号を他の入力とし、出力が前記第２ラッチに連結された
第２NANDゲートをさらに具備し、 前記周期的に発生されるアップ‐アップデートイネーブ
ル信号またはダウン‐アップデートイネーブル信号と前
記外部の入力信号のレベルがNANDされる場合にのみ、ア
ップ‐アップデートまたはダウン‐アップデートを制御
する制御信号を発生することを特徴とする請求項５に記
載のターミネーション回路のインピーダンスアップデー
ト装置。 - 【請求項７】 ターミネーション回路のインピーダンス
アップデート装置において、 トランスミッター回路と、 前記トランスミッター回路と連結されて外部入力信号を
受けるレシーバー回路と、 入力が前記レシーバー回路の出力に連結され、クロック
端子がセットアップ及びホールドタイムを指定する内部
クロック信号に連結され、出力が第１ラッチに連結さ
れ、反転出力が第２ラッチに連結された入力バッファ、
プログラム可能なインピーダンスアップ制御器からのイ
ンピーダンス情報を保持する前記第１ラッチ、及び、プ
ログラム可能なインピーダンスダウン制御器からのイン
ピーダンス情報を保持する前記第２ラッチを有し、前記
セットアップ及びホールドタイムにおいてのみ前記レシ
ーバー回路を経た外部入力信号のアップまたはダウンレ
ベルに従ってアップまたはダウンアップデート制御信号
を発生してインピーダンスのアップまたはダウンアップ
デートを個別的に制御するアップデート個別制御部と、 前記トランスミッター回路からの外部入力信号に共通に
連結されたアップ‐ターミネーターとダウン‐ターミネ
ーターを有し、前記アップデート個別制御部から前記ア
ップ‐ターミネーターのインピーダンスアップデートを
制御する制御信号が印加されると、前記第１ラッチから
インピーダンス情報の提供を受けて前記アップターミネ
ーターのインピーダンスをアップ‐デートし、前記アッ
プデート個別制御部から前記ダウン‐ターミネーターの
インピーダンスアップデートを制御する制御信号が印加
されると、前記第２ラッチからインピーダンス情報の提
供を受けて前記ダウン‐ターミネーターのインピーダン
スをアップデートするターミネーター回路と、 を備えることを特徴とするターミネーション回路のイン
ピーダンスアップデート装置。 - 【請求項８】 前記アップデート個別制御部は、前記入
力バッファの出力を一つの入力とし、周期的に発生され
るアップ‐アップデートイネーブル信号を他の入力と
し、出力が前記第１ラッチに連結されたNANDゲート、及
び、前記入力バッファの出力を一つの入力とし、周期的
に発生されるダウン‐アップデートイネーブル信号を他
の入力とし、出力が前記第２ラッチに連結されたANDゲ
ートをさらに具備し、 前記周期的に発生されるアップ‐アップデートイネーブ
ル信号またはダウン‐アップデートイネーブル信号と前
記外部の入力信号のレベルがNANDまたはANDされる場合
にのみ、アップ‐アップデートまたはダウン‐アップデ
ートを制御する制御信号を発生することを特徴とする請
求項７に記載のターミネーション回路のインピーダンス
アップデート装置。 - 【請求項９】 外部入力信号のレベルを判断して最少電
流の流れるターミネーターを検出するアップデート個別
制御部とアップ/ダウン分離されたターミネーターを具
備するターミネーション回路のインピーダンスアップデ
ート方法において、 外部入力信号のレベルを判断して前記アップまたはダウ
ンターミネーターのうち最少電流の流れるターミネータ
ー部分を検出する第１段階と、 前記第１段階から検出された最少電流の流れるターミネ
ーター部分のみのインピーダンスアップデートを制御す
る第２段階と、 を含むことを特徴とするターミネーション回路のインピ
ーダンスアップデート方法。 - 【請求項１０】 前記第１段階は、セットアップタイム
及びホールドタイムにおいてのみ実行されることを特徴
とする請求項９に記載のターミネーション回路のインピ
ーダンスアップデート装置。 - 【請求項１１】 前記第１段階は、周期的に発生される
アップデートイネーブル信号がある場合にのみ実行され
ることを特徴とする請求項９に記載のターミネーション
回路のインピーダンスアップデート装置。
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