JPH06260922A - 自己調節式インピーダンス整合ドライバ - Google Patents

自己調節式インピーダンス整合ドライバ

Info

Publication number
JPH06260922A
JPH06260922A JP3101511A JP10151191A JPH06260922A JP H06260922 A JPH06260922 A JP H06260922A JP 3101511 A JP3101511 A JP 3101511A JP 10151191 A JP10151191 A JP 10151191A JP H06260922 A JPH06260922 A JP H06260922A
Authority
JP
Japan
Prior art keywords
impedance
driver
output
pull
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3101511A
Other languages
English (en)
Other versions
JP2700042B2 (ja
Inventor
Alice I Biber
アリス・アイリーン・バイバー
Douglas W Stout
ダグラス・ウィラード・スタウト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06260922A publication Critical patent/JPH06260922A/ja
Application granted granted Critical
Publication of JP2700042B2 publication Critical patent/JP2700042B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40039—Details regarding the setting of the power status of a node according to activity on the bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Networks Using Active Elements (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【目的】 デジタル回路用の自己調節式のインピーダン
ス整合ドライバを提供することである。 【構成】 出力段３２に増分式のインピーダンス対４６
−４８，５０−５２・・・６６−６８を設け、そしてそ
の出力段の出力電圧と基準電圧とを比較する比較器３４
を設け、この比較結果に応じてラッチ組３６は、それら
インピーダンス対の追加／削除を制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に、デジタル・ド
ライバ回路に関し、より詳細には、ある所定範囲内の未
知インピーダンスを有したネットワークを駆動するデジ
タル・ドライバ回路に関するものである。
【０００２】
【従来の技術】コンピュータ・プロセッサ・システムに
おけるデジタル・ドライバ、特にオープン・バス上に置
かれている信号を駆動するドライバでは、コンピュータ
・プロセッサ・システム全体の構成に依存して、ある所
定範囲内の任意の値となり得るインピーダンスをもった
負荷を駆動するよう求められることがある。例として、
図１に示したコンピュータ・プロセッサ・システムにつ
いて検討してみる。ＰＣ等のプロセッサ１０には、通
常、数個のアクセサリ、例えばプリンタ１２、ハード・
ディスク・ドライブ１４、及びメモリ・カード１６並び
に１８が接続している。プロセッサ１０とこれらの補助
デバイスとの間で、信号が１つ又はそれ以上のバス２０
を経由して送られるようになっている。このシステム・
バス２０に接続できるそのような補助デバイスの数は、
ユーザがこのシステムに対して何を設けるかに応じて変
わり得るものである。システムのこの構成に依存して、
プロセッサ１０からバス２０へのデジタル信号用の任意
の１つのドライバから見たンピーダンスは、ある範囲内
の多くの異なったインピーダンスの内のいずれか１つの
インピーダンスとなる、ということがある。加えて、プ
リンタ１２内のバス２０用のドライバ並びにメモリ・カ
ード１８内のバス２０用のドライバから見たバスの特性
インピーダンスは、その１つの構成に関して、ハード・
ドライブ１４及びメモリ・カード１６から見たインピー
ダンスとは異なったものとなる。
【０００３】また、デジタル・ドライバが既知でないイ
ンピーダンスを見るような上記とは他の状況も、デジタ
ル・データ・システム内にはある。１例として、図２に
示したものの如きメモリ・カードについて考えてみる。
典型的なメモリ・カードは、２つの主要な区分、即ちロ
ジック・モジュール２４とメモリ・モジュール２６を含
んでいる。そのロジック・モジュール２４は、メモリ・
モジュール２６をある組織された様式でもってアクセス
したり、制御機能を提供したり、エラー訂正能力及び直
接メモリ・アドレス指定能力を供するのに用いるもので
ある。各メモリ・カードのメモリ・モジュール２８は、
アレイ様式の組織となっている。このアレイ内で、それ
らモジュールは、任意の数のメモリ・バンクに分割され
ており、そしてそのような２つのメモリ・バンク、即ち
メモリ・バンクＡとメモリ・バンクＢを図２に示してあ
る。
【０００４】このタイプの構成に用いるドライバは、信
号をロジック・モジュール２４からアレイ・モジュール
２８へ駆動するものである。通常、それらの信号は、一
度に１０個乃至１２個のモジュールへ駆動されることに
なる。典型的なカードは、４０個から８０個のモジュー
ルをその上に有している。
【０００５】与えられるあるメモリ・カード２２は、こ
のカードがどのように構成されているかに依存したある
可変の数のモジュール２８をその上に有することにな
る。この結果、ロジック・モジュール２４内のドライバ
から見たインピーダンスは、カード２２のその構成に応
じて変化する。このようなことにも拘らず、ロジック・
モジュール２４内のドライバが見る負荷は、適正にしか
も適正な終端でもって駆動しなければならない。このよ
うにしない場合には、その不整合によって生じる反射
は、信号が有効であるとみなせるようになるまでに静ま
らなければならず、従って、信号遅延時間が増すことに
なる。負荷及びドライバに依存して、そのような遅延
は、非常に長くなることがある。従って、この状況にお
いても、ドライバのインピーダンスを負荷インピーダン
スに整合させることが非常に重要である。
【０００６】
【発明が解決しようとする課題】従って、駆動している
ネットワークの構成に依存して、変化し得る負荷に整合
するよう、そのインピーダンスを調節できる能力をもっ
たデジタル・データ・ドライバに対する必要性があるこ
とが判る。このようなドライバは、そのインピーダンス
を手動による介在無しに調節できることが非常に望まし
い。
【０００７】
【課題を解決するための手段】本発明はこれらの必要を
満たすものである。
【０００８】広い意味では、本発明は、所定範囲内の未
知のインピーダンスをもつ負荷を駆動するデジタル回路
用の自己調節式インピーダンス整合ドライバを提供する
ものであり、このドライバは、デジタル信号をそのデジ
タル回路へ駆動するためのドライバを含んでおり、また
このドライバは所定のインピーダンスを有している。こ
のドライバに結合したある選択可能のインピーダンス・
エレメントは、その所定インピーダンスを所望の異なっ
たインピーダンスへ選択可能に変化させるようにする。
この選択可能インピーダンス・エレメントに結合した最
終のエレメントは、ドライバの出力とデジタル回路の出
力とのインピーダンス差を検知し、そしてそのドライバ
のためのインピーダンスを自動的に選択して、ドライバ
のデジタル回路に対する最適のインピーダンス整合を得
るようにする。
【０００９】本発明の１つのより狭い観点に従い、デジ
タル回路用の自己調節式インピーダンス整合ドライバを
提供する。このドライバは、１つの入力及び１つの出力
を有しており、そして所定範囲内の未知インピーダンス
をもつ負荷を駆動するようにする。そのドライバの入力
には、ドライバ増幅器が接続している。このドライバ増
幅器は、回路用の電圧源に接続したプルアップ増幅器を
含んでおり、また回路アースに接続したプルダウン増幅
器を含んでいる。それらドライバ増幅器の出力と電圧源
との間には、第１の複数のトランジスタを並列に接続し
て設けるようにする。また、ドライバ増幅器の出力と回
路アースとの間には、第２の複数のトランジスタを並列
に接続する。第１の複数のトランジスタの任意の組合せ
及びこれと独立して第２の複数のトランジスタの任意の
組合せを選択的にイネーブルするためのエレメントを設
け、これによりドライバ増幅器のプルアップ遷移及びプ
ルダウン遷移の両方に関係なく、ドライバの出力に対し
て任意の複数のインピーダンスを選択できるようにす
る。最後に、ドライバの出力とデジタル回路とのインピ
ーダンス差を検知し、第１の複数のトランジスタの第１
の組合せ及び第２の複数のトランジスタの第２の組合せ
を自動的に選択し、そしてこれをイネーブルするための
エレメントを設ける。それらの第１及び第２の組合せ
は、負荷の特定のインピーダンスへの最適のインピーダ
ンス整合を与えるように選択する。
【００１０】ドライバ負荷のインピーダンスはその構成
に応じて非常に変化し得るものであるため、本発明の原
理を応用することは、構成可能なシステムにおいては好
都合である。ここに開示する原理を適用すると、負荷に
整合することにより、ノイズ、オーバーシュート及びア
ンダーシュートの問題が改善できる。本発明では、ドラ
イバの出力インピーダンスをそれが駆動する回路のイン
ピーダンスへ自動的に調節するため、更に有利である。
【００１１】
【実施例】図３は、本発明の好ましい実施例のブロック
図である。その基本的な構成要素は、前置ドライバ３
０、出力段３２、比較器３４、１組のラッチ３６及び制
御ロジック・ブロック３８である。その出力段３２の出
力は、一般に、既知範囲内のある固定のしかし未知イン
ピーダンスをもった負荷４０を駆動するようになってい
る。
【００１２】この出力段３２は、ｐ型及びｎ型のＭＯＳ
トランジスタのアレイを含んでおり、この好ましい実施
例ではＣＭＯＳ技術によって実現している。その主ドラ
イバ・デバイスは、ｐ型デバイス４２及びｎ型デバイス
４４である。デバイス４２はプルアップ・トランジスタ
であり、一方デバイス４４はプルダウン・トランジスタ
である。ＶＤＤはこの回路の電源であり、ＧＮＤは回路
のアースである。この出力段３２の中には、３対のｐ型
デバイス４６−４８，５０−５２及び５４−５６を設け
ていて、出力ラインとＶＤＤとの間に接続してある。デ
バイス４８，５２及び５６は、前置ドライバ３０の出力
によってゲートし、一方デバイス４６，５０及び５４
は、ラッチ組３６の各出力によって独立にゲートするよ
うになっている。同様に、その出力ラインとアースとの
間には、３対のｎ型デバイス５８−６０，６２−６４及
び６６−６８を配設してあり、そしてこれらのデバイス
の作動は、直前に述べた３対のｐ型デバイスの作動と同
様である。
【００１３】主ドライバ・デバイス４２，４４は、特性
インピーダンスをもっており、これは、負荷４０が通常
の状態の下で呈すると最も予期されるインピーダンスに
等しいものである。以上に述べた諸デバイス対の各々
は、予め選択したある特性インピーダンスをもってお
り、これは、デバイス４２及び４４のそのインピーダン
スに並列に加わったときには、その場合によって、出力
段３２の特性インピーダンスを選択可能な形式で低減す
るという働きをもっている。上に述べた諸デバイス対
（以下、「増分式インピーダンス対」又は「増分式イン
ピーダンス・デバイス」と呼ぶ）の付加又は削除は、制
御ロジック３８の制御の下でのラッチ組３６の動作によ
って、ある形式（以下で述べる）で制御する。
【００１４】１つの試験繰返しにおいては、１つの入力
信号と１つのイネーブル信号とを前置ドライバ３０に印
加し、これにより出力信号が出力段３２の出力に現われ
るようにする。そのイネーブルした入力信号がこのドラ
イブ回路を伝播し、しかもどのような過渡成分もその出
力において実質上おさまるのに十分な時間をとる。そし
て、おさまると、出力信号は「高原」にあるとみなせ
る。出力信号のこの高原電圧は、次に比較器３４に印加
し、そしてここで基準電圧と比較する。その出力段３２
のインピーダンスと負荷４０のインピーダンスとが実質
的に同じ（インピーダンスが平衡した状態を示す）時に
は、出力段３２の出力に現われる電圧は、実質的にＶＤ
Ｄの半分となる。従って、その基準電圧は、ＶＤＤ／２
に設定してある。
【００１５】この試験シーケンスは、幾つかの試験（こ
れらにおいて、上記の電圧比較を行なう）中継続する。
全ての増分式インピーダンス対は、最初はオンになって
いる。そのいずれの試験においても、上記の比較の結果
が、ｐ型デバイスの場合においては、出力電圧が基準電
圧より大きい（ｎ型デバイスの場合は小さい）場合、付
加的な諸ゲート対を増分式でオフにゲートし、これによ
り主出力ドライバ・デバイス４２，４４のインピーダン
スに並列のインピーダンスを減じる。その比較の結果が
逆の場合は、付加的な諸ゲート対はオンのままとする。
【００１６】増分式インピーダンス対の各々に関連する
インピーダンスは、全て同じとは限らない。むしろ、そ
れらは、ある範囲を最高から最低まで大ざっぱに連続し
て広がった値でもって設けてあり、ある意味では、増分
式インピーダンス貢献の最下位ビットから最上位ビット
までを表すようになっている。１実施例によれば、イン
ピーダンスをその最適値に調節するためにゲート対のど
れをイネーブルすべきかについて決めるために、逐次近
似アルゴリズムを利用する。最も高いインピーダンスを
表わす１ゲート対を単にオンにし、そしてそれを最小抵
抗をもつゲート対に向かって逐次的に続ける（あるいは
これを逆にする）ということを行なうのではなく、むし
ろ、全てのゲート対を最初にオンにする。そして次に、
最上位ビットを表わす最小インピーダンスのゲート対を
最初にオフにし、これにより全体のインピーダンスを全
範囲の中間に設定する。これは、出力段３２のための全
ての可能なインピーダンス値の範囲を、２つの部分、即
ち高部分と低部分とに分割する。次に、インピーダンス
のより高い部分にあるいはより低い部分に進むかについ
て、即ち、増分式インピーダンスのその最上位ビットが
オフに留まるべきかあるいはオンに戻るべきかについて
決定する試験を行なう。逐次近似法によると、この第１
のインピーダンス調節を行なった後、その潜在的に最適
な抵抗値の範囲を再び前と同じように２分するが、これ
は、次の下位ビットの増分式インピーダンスをオフにす
ることにより行ない、そして次にまた試験を行ない、以
下同様となる。
【００１７】３つの付加的な増分式インピーダンスを配
設した図３に示したような構成においては、インピーダ
ンスは、この逐次近似アルゴリズムの第３の繰返し後
に、負荷インピーダンスに近似的に（この構成の場合最
適に）整合すべきである。このインピーダンス整合法で
は、たった３つのパルスを送り出すだけで、８個の異な
った抵抗値に対してまで整合させることができる（その
プルアップ部分は立上り遷移時に整合させ、そしてプル
ダウン部分は立下り遷移時に整合させる）。
【００１８】Ｉ／Ｏドライバを必要とする在来のデジタ
ル回路における典型的なインピーダンス値は、２０から
１００オームの範囲にわたっている。この好ましい実施
例においてその範囲を用いると、設計者は、そのインピ
ーダンスについて心配することなく、このドライバを殆
んど全ての状況において用いることができるようにな
る。上記のように、３ビットの場合には、８個の異なっ
た抵抗値となる。しかしながら、これらの増分式インピ
ーダンス値の重み付けにより、それらの抵抗値の広がり
が決まる。好ましい本実施例は、先に２０オーム、４０
オーム、及び８０オームのインピーダンスを設けたある
設計システムにおいて使用するために開発したものであ
る。従って、それら特定の値を提供するよう試みた。し
かしながら、実用上の理由で、その２０オーム値は省く
ことになった。プロセスの変動によって利用するＭＯＳ
デバイスの抵抗値が変化するため、最も高いインピーダ
ンスは、１００オーム辺りに設定すべきであるが、その
理由は、ドライバから見た最も高いインピーダンスが実
際には８５オームの辺りとなるからである。これら全て
の増分式インピーダンスを付加し、これによりその最も
低いインピーダンスを実現する状態では、全体のインピ
ーダンスを２０オームにまで下げるのに必要な増分式イ
ンピーダンスを設けるには、非実用的なほど大きなデバ
イスを必要とする。従って、好ましい本実施例の場合、
抵抗値が公称プロセスにおいて３２オームから１００オ
ームの範囲になるようにサイズを選択した。
【００１９】プロセス条件が極端に変化すると、選択し
たそのデバイス・サイズは同一の抵抗値を生じなくなる
が、この回路はフィードバックを利用しているため、本
整合法は依然として効くことになる。実際、この整合法
は、公称試験ケース条件の下でも、うまく働くことが判
っている。
【００２０】本発明の好ましい本実施例における目標の
抵抗値は、以下の通りである。即ち、（ａ）主ドライバ
は１００オーム、（ｂ）第１増分は７５オーム、（ｃ）
第２増分は２００オーム、（ｄ）第３増分は４００オー
ムである。これらの抵抗値は、表１（図４）に示すよう
に、１００乃至３２オームの範囲の出力インピーダンス
を与えるようになっている。
【００２１】次に、以下で、図３に示したドライバのエ
レメントの各々をより詳細に記述する。
【００２２】図５は、図３に示した前置ドライバ３０の
ロジック図である。この前置ドライバの機能は、出力段
が高インピーダンス信号を依然として与えることができ
るようにしながら、ドライバ・イネーブル信号をドライ
バ入力信号でゲートすることである。これは、図示のよ
うに相互接続したＮＡＮＤゲート７０、インバータ７２
及びＮＯＲゲート７４を利用することによって実現して
いる。この前置ドライバ３０によって、次のことを確保
する。即ち、ａ）ロジック入力「１」によって、プルア
ップ・デバイスのみがオンになり、ｂ）ロジック入力
「０」によって、プルダウン・デバイスのみがオンにな
り、そしてｃ）高インピーダンス状態において、プルア
ップ・デバイスとプルダウン・デバイスの両方がオフに
なる。これら全ては、いわゆる３状態ドライバにとって
は在来設計のものである。
【００２３】図６は、図３の出力段３２を図示したもの
である。この出力段３２の機能は、負荷に電流を供給す
ることである。その性能を最適化するために、出力段３
２をフィードバック回路（比較器３４、ラッチ段３６、
及び前置ドライバ３０）が使って、そのインピーダンス
を負荷４０のインピーダンスと整合させるようにしてい
る。
【００２４】上記のように、デバイスの対（例えばｐ型
デバイス４６及び４８）として増分式インピーダンス成
分を設けてあり、これらデバイス対は、イネーブルする
ことによって、それらの増分式インピーダンスを残りの
デバイス出力インピーダンスに並列に付加し、それによ
って全体の出力インピーダンスを所定の量だけ減少させ
るようになっている。信号ラインＢＩＴ１−６は、その
イネーブル操作を制御するものであり、図８（Ａ）及び
（Ｂ）に関連して以下に述べるラッチ回路から与えるよ
うになっている。
【００２５】図７は、図３の比較器３４の回路図であ
る。トランジスタ８０，８２，８４，８６及び８８は、
在来のＭＯＳ差動増幅器を構成している。デバイス９
０，９２及び９４は、デバイス８８及び１０２用のバイ
アスを設定する電圧バイアス・ストリングを構成してお
り、デバイス９０はまた、このストリングをオン／オフ
するスイッチング機能を提供するようになっている。上
述の比較機能用の基準電圧ＶＲＥＦは、（これらもまた
電圧バイアス・ストリングを構成している）デバイス９
６及び９８によって設定する。最後に、デバイス１００
及び１０２は、増幅段を構成しており、この増幅段は、
増幅を行なうのに加えて、出力がＶＤＤ／２を中心にス
イッチするようにレベル・シフトを行なうようになって
いる。その出力信号ＣＯＭＰは、以下に述べるように、
反転して上記のラッチに供給する。
【００２６】図８（Ａ）及び（Ｂ）は、図３に示したラ
ッチ組３６に用いる２種類のラッチの回路図である。こ
のラッチ組３６には、それらのそれぞれに３つの組を使
用している。図８（Ａ）に図示のラッチ（これ以後、場
合に応じてラッチ１、ラッチ２又はラッチ３と呼ぶ）
は、図３に図示のデバイス対５８−６０，６２−６４，
及び６６−６８（これ以後、ｎ対１、ｎ対２及びｎ対３
と呼ぶ）のそれぞれの包含又は削除を制御するのに用い
る。図８（Ｂ）に図示のラッチ（以下、場合に応じてラ
ッチ４、ラッチ５又はラッチ６と呼ぶ）は、図３に図示
のゲート対４６−４８，５０−５２及び５４−５６（以
下、ｐ対４、ｐ対５及びｐ対６と呼ぶ）のそれぞれの包
含又は削除を制御するのに用いるものである。
【００２７】ここでまず図８（Ａ）について説明する
と、デバイス１０４，１０６，１０８及び１１０は、在
来のラッチを構成しており、そしてデバイス１１２，１
１４及び１１６はそれぞれ、ストローブ機能、セット機
能、及びリセット機能を与えるようになっている。デバ
イス１１２に印加するストローブ信号（ＳＴＲＢ１，２
又は３）は、場合に応じて、このラッチの入力にあるデ
ータ信号「ＣＯＭＰ」のラッチ動作をイネーブルする。
このストローブ信号を発生するための回路は、以下で述
べる。また、その入力信号は、図７に関連して上述した
比較器回路からの反転した出力信号である。この図８
（Ａ）図示の構成をもったラッチ１、ラッチ２及びラッ
チ３の各々は、場合に応じて信号ＳＥＴＮ１，ＳＥＴＮ
２，又はＳＥＴＮ３の１つをそれぞれ得ることになる。
これらの信号は、比較試験の結果のラッチへのストロー
ブ動作をイネーブルし、これによりそれの関係するゲー
ト対を上記のシーケンスにおいて出力段３２から削除す
るのをイネーブルするようにする。ＲＥＳＥＴＢ信号
は、単にこのラッチのリセット機能を与えるものであ
る。図８（Ｂ）は、組３６のラッチ４、ラッチ５及びラ
ッチ６の回路図である。このラッチ回路の動作は、図８
（Ａ）に関連して上に述べた回路のものと実質的に同じ
である。ただし、デバイス１１４′及び１１６′の極性
は、デバイス対４６−４８，５０−５２及び５４−５６
の前のものとは異なったデバイス極性に適合するため
に、図８（Ａ）のデバイス１１４及び１１６の極性とは
逆になっている。このようにしなければ、この回路の動
作は同じである。
【００２８】図９は、システムクロックから上述のスト
ローブ信号を発生するのに用いるタイミング回路のブロ
ック図である。そのクロック信号は、ＮＡＮＤゲート１
１８の第１入力にまたスロー・インバータ１２０に印加
するようにし、そしてこのスロー・インバータ１２０の
出力は、そのＮＡＮＤゲート１１８の第２入力に接続し
ている。これらマナー・ゲート１１８とスロー・インバ
ータ１２０とを構成する回路は、実際には単安定回路で
ある。そのＮＡＮＤゲート１１８の出力は、ラッチ１に
関係したＮＯＲゲート１２２の第１の入力に与え、一
方、その第２の入力には制御ロジック３８（図３）から
の制御信号を与える。このＮＯＲゲート１２２の出力
は、ラッチ１用のストローブ信号となる。尚、ここで注
意されたいことは、ある所与のＩＣにおいては、インバ
ータ１２０とＮＡＮＤゲート１１８とは１つのみ設け、
そしてＮＯＲゲート１２２を、ＮＯＲゲート１２２′，
１２２″によって図示してあるように、ラッチ組３６内
の各ラッチに対して並列に設けてあることである。
【００２９】次に、図３の制御ロジック３８の動作につ
いて述べる。制御ロジック３８は在来のロジック回路か
ら成るものであり、その詳細な構成は、当業者の設計技
量の範囲内に十分あるものである。その詳細な回路構成
は特別関連するものではなく、その制御ロジック３８の
重要な部分は、それが発生しそして図３に示す回路の残
りの部分に印加する種々の信号のタイミングである。こ
こで銘記すべきことは、好ましい本実施例をその設計シ
ステムに適合させる際、その制御ロジック３８はある所
与のＩＣ回路には一つのみ設け、そしてこのドライバ回
路の残りの部分にはそのＩＣ回路全体にわたって各々の
ドライバを設ける点である。
【００３０】制御ロジック３８は、試験電圧パルスを送
出し、そしてインピーダンス整合が完了すると、そのフ
ィードバック回路をオフにするようにする。この制御ロ
ジック３８は、上記のように、出力段３２を負荷に対し
インピーダンス整合させる際に関連する一連の試験即ち
試験シーケンスを実行するものである。制御ロジック３
８は、デジタル・データ・システム（図示せず）と本ド
ライバとの間のインターフェースであり、従ってそのシ
ステムに対して透明（例外は、そのシステムが、パワー
アップ後、ある信号を制御ロジック３８に送って、これ
によりその制御ロジック３８に上記試験シーケンスを開
始させ、そしてこのシーケンス後、制御ロジックがセッ
トアップが完了したことを示す信号をそのシステムに送
る、という点である）となるよう意図している。
【００３１】次に、図１０について説明する。先ず、イ
ネーブル信号（ＥＮＡＢＬＥ）を活性化させて、前置ド
ライバ３０（図３）を、高インピーダンス状態に留まる
のではなく、データ信号を出力段３２に送れるようにす
る。これと同時に、比較器３４をパワーアップする試験
信号（ＴＥＳＴ）を印加する。これに続いて、ＲＥＳＥ
Ｔ信号及びＲＥＳＥＴＢ信号をパルス化し、これにより
ラッチ３６を、出力段３２内の全ての増分式インピーダ
ンス・ゲート対がイネーブルとなる状態にセットする。
【００３２】次に、ＳＥＴＰ４ラインをパルス化し、こ
れによりｐチャンネル・インピーダンスの最上位ビット
に関連するラッチ、即ちラッチ４をセットして、それを
出力段３２から除去する。
【００３３】次に、正に立上る入力パルスを前置ドライ
バ３０の入力（ＩＮＰＵＴ）ラインに印加する。この直
後に、ＣＮＲＴＬ４ラインをローにし、そしてＣＬＫ信
号をパルス化し、これにより比較器３４の比較結果をビ
ット４に関連するラッチ内に捕捉し、その出力信号の伝
播遅延及びセトリングを許容する。このタイミングはＣ
ＬＫ信号によって決定する。
【００３４】次に、ＳＥＴＮ１信号をパルス化し、これ
によりｎチャンネル・インピーダンスの最上位ビットを
オフにし、この後、上記の如きＩＮＰＵＴ信号の負に立
下る遷移、ＣＮＴＲＬ１信号、及びＣＬＫ信号が続い
て、その試験結果をビット１に関連するラッチ内に捕捉
する。
【００３５】本シーケンスは、ｐチャンネル試験とｎチ
ャンネル試験を交互に行いながら次に下位のビットに関
して続行し、そして最終的に最下位ビットまで行って、
本試験を完了する。
【００３６】次に、図１１（Ａ）は、プルアップ増分式
インピーダンス対に関して、上記のシーケンスを論理フ
ローで示し、また、その論理フローを信号のシーケンス
に結びつけたフローチャートである。図１１（Ｂ）は、
図１１（Ａ）のフローチャートに似ているが、プルダウ
ン対に対してのフローチャートである。実施の際には、
これらのチャートは、試験が入力信号の「立上り」遷移
及び「立下り」遷移に交互に進むため、事実上「インタ
ーリーブ」となり、プルアップ対そして次にプルダウン
対と増分式で交互に調節を行なう。
【００３７】図１１（Ａ）及び（Ｂ）においては、「ワ
ード」について言及している。このワードは、３ビット
の増分式インピーダンスに対応しており、これはある特
定のインピーダンスが「オン」（ビット「１」）である
か「オフ」（ビット「０」）であるかを指示するもので
ある。「Ｘ」という値は、フローチャートのその枝にお
いて、斯かるビットが前の１つ又は複数の動作において
このビット位置に対してセットされた任意の値をもつ、
ということを示している。従って、１，０，１というワ
ード値は、最上位ビットＭＳＢと最下位ビットＬＳＢと
が「オン」であり、そして「次」上位ビットＮＳＢが
「オフ」であるという状態に対応している。また、１，
Ｘ，０というワード値は、最上位ビットが「オン」であ
り、最下位ビットが「オフ」であり、次上位ビットがそ
の前の動作においてセットされた任意の値である、とい
う状態に対応している。任意の特定のワード値が表わす
その次の出力インピーダンス値に関しては、表１（図
４）を参照されたい。
【００３８】以上に、本発明について、その好ましい実
施例で特定して図示し説明したが、本発明の精神及び範
囲から逸脱することなく、形態及び細部に種々の変更を
成すことができることが当業者には理解されよう。例え
ば、インピーダンス増分の値に関してだけでなくその数
に関しても変更できる、ということは理解されるべきで
ある。加えて、他に存在する技術あるいは技術の進歩に
よって、適用可能でありしかも本発明の精神及び範囲か
ら依然として逸脱しない、出力インピーダンス変更の新
しい方法も提供されるであろう。
【図面の簡単な説明】
【図１】従来技術のあるコンピュータ・プロセッサ・シ
ステムの構成を示した図である。
【図２】ロジック・モジュールによってそれぞれ駆動さ
れる２つのメモリ・モジュール・バンクを含んだ従来技
術のメモリ・カードを示す図である。
【図３】本発明の好ましい実施例のブロック図である。
【図４】図３に示した諸トランジスタの種々の選択に対
する、組合せ及びその対応の出力インピーダンス値を示
す表である。
【図５】図３に示した前置ドライバ段のロジック図であ
る。
【図６】図３に示したそのドライバの出力段の回路図で
ある。
【図７】図３に示した比較器の回路図である。
【図８】（Ａ）と（Ｂ）は、図３に示した１組のラッチ
３６内に用いる２つのラッチ回路の回路図である。
【図９】図３に示した実施例において用いるタイミング
発生回路の回路図である。
【図１０】図３に示した実施のための制御回路の臨界タ
イミングを示す図である。
【図１１】（Ａ）と（Ｂ）は、それぞれ、ゲートのプル
アップ対及びプルダウン対の事象のシーケンスを示すフ
ローチャート図である。
【符号の説明】
１０：プロセッサ、１２：プリンタ、１４：ハード・デ
ィスク・ドライブ、１６，１８，２２：メモリ・カー
ド、２４：ロジック・モジュール、２６：メモリ・モジ
ュール、３０：前置ドライバ、３２：出力段、３４：比
較器、３６：ラッチ組、３８：制御ロジック、４０：負
荷。
【手続補正書】
【提出日】平成５年６月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】従来技術のあるコンピュータ・プロセッサ・シ
ステムの構成を示した図である。
【図２】ロジック・モジュールによってそれぞれ駆動さ
れる２つのメモリ・モジュール・バンクを含んだ従来技
術のメモリ・カードを示す図である。
【図３】本発明の好ましい実施例のブロック図である。
【図４】図３に示した諸トランジスタの種々の選択に対
する、組合せ及びその対応の出力インピーダンス値を示
す図表である。
【図５】図３に示した前置ドライバ段のロジック図であ
る。
【図６】図３に示したそのドライバの出力段の回路図で
ある。
【図７】図３に示した比較器の回路図である。
【図８】（Ａ）と（Ｂ）は、図３に示した１組のラッチ
３６内に用いる２つのラッチ回路の回路図。
【図９】図３に示した実施例において用いるタイミング
発生回路の回路図である。
【図１０】図３に示した実施のための制御回路の臨界タ
イミングを示す図である。
【図１１】ゲートのプルアップ対の事象のシーケンスを
示すフローチャート図である。
【図１２】ゲートのプルダウン対の事象のシーケンスを
示すフローチャート図である。
【符号の説明】 １０：プロセッサ、１２：プリンタ、１４：ハード・デ
ィスク・ドライブ、１６，１８，２２：メモリ・カー
ド、２４：ロジック・モジュール、２６：メモリ・モジ
ュール、３０：前置ドライバ、３２：出力段、３４：比
較器、３６：ラッチ組、３８：制御ロジック、４０：負
荷。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図８】
【図１１】
【図１２】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・ウィラード・スタウト アメリカ合衆国05468、バーモント州 ミ ルトン、シェルドン・ロード 38番地

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 所定範囲内の未知のインピーダンスをも
    つ負荷を駆動する、デジタル回路用の自己調節式インピ
    ーダンス整合トライバであって、 テジタル信号をテジタル回路へ駆動するためのドライバ
    手段であって、所定インピーダンスを有するドライバ手
    段を含み、 該ドライバ手段は、前記所定インピーダンスを前記所定
    範囲内の異なったある選択したインピーダンスに変化さ
    せるための選択可能なインピーダンス手段を含んでお
    り、また前記ドライバ手段に結合した手段であって、前
    記ドライバ手段の出力と前記デジタル回路とのインピー
    ダンス差を検知し、そして前記選択可能インピーダンス
    手段を自動的にある異なったインピーダンスに変更して
    前記ドライバ手段の前記デジタル回路に対する最適イン
    ピーダンス整合を得るための手段を含んでいること、 を特徴とする自己調節式インピーダンス整合ドライバ。
  2. 【請求項２】 １つの入力及び１つの出力を有し且つ所
    定範囲内の未知インピーダンスをもつ負荷を駆動する、
    デジタル回路用の自己調節式インピーダンス整合ドライ
    バであって、 前記ドライバの入力に接続したドライバ増幅器であっ
    て、電圧源に接続したプルアップ増幅器と、回路アース
    に接続したプルダウン増幅器を含むドライバ増幅器、 該ドライバ増幅器の出力と前記電圧源との間に並列に接
    続した第１の複数のゲート、 前記ドライバ増幅器の出力と前記回路アースとの間に並
    列に接続した第２の複数のゲート、 前記第１の複数のゲートの任意の組合せ及びこれと独立
    して前記第２の複数のゲートの任意の組合せを選択的に
    イネーブルして、前記ドライバ増幅器のプルアップ遷移
    及びプルダウン遷移の両方に対して独立して、任意の複
    数のインピーダンスを前記ドライバの出力に対して選択
    できるようにする手段、及び、 前記ドライバの出力と前記デジタル回路とのインピーダ
    ンス差を検知し、前記第１の複数のゲートの第１の組合
    せ及び前記第２の複数のゲートの第２の組合せを自動的
    に選択し、そしてこれをイネーブルする手段であって、
    前記第１及び第２の組合せを負荷の特定のインピーダン
    スに対する最適インピーダンス整合を与えるように選択
    する手段、 を含むことを特徴とする自己調節式インピーダンス整合
    ドライバ。
  3. 【請求項３】 所定範囲内の未知インピーダンスをもつ
    負荷を駆動する、デジタル回路用の自己調節式インピー
    ダンス整合ドライバであって、 デジタル信号をデジタル回路へ駆動するためのドライバ
    手段であって、該ドライバ手段の出力を回路電圧源レベ
    ルに引き上げるためのプルアップ手段と、該ドライバ手
    段の出力を回路アース・レベルまで引き下げるためのプ
    ルダウン手段とを含むドライバ手段、 該ドライバ手段に結合しており、前記プルアップ手段の
    インピーダンスと前記プルダウン手段のインピーダンス
    を所定の様式でもって変化させるための第１及び第２の
    選択可能インピーダンス手段、及び前記ドライバ手段と
    前記デジタル回路とのインピーダンス差を検知し、そし
    て前記第１及び第２の選択可能インピーダンス手段に、
    前記プルアップ手段及び前記プルダウン手段用の最適イ
    ンピーダンスを自動的に選択させて、これにより前記デ
    ジタル回路に対する前記ドライバ手段の出力インピーダ
    ンスの最適整合を行わせるための手段、 を含むことを特徴とする自己調節式インピーダンス整合
    ドライバ。
JP3101511A 1990-06-07 1991-05-07 自己調節式インピーダンス整合ドライバ Expired - Lifetime JP2700042B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US534406 1990-06-07
US07/534,406 US5134311A (en) 1990-06-07 1990-06-07 Self-adjusting impedance matching driver

Publications (2)

Publication Number Publication Date
JPH06260922A true JPH06260922A (ja) 1994-09-16
JP2700042B2 JP2700042B2 (ja) 1998-01-19

Family

ID=24129900

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3101511A Expired - Lifetime JP2700042B2 (ja) 1990-06-07 1991-05-07 自己調節式インピーダンス整合ドライバ

Country Status (4)

Country Link
US (1) US5134311A (ja)
EP (1) EP0463316B1 (ja)
JP (1) JP2700042B2 (ja)
DE (1) DE69120606T2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002330182A (ja) * 2001-02-05 2002-11-15 Samsung Electronics Co Ltd ターミネーション回路のインピーダンスアップデート装置及び方法
US6937059B2 (en) 2000-11-30 2005-08-30 Renesas Technology Corp. Output buffer circuit with control circuit for modifying supply voltage and transistor size
JP2006345494A (ja) * 2005-06-09 2006-12-21 Samsung Electronics Co Ltd インピーダンス制御回路
JP2007164979A (ja) * 2005-12-15 2007-06-28 Hynix Semiconductor Inc 同期式メモリ装置のドライバ及びｏｄｔインピーダンス調節方法
KR100792641B1 (ko) * 2006-02-22 2008-01-09 노바텍 마이크로일렉트로닉스 코포레이션 외부 임피던스에 비례하는 관계로 임피던스 정합 값을 발생시키는 임피던스 정합 회로, 및 신호 수신기
US7521956B2 (en) 2002-02-13 2009-04-21 Micron Technology, Inc. Methods and apparatus for adaptively adjusting a data receiver
JP2011066681A (ja) * 2009-09-17 2011-03-31 Nec Corp 駆動電流の自動調整機能を備えた集積回路

Families Citing this family (238)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764093A (en) * 1981-11-28 1998-06-09 Advantest Corporation Variable delay circuit
US5212801A (en) * 1990-08-31 1993-05-18 Advanced Micro Devices, Inc. Apparatus for responding to completion of each transition of a driver output signal for damping noise by increasing driver output impedance
DE4034043A1 (de) * 1990-10-26 1992-04-30 Standard Elektrik Lorenz Ag Schaltungsanordnung zur bereitstellung eines ausgangsstromes fuer einen datentreiber
US5162672A (en) * 1990-12-24 1992-11-10 Motorola, Inc. Data processor having an output terminal with selectable output impedances
US5341039A (en) * 1991-04-19 1994-08-23 Mitsubishi Denki Kabushiki Kaisha High frequency integrated circuit device including a circuit for decreasing reflected signals in wiring formed on a semiconductor substrate
US5194765A (en) * 1991-06-28 1993-03-16 At&T Bell Laboratories Digitally controlled element sizing
TW299529B (ja) * 1991-11-27 1997-03-01 Philips Nv
US5337254A (en) * 1991-12-16 1994-08-09 Hewlett-Packard Company Programmable integrated circuit output pad
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
US5404056A (en) * 1992-04-28 1995-04-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device with independently operable output buffers
KR960003042B1 (ko) * 1992-05-26 1996-03-04 가부시끼가이샤 도시바 데이타 출력 장치
US5410188A (en) * 1992-12-22 1995-04-25 National Semiconductor Corporation Enhanced integrated waveshaping circuit
US5347177A (en) * 1993-01-14 1994-09-13 Lipp Robert J System for interconnecting VLSI circuits with transmission line characteristics
US5296756A (en) * 1993-02-08 1994-03-22 Patel Hitesh N Self adjusting CMOS transmission line driver
US5399919A (en) * 1993-02-25 1995-03-21 Texas Instruments Incorporated Apparatus for detecting switch actuation
US5621740A (en) * 1993-05-14 1997-04-15 Matsushita Electric Industrial Co., Ltd. Output pad circuit for detecting short faults in integrated circuits
US5687330A (en) * 1993-06-18 1997-11-11 Digital Equipment Corporation Semiconductor process, power supply and temperature compensated system bus integrated interface architecture with precision receiver
US5634014A (en) * 1993-06-18 1997-05-27 Digital Equipment Corporation Semiconductor process, power supply voltage and temperature compensated integrated system bus termination
JPH0738408A (ja) * 1993-07-19 1995-02-07 Sharp Corp バッファ回路
FR2709217B1 (fr) * 1993-08-19 1995-09-15 Bull Sa Procédé et dispositif d'adaptation d'impédance pour un émetteur et/ou récepteur, circuit intégré et système de transmission les mettant en Óoeuvre.
US5502400A (en) * 1994-02-15 1996-03-26 International Business Machines Corporation Logically configurable impedance matching input terminators for VLSI
SE502766C2 (sv) * 1994-03-23 1996-01-08 Ellemtel Utvecklings Ab Kopplingsarrangemang
US5448182A (en) * 1994-05-02 1995-09-05 Motorola Inc. Driver circuit with self-adjusting impedance matching
US5600267A (en) * 1994-06-24 1997-02-04 Cypress Semiconductor Corporation Apparatus for a programmable CML to CMOS translator for power/speed adjustment
US5457407A (en) * 1994-07-06 1995-10-10 Sony Electronics Inc. Binary weighted reference circuit for a variable impedance output buffer
US5486782A (en) * 1994-09-27 1996-01-23 International Business Machines Corporation Transmission line output driver
DE4441523C1 (de) * 1994-11-22 1996-05-15 Itt Ind Gmbh Deutsche Digitale Treiberschaltung für eine integrierte Schaltung
US5677639A (en) * 1994-12-08 1997-10-14 Seagate Technology, Inc. Autonomous selection of output buffer characteristics as determined by load matching
DE4445846A1 (de) * 1994-12-22 1996-06-27 Sel Alcatel Ag Verfahren und Schaltungsanordnung für den Abschluß einer zu einer integrierten CMOS-Schaltung führenden Leitung
US5578939A (en) * 1995-01-23 1996-11-26 Beers; Gregory E. Bidirectional transmission line driver/receiver
US5568064A (en) * 1995-01-23 1996-10-22 International Business Machines Corporation Bidirectional transmission line driver/receiver
FR2730367A1 (fr) * 1995-02-08 1996-08-09 Bull Sa Coupleur d'entree sortie de circuit integre
JP2907053B2 (ja) * 1995-02-21 1999-06-21 日本電気株式会社 スイッチング速度変動検出装置
US5602494A (en) * 1995-03-09 1997-02-11 Honeywell Inc. Bi-directional programmable I/O cell
JP2783183B2 (ja) * 1995-03-09 1998-08-06 日本電気株式会社 出力回路
US5528166A (en) * 1995-03-14 1996-06-18 Intel Corporation Pulse controlled impedance compensated output buffer
US5621335A (en) * 1995-04-03 1997-04-15 Texas Instruments Incorporated Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading
JP3547854B2 (ja) * 1995-06-08 2004-07-28 株式会社ルネサステクノロジ 駆動電流調整機能付きバッファ回路
US5729158A (en) * 1995-07-07 1998-03-17 Sun Microsystems, Inc. Parametric tuning of an integrated circuit after fabrication
US5606275A (en) * 1995-09-05 1997-02-25 Motorola, Inc. Buffer circuit having variable output impedance
US5811984A (en) * 1995-10-05 1998-09-22 The Regents Of The University Of California Current mode I/O for digital circuits
DE19545904C2 (de) * 1995-12-08 1998-01-15 Siemens Ag Integrierte Schaltung mit programmierbarem Pad-Treiber
US6026456A (en) * 1995-12-15 2000-02-15 Intel Corporation System utilizing distributed on-chip termination
US5787291A (en) * 1996-02-05 1998-07-28 Motorola, Inc. Low power data processing system for interfacing with an external device and method therefor
US6060905A (en) * 1996-02-07 2000-05-09 International Business Machines Corporation Variable voltage, variable impedance CMOS off-chip driver and receiver interface and circuits
US5694055A (en) * 1996-02-27 1997-12-02 Philips Electronic North America Corp. Zero static power programmable logic cell
US5783963A (en) * 1996-02-29 1998-07-21 Lexmark International, Inc. ASIC with selectable output drivers
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US6147511A (en) 1996-05-28 2000-11-14 Altera Corporation Overvoltage-tolerant interface for integrated circuits
US6009487A (en) * 1996-05-31 1999-12-28 Rambus Inc. Method and apparatus for setting a current of an output driver for the high speed bus
US8604828B1 (en) 1996-05-31 2013-12-10 International Business Machines Corporation Variable voltage CMOS off-chip driver and receiver circuits
US5789937A (en) * 1996-08-14 1998-08-04 International Business Machines Corporation Impedence self-adjusting driver circuit
DE19639230C1 (de) * 1996-09-24 1998-07-16 Ericsson Telefon Ab L M Ausgangspufferschaltkreis zur Ansteuerung einer Übertragungsleitung
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
DE19646684C1 (de) * 1996-11-12 1998-03-05 Ericsson Telefon Ab L M Ausgangspufferschaltkreis
US5910731A (en) * 1997-11-12 1999-06-08 Alcatel Usa Sourcing, L.P. Front end interface circuit and method of tuning the same
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US5923276A (en) * 1996-12-19 1999-07-13 International Business Machines Corporation Current source based multilevel bus driver and converter
US5815107A (en) * 1996-12-19 1998-09-29 International Business Machines Corporation Current source referenced high speed analog to digitial converter
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5870347A (en) 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US6014759A (en) 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6281714B1 (en) 1997-06-25 2001-08-28 Sun Microsystems, Inc. Differential receiver
US5990701A (en) * 1997-06-25 1999-11-23 Sun Microsystems, Inc. Method of broadly distributing termination for buses using switched terminators
US5982191A (en) * 1997-06-25 1999-11-09 Sun Microsystems, Inc. Broadly distributed termination for buses using switched terminator logic
US5955894A (en) * 1997-06-25 1999-09-21 Sun Microsystems, Inc. Method for controlling the impedance of a driver circuit
US6411131B1 (en) 1997-06-25 2002-06-25 Sun Microsystems, Inc. Method for differentiating a differential voltage signal using current based differentiation
JPH1125678A (ja) * 1997-06-27 1999-01-29 Samsung Electron Co Ltd 出力ドライバ及び半導体メモリ装置
US6107819A (en) * 1997-06-30 2000-08-22 Intel Corporation Universal non volatile logic gate
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US6087847A (en) * 1997-07-29 2000-07-11 Intel Corporation Impedance control circuit
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
EP1821409B1 (en) * 1997-08-29 2008-10-15 Rambus, Inc. Current control technique
US6094075A (en) 1997-08-29 2000-07-25 Rambus Incorporated Current control technique
WO1999010982A1 (en) * 1997-08-29 1999-03-04 Rambus Incorporated Current control technique
US5926047A (en) 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6870419B1 (en) 1997-08-29 2005-03-22 Rambus Inc. Memory system including a memory device having a controlled output driver characteristic
US6130563A (en) * 1997-09-10 2000-10-10 Integrated Device Technology, Inc. Output driver circuit for high speed digital signal transmission
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US6031389A (en) * 1997-10-16 2000-02-29 Exar Corporation Slew rate limited output driver
US6114895A (en) * 1997-10-29 2000-09-05 Agilent Technologies Integrated circuit assembly having output pads with application specific characteristics and method of operation
EP0926829A1 (en) * 1997-12-22 1999-06-30 Alcatel Output circuit for digital integrated circuit devices
US6084426A (en) * 1997-12-24 2000-07-04 Intel Corporation Compensated input receiver with controlled switch-point
US6028451A (en) * 1997-12-31 2000-02-22 Intel Corporation Method and apparatus for topology dependent slew rate control
US6075379A (en) * 1998-01-22 2000-06-13 Intel Corporation Slew rate control circuit
US6101561A (en) * 1998-02-06 2000-08-08 International Business Machines Corporation System for providing an increase in digital data transmission rate over a parallel bus by converting binary format voltages to encoded analog format currents
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
JPH11308087A (ja) * 1998-04-24 1999-11-05 Mitsubishi Electric Corp スルーレートコントロール付き出力バッファ回路
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
FR2781940B1 (fr) 1998-07-31 2000-10-06 St Microelectronics Sa Amplificateur dont la sortance varie en fonction du temps
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
JP2000091902A (ja) * 1998-09-16 2000-03-31 Nec Corp インタフェース回路及びこれを含む入力バッファ集積回路
US6118310A (en) * 1998-11-04 2000-09-12 Agilent Technologies Digitally controlled output driver and method for impedance matching
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6163178A (en) 1998-12-28 2000-12-19 Rambus Incorporated Impedance controlled output driver
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US6366139B1 (en) 1999-06-07 2002-04-02 Sun Microsystems, Inc. Method for an output driver with improved impedance control
US6278306B1 (en) 1999-06-07 2001-08-21 Sun Microsystems, Inc. Method for an output driver with improved slew rate control
US6339351B1 (en) 1999-06-07 2002-01-15 Sun Microsystems, Inc. Output driver with improved impedance control
US6281729B1 (en) 1999-06-07 2001-08-28 Sun Microsystems, Inc. Output driver with improved slew rate control
US7069406B2 (en) * 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6442718B1 (en) * 1999-08-23 2002-08-27 Sun Microsystems, Inc. Memory module test system with reduced driver output impedance
US6275119B1 (en) 1999-08-25 2001-08-14 Micron Technology, Inc. Method to find a value within a range using weighted subranges
US6308232B1 (en) 1999-09-01 2001-10-23 Rambus Inc. Electronically moveable terminator and method for using same in a memory system
US6285215B1 (en) 1999-09-02 2001-09-04 Micron Technology, Inc. Output driver having a programmable edge rate
US6294924B1 (en) 1999-09-20 2001-09-25 Sun Microsystems, Inc. Dynamic termination logic driver with improved slew rate control
US6420913B1 (en) 1999-09-20 2002-07-16 Sun Microsystems, Inc. Dynamic termination logic driver with improved impedance control
US6297677B1 (en) 1999-09-20 2001-10-02 Sun Microsystems, Inc. Method for a dynamic termination logic driver with improved slew rate control
US6326802B1 (en) * 1999-09-30 2001-12-04 Intel Corporation On-die adaptive arrangements for continuous process, voltage and temperature compensation
US6646953B1 (en) * 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US7051130B1 (en) 1999-10-19 2006-05-23 Rambus Inc. Integrated circuit device that stores a value representative of a drive strength setting
US6396329B1 (en) 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US6321282B1 (en) 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US6541996B1 (en) * 1999-12-21 2003-04-01 Ati International Srl Dynamic impedance compensation circuit and method
US6347850B1 (en) * 1999-12-23 2002-02-19 Intel Corporation Programmable buffer circuit
WO2001056171A2 (en) 2000-01-25 2001-08-02 Paradigm Wireless Communications, Llc Switch assembly with a multi-pole switch for combining amplified rf signals to a single rf signal
JP2001217705A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd Ｌｓｉデバイス
US6509756B1 (en) * 2000-03-31 2003-01-21 Rambus Inc. Method and apparatus for low capacitance, high output impedance driver
US6496037B1 (en) * 2000-06-06 2002-12-17 International Business Machines Corporation Automatic off-chip driver adjustment based on load characteristics
US6335638B1 (en) 2000-06-29 2002-01-01 Pericom Semiconductor Corp. Triple-slope clock driver for reduced EMI
US6624659B1 (en) * 2000-06-30 2003-09-23 Intel Corporation Dynamically updating impedance compensation code for input and output drivers
US6484293B1 (en) 2000-07-14 2002-11-19 Sun Microsystems, Inc. Method for determining optimal configuration for multinode bus
US7095788B1 (en) 2000-08-17 2006-08-22 International Business Machines Corporation Circuit for facilitating simultaneous multi-directional transmission of multiple signals between multiple circuits using a single transmission line
US6771675B1 (en) 2000-08-17 2004-08-03 International Business Machines Corporation Method for facilitating simultaneous multi-directional transmission of multiple signals between multiple circuits using a single transmission line
US7222208B1 (en) * 2000-08-23 2007-05-22 Intel Corporation Simultaneous bidirectional port with synchronization circuit to synchronize the port with another port
US6313659B1 (en) * 2000-09-22 2001-11-06 Sun Microsystems, Inc. Controlled impedance CMOS receiver for integrated circuit communication between circuits
US6693450B1 (en) * 2000-09-29 2004-02-17 Intel Corporation Dynamic swing voltage adjustment
US6445245B1 (en) 2000-10-06 2002-09-03 Xilinx, Inc. Digitally controlled impedance for I/O of an integrated circuit device
US6448815B1 (en) * 2000-10-30 2002-09-10 Api Networks, Inc. Low voltage differential receiver/transmitter and calibration method thereof
US7079775B2 (en) 2001-02-05 2006-07-18 Finisar Corporation Integrated memory mapped controller circuit for fiber optics transceiver
DE50110188D1 (de) * 2001-02-15 2006-07-27 Infineon Technologies Ag Hochgeschwindigkeitsausgangstreiber
US6437610B1 (en) * 2001-02-15 2002-08-20 Infineon Technologies Ag High-speed output driver
US6522174B2 (en) * 2001-04-16 2003-02-18 Intel Corporation Differential cascode current mode driver
DE10124176B4 (de) * 2001-05-17 2005-10-06 Infineon Technologies Ag Vorrichtung und Verfahren zum Reduzieren von Reflexionen in einem Speicherbussystem
EP1396126A2 (en) 2001-05-21 2004-03-10 Acuid Corporation Limited Method and apparatus for impedance matching in a transmission line
US6791356B2 (en) * 2001-06-28 2004-09-14 Intel Corporation Bidirectional port with clock channel used for synchronization
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6563337B2 (en) * 2001-06-28 2003-05-13 Intel Corporation Driver impedance control mechanism
US6806728B2 (en) * 2001-08-15 2004-10-19 Rambus, Inc. Circuit and method for interfacing to a bus channel
US6798237B1 (en) 2001-08-29 2004-09-28 Altera Corporation On-chip impedance matching circuit
US6529037B1 (en) * 2001-09-13 2003-03-04 Intel Corporation Voltage mode bidirectional port with data channel used for synchronization
US6573747B2 (en) 2001-09-28 2003-06-03 Intel Corporation Digital update scheme for adaptive impedance control of on-die input/output circuits
US6541997B1 (en) * 2001-10-23 2003-04-01 International Business Machines Corporation Clockless impedance controller
US6657906B2 (en) * 2001-11-28 2003-12-02 Micron Technology, Inc. Active termination circuit and method for controlling the impedance of external integrated circuit terminals
US6836144B1 (en) 2001-12-10 2004-12-28 Altera Corporation Programmable series on-chip termination impedance and impedance matching
US7109744B1 (en) 2001-12-11 2006-09-19 Altera Corporation Programmable termination with DC voltage level control
US6812734B1 (en) * 2001-12-11 2004-11-02 Altera Corporation Programmable termination with DC voltage level control
US6670828B2 (en) * 2002-01-31 2003-12-30 Texas Instruments Incorporated Programmable termination for CML I/O
US6642742B1 (en) 2002-03-21 2003-11-04 Advanced Micro Devices, Inc. Method and apparatus for controlling output impedance
US6639433B1 (en) * 2002-04-18 2003-10-28 Johnson Controls Technology Company Self-configuring output circuit and method
JP2004032600A (ja) * 2002-06-28 2004-01-29 Nec Electronics Corp 出力バッファ回路
JP4212309B2 (ja) * 2002-07-01 2009-01-21 株式会社ルネサステクノロジ 半導体集積回路
US8861667B1 (en) 2002-07-12 2014-10-14 Rambus Inc. Clock data recovery circuit with equalizer clock calibration
US6836142B2 (en) 2002-07-12 2004-12-28 Xilinx, Inc. Asymmetric bidirectional bus implemented using an I/O device with a digitally controlled impedance
US7292629B2 (en) 2002-07-12 2007-11-06 Rambus Inc. Selectable-tap equalizer
US6963218B1 (en) 2002-08-09 2005-11-08 Xilinx, Inc. Bi-directional interface and communication link
US6690211B1 (en) 2002-11-28 2004-02-10 Jmicron Technology Corp. Impedance matching circuit
US6788100B2 (en) * 2003-01-31 2004-09-07 Blueheron Semiconductor Corporation Resistor mirror
US7119549B2 (en) * 2003-02-25 2006-10-10 Rambus Inc. Output calibrator with dynamic precision
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US6888369B1 (en) 2003-07-17 2005-05-03 Altera Corporation Programmable on-chip differential termination impedance
US6909305B1 (en) 2003-08-08 2005-06-21 Ami Semiconductor, Inc. Digitally controlled impedance driver matching for wide voltage swings at input/output node and having programmable step size
DE10338077A1 (de) * 2003-08-19 2005-03-17 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum schrittweisen Abgleich der Treiberimpedanz in integrierten Halbleiterschaltungschips
US6888370B1 (en) 2003-08-20 2005-05-03 Altera Corporation Dynamically adjustable termination impedance control techniques
US6859064B1 (en) 2003-08-20 2005-02-22 Altera Corporation Techniques for reducing leakage current in on-chip impedance termination circuits
US6924660B2 (en) * 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
US7088127B2 (en) 2003-09-12 2006-08-08 Rambus, Inc. Adaptive impedance output driver circuit
US7234070B2 (en) 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
GB2407721B (en) * 2003-10-28 2008-01-02 Micron Technology Europ Ltd MOS linear region impedance curvature correction.
KR100564586B1 (ko) * 2003-11-17 2006-03-29 삼성전자주식회사 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버
US7019553B2 (en) * 2003-12-01 2006-03-28 Micron Technology, Inc. Method and circuit for off chip driver control, and memory device using same
GB0328574D0 (en) * 2003-12-10 2004-01-14 Ibm Electronic component value trimming systems
US7202702B2 (en) * 2003-12-10 2007-04-10 Hewlett-Packard Development Company, L.P. Output buffer slew rate control using clock signal
EP1700377A1 (en) * 2003-12-23 2006-09-13 Koninklijke Philips Electronics N.V. Load-aware circuit arrangement
US7248636B2 (en) * 2004-04-20 2007-07-24 Hewlett-Packard Development Company, L.P. Systems and methods for adjusting an output driver
US20050253744A1 (en) * 2004-05-13 2005-11-17 Johnson Controls Technology Company Configurable output circuit and method
JP4537145B2 (ja) * 2004-07-30 2010-09-01 富士通株式会社 インタフェイス回路及びその構成方法
US7961000B1 (en) * 2004-09-01 2011-06-14 Cypress Semiconductor Corporation Impedance matching circuit and method
US7218155B1 (en) 2005-01-20 2007-05-15 Altera Corporation Techniques for controlling on-chip termination resistance using voltage range detection
US7221193B1 (en) 2005-01-20 2007-05-22 Altera Corporation On-chip termination with calibrated driver strength
JP4825429B2 (ja) * 2005-02-17 2011-11-30 富士通セミコンダクター株式会社 半導体装置
US7215579B2 (en) * 2005-02-18 2007-05-08 Micron Technology, Inc. System and method for mode register control of data bus operating mode and impedance
DE102005009491A1 (de) * 2005-02-24 2006-08-31 Volkswagen Ag Transceiver für ein Steuergerät
KR100673897B1 (ko) * 2005-03-02 2007-01-25 주식회사 하이닉스반도체 반도체 소자의 출력 드라이버
US7057397B1 (en) * 2005-03-03 2006-06-06 Lattice Semiconductor Corporation Output impedance measurement techniques
KR100670685B1 (ko) * 2005-03-31 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 출력 드라이버
US7679397B1 (en) 2005-08-05 2010-03-16 Altera Corporation Techniques for precision biasing output driver for a calibrated on-chip termination circuit
CN1980057B (zh) * 2005-12-01 2011-10-26 瑞昱半导体股份有限公司 输出驱动电路的阻抗匹配装置
DE102006000902B3 (de) * 2006-01-05 2007-07-12 Infineon Technologies Ag Treiberschaltung für differentielle Busse
US7391229B1 (en) 2006-02-18 2008-06-24 Altera Corporation Techniques for serially transmitting on-chip termination control signals
US7420386B2 (en) 2006-04-06 2008-09-02 Altera Corporation Techniques for providing flexible on-chip termination control on integrated circuits
KR100771869B1 (ko) * 2006-04-28 2007-11-01 삼성전자주식회사 프리-엠파시스가 가능한 출력 드라이버
US7417452B1 (en) 2006-08-05 2008-08-26 Altera Corporation Techniques for providing adjustable on-chip termination impedance
US7423450B2 (en) 2006-08-22 2008-09-09 Altera Corporation Techniques for providing calibrated on-chip termination impedance
US7902875B2 (en) * 2006-11-03 2011-03-08 Micron Technology, Inc. Output slew rate control
US7646229B2 (en) * 2006-11-03 2010-01-12 Micron Technology, Inc. Method of output slew rate control
US7656209B2 (en) * 2006-11-03 2010-02-02 Micron Technology, Inc. Output slew rate control
US20080123771A1 (en) * 2006-11-08 2008-05-29 International Business Machines Corporation Systems and Arrangements for Controlling an Impedance on a Transmission Path
TWI325137B (en) * 2006-12-15 2010-05-21 Realtek Semiconductor Corp Output signal driving circuit and method thereof
US7688536B2 (en) * 2007-05-23 2010-03-30 International Business Machines Corporation Variable power write driver circuit
TW200910373A (en) * 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
US8896351B2 (en) * 2008-03-19 2014-11-25 Lantiq Deutschland Gmbh Line driver method and apparatus
US7443194B1 (en) 2008-04-24 2008-10-28 International Business Machines Corporation I/O driver for integrated circuit with output impedance control
US7924065B2 (en) * 2008-07-17 2011-04-12 Continental Automotive Gmbh Control circuit for a power field-effect transistor and method for configuring a control circuit for a power field-effect transistor
US8170505B2 (en) * 2008-07-30 2012-05-01 Qualcomm Incorporated Driver amplifier having a programmable output impedance adjustment circuit
EP2338243A4 (en) * 2008-09-18 2015-08-26 David Denoon-Stevens COMMUNICATION NETWORK
DE102008055051B4 (de) 2008-12-19 2014-05-08 Infineon Technologies Austria Ag Schaltungsanordnung und Verfahren zur Erzeugung eines Ansteuersignals für einen Transistor
US20100164471A1 (en) * 2008-12-30 2010-07-01 M2000 Calibration of programmable i/o components using a virtual variable external resistor
US20110019760A1 (en) * 2009-07-21 2011-01-27 Rambus Inc. Methods and Systems for Reducing Supply and Termination Noise
US8829945B2 (en) * 2011-07-05 2014-09-09 Silicon Laboratories Inc. Circuit and method for dynamic biasing of an output stage
US9184748B2 (en) 2011-12-30 2015-11-10 Stmicroelectronics International N.V. Adaptive buffer
US8766663B2 (en) 2012-06-18 2014-07-01 International Business Machines Corporation Implementing linearly weighted thermal coded I/O driver output stage calibration
WO2014138081A1 (en) 2013-03-05 2014-09-12 Silicon Image, Inc. Calibration of single-ended high-speed interfaces
US9768780B2 (en) * 2014-05-30 2017-09-19 Intel Corporation Apparatus for providing shared reference device with metal line formed from metal layer with lower resistivity compared to other metal layers in processor
US9473141B2 (en) * 2014-10-13 2016-10-18 Globalfoundries Inc. Receiving an I/O signal in multiple voltage domains
US9548734B1 (en) * 2015-12-26 2017-01-17 Intel Corporation Smart impedance matching for high-speed I/O
US10756737B1 (en) * 2019-09-24 2020-08-25 Nanya Technology Corporation Off chip driver circuit, off chip driver compensation system and signal compensation method
US10998904B1 (en) * 2019-11-15 2021-05-04 Xilinx, Inc. Programmable termination circuits for programmable devices
US11190188B2 (en) * 2019-12-12 2021-11-30 Electronics And Telecommunications Research Institute Memory interface circuit including output impedance monitor and method of calibrating output impedance thereof
US10951206B1 (en) * 2020-08-05 2021-03-16 Nanya Technology Corporation Off chip driving system and signal compensation method
WO2023250313A2 (en) * 2022-06-22 2023-12-28 Rambus Inc. A high-speed, low-power, and area-efficient transmitter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137421A (ja) * 1984-12-05 1986-06-25 エヌ・ベー・フイリツプス・フルーイランペンフアブリケン 適応電子バツフアシステム
JPS6238616A (ja) * 1985-08-14 1987-02-19 Hitachi Ltd 出力回路
JPS6420720A (en) * 1987-07-16 1989-01-24 Fujitsu Ltd Output buffer circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2537383C3 (de) * 1975-08-22 1979-09-20 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Schaltungsanordnung mit einer angepaßt abgeschlossenen Übertragungsleitung zur Übertragung von Signalen, insbesondere Binärdaten-Signalen
US4737670A (en) * 1984-11-09 1988-04-12 Lsi Logic Corporation Delay control circuit
CA1241084A (en) * 1985-06-10 1988-08-23 Terry O. Wilson Bidirectional bus arrangement for a digital communication system
US4707620A (en) * 1986-07-22 1987-11-17 Tektronix, Inc. Adjustable impedance driver network
US4859877A (en) * 1988-01-04 1989-08-22 Gte Laboratories Incorporated Bidirectional digital signal transmission system
EP0364700B1 (de) * 1988-10-18 1995-05-03 ANT Nachrichtentechnik GmbH Buskoppelschaltung
IT1232421B (it) * 1989-07-26 1992-02-17 Cselt Centro Studi Lab Telecom Sistema automatico per l adattamento dell impedenza d uscita di cir cuiti di pilotaggio veloci in tecnologia cmos

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137421A (ja) * 1984-12-05 1986-06-25 エヌ・ベー・フイリツプス・フルーイランペンフアブリケン 適応電子バツフアシステム
JPS6238616A (ja) * 1985-08-14 1987-02-19 Hitachi Ltd 出力回路
JPS6420720A (en) * 1987-07-16 1989-01-24 Fujitsu Ltd Output buffer circuit

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6937059B2 (en) 2000-11-30 2005-08-30 Renesas Technology Corp. Output buffer circuit with control circuit for modifying supply voltage and transistor size
US6952112B2 (en) 2000-11-30 2005-10-04 Renesas Technology Corporation Output buffer circuit with control circuit for modifying supply voltage and transistor size
US7123049B2 (en) 2000-11-30 2006-10-17 Renesas Technology Corporation Output buffer circuit with control circuit for modifying supply voltage and transistor size
JP2002330182A (ja) * 2001-02-05 2002-11-15 Samsung Electronics Co Ltd ターミネーション回路のインピーダンスアップデート装置及び方法
US7521956B2 (en) 2002-02-13 2009-04-21 Micron Technology, Inc. Methods and apparatus for adaptively adjusting a data receiver
JP2006345494A (ja) * 2005-06-09 2006-12-21 Samsung Electronics Co Ltd インピーダンス制御回路
JP2007164979A (ja) * 2005-12-15 2007-06-28 Hynix Semiconductor Inc 同期式メモリ装置のドライバ及びｏｄｔインピーダンス調節方法
KR100792641B1 (ko) * 2006-02-22 2008-01-09 노바텍 마이크로일렉트로닉스 코포레이션 외부 임피던스에 비례하는 관계로 임피던스 정합 값을 발생시키는 임피던스 정합 회로, 및 신호 수신기
JP2011066681A (ja) * 2009-09-17 2011-03-31 Nec Corp 駆動電流の自動調整機能を備えた集積回路

Also Published As

Publication number Publication date
US5134311A (en) 1992-07-28
JP2700042B2 (ja) 1998-01-19
EP0463316B1 (en) 1996-07-03
DE69120606D1 (de) 1996-08-08
DE69120606T2 (de) 1997-01-23
EP0463316A1 (en) 1992-01-02

Similar Documents

Publication Publication Date Title
JPH06260922A (ja) 自己調節式インピーダンス整合ドライバ
US7859436B2 (en) Memory device receiver
US7091761B2 (en) Impedance controlled output driver
KR100834330B1 (ko) Ｚｑ 캘리브레이션 회로 및 이것을 구비한 반도체 장치
CN1808902B (zh) 输出电路、半导体器件和调整输出电路的特性的方法
KR100381987B1 (ko) 가변임피던스출력버퍼
US7595645B2 (en) Calibration circuit and semiconductor device incorporating the same
US7034567B2 (en) Semiconductor devices with reference voltage generators and termination circuits configured to reduce termination mismatch
US7161513B2 (en) Apparatus and method for improving resolution of a current mode driver
US20060087339A1 (en) Impedance adjustment circuits and methods using replicas of variable impedance circuits
US7863936B1 (en) Driving circuit with impedence calibration and pre-emphasis functionalities
US7193431B2 (en) Resistance compensation method, circuit having a resistance compensation function, and circuit resistance test method
US20120105100A1 (en) Impedance calibration circuit and semiconductor apparatus using the same
US11651806B2 (en) Reference voltage training circuit and semiconductor apparatus including the same
US7084663B2 (en) Impedance adjustment circuit, impedance adjustment method, and semiconductor device
US20010017567A1 (en) Internal voltage generation circuit
US6459320B2 (en) Impedance matching circuit for semiconductor memory device
US7368951B2 (en) Data transmission circuit and data transmission method with two transmission modes
US7339398B2 (en) Driver impedance control apparatus and system
JP3783699B2 (ja) 出力バッファ回路
US10884486B2 (en) Pulse width compensation circuit and a semiconductor apparatus using the pulse width compensation circuit