JPS6238616A - 出力回路 - Google Patents
出力回路Info
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- JPS6238616A JPS6238616A JP60177509A JP17750985A JPS6238616A JP S6238616 A JPS6238616 A JP S6238616A JP 60177509 A JP60177509 A JP 60177509A JP 17750985 A JP17750985 A JP 17750985A JP S6238616 A JPS6238616 A JP S6238616A
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- JP
- Japan
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- output
- transistor
- circuit
- transmission line
- resistance
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は０ＭＯ８ＶＬＳＩの出力回路に係り、特にモジ
ュール実装においてチップ間の高速な信号伝送に好適な
出力回路に関する。
ュール実装においてチップ間の高速な信号伝送に好適な
出力回路に関する。
ＣＭＯ５入力回路は高入力インピーダンスであり、ＣＭ
Ｏ８出力回路はデバイス性能の向上と、負ｇｉ駆動能力
を増すため、配線基体の伝送線路のインピーダンスに比
べ、出力抵抗が低くなっている。このため伝送線路上で
反射ノイズが発生し、これが収まるまで待つ必要があり
、信号の伝搬遅延時間が大きくなっていた。この対策と
して入力回路に信号のオーバシュートを吸収する回路を
挿入したりしているが、根本的にきれいな伝送信号を得
るためには、伝送線路を整合終端する必要がある。従来
、バイポーラＬＳＩでは、特開昭４９−１００９８４号
に記載のように伝送線路の受端に終端抵抗をつけて高速
な信号伝送を可能にしているが。
Ｏ８出力回路はデバイス性能の向上と、負ｇｉ駆動能力
を増すため、配線基体の伝送線路のインピーダンスに比
べ、出力抵抗が低くなっている。このため伝送線路上で
反射ノイズが発生し、これが収まるまで待つ必要があり
、信号の伝搬遅延時間が大きくなっていた。この対策と
して入力回路に信号のオーバシュートを吸収する回路を
挿入したりしているが、根本的にきれいな伝送信号を得
るためには、伝送線路を整合終端する必要がある。従来
、バイポーラＬＳＩでは、特開昭４９−１００９８４号
に記載のように伝送線路の受端に終端抵抗をつけて高速
な信号伝送を可能にしているが。
終端抵抗での消費電力が大きく、これをＣＭＯ５ＬＳＩ
に適用するとＣＭＯ３の最大の特長である低電力の利点
を生かせない。一方、伝送線路の送端に終端抵抗をつけ
る方式では、終飢１抵抗をチップの外につけると実装密
度が低下し、ＣＭＯ３ＬＳＩの高隻積な利点を生かせな
い。従って終端抵抗をチップ内に形成すればよいが、素
子の製造上のバラツキが大きく、整合終端を行なうには
問題があった。
に適用するとＣＭＯ３の最大の特長である低電力の利点
を生かせない。一方、伝送線路の送端に終端抵抗をつけ
る方式では、終飢１抵抗をチップの外につけると実装密
度が低下し、ＣＭＯ３ＬＳＩの高隻積な利点を生かせな
い。従って終端抵抗をチップ内に形成すればよいが、素
子の製造上のバラツキが大きく、整合終端を行なうには
問題があった。
本発明の目的は低電力で高速な信号伝送を可能にする送
端終端方式のＣＭＯ３出力回路を【供することにある。
端終端方式のＣＭＯ３出力回路を【供することにある。
〔発明の概要〕
本発明は、出力回路のＯＮ抵抗が伝送線路のインピーダ
ンスに合うように、トランジスタの特性をモニタしなが
ら、制御するものである。ここで、ＯＮ抵抗とは、伝送
線路のインピーダンスと等しい抵抗を出力端子に接続し
、抵抗の他端子は、出力とは反対の信号レベルの電位に
接続した時の〔（信号振幅）／（抵抗に流れる電流）−
（伝送線インピーダンス）〕である。出出回路のＯＮ抵
抗を伝送線インピーダンスに一致させると、出力回路の
信号が切換わった時、出力回路の信号振幅の−の振幅の
信号が伝送線路に入射される。これが開放受端で反射さ
れ（従って出力回路の信号振幅が受端で得られる）、反
射波が送端にもどってきて送端の信号振幅も出力回路の
信号振幅に等しくなるので、次の送端での反射はおきな
い。
ンスに合うように、トランジスタの特性をモニタしなが
ら、制御するものである。ここで、ＯＮ抵抗とは、伝送
線路のインピーダンスと等しい抵抗を出力端子に接続し
、抵抗の他端子は、出力とは反対の信号レベルの電位に
接続した時の〔（信号振幅）／（抵抗に流れる電流）−
（伝送線インピーダンス）〕である。出出回路のＯＮ抵
抗を伝送線インピーダンスに一致させると、出力回路の
信号が切換わった時、出力回路の信号振幅の−の振幅の
信号が伝送線路に入射される。これが開放受端で反射さ
れ（従って出力回路の信号振幅が受端で得られる）、反
射波が送端にもどってきて送端の信号振幅も出力回路の
信号振幅に等しくなるので、次の送端での反射はおきな
い。
以下１本発明の一実施例を第１図により説明する。本実
施例では出力トランジスタのゲート幅により出力回路の
ＯＮ抵抗を制御する。図において１．６は素子の製造バ
ラツキの管理範囲内で最大ドレイン電流を流せる素子が
できた場合に、伝送線インピーダンスに等しい○Ｎ抵抗
を得るために必要なゲート幅を持つ出力ＰＭｏｓトラン
ジスタと出力ＮＭＯＳトランジスタである。２〜５，７
〜１０は出力トランジスタのゲート幅をトリミングする
ためのＰＭＯＳトランジスタとＮＭＯＳトランジスタで
ある。１〜５，６〜１ｏのゲート幅の和は、素子の製造
バラツキの管理範囲内で最小ドレイン電流を流せる素子
ができた場合に、伝送線インピーダンスに等しいＯＮ抵
抗を得るために必要なゲート幅に等しい、２〜５，７〜
１ｏのトランジスタのゲート幅は８：４：２：Ｌの大き
さになっており、ゲート幅のトリミングを詳細に行なう
ことができる。１１はインバータ、１２〜１５は２人力
ＮＡＮＤ回路、１６〜ｊ９は２人力ＮＯＲ回路であり、
出力トランジスタを駆動するドライブ回路である。１１
〜１９の論理回路のトランジスタのゲート幅は出力トラ
ンジスタ１〜１０のゲート幅に対応して大きさを変え、
出力回路の人力から出力までの遅延時間が、どのドライ
ブ回路から出力トランジスタを経由する場合も等しくな
るようにする。２０．２１はトランジスタのドレイン電
流をモニタするためのＰＭｏｓトランジスタとＮＭＯＳ
トランジスタであり、ソース電極は電源（Ｖ Ｏ−、グ
ランド）に、ドレイン電極は抵抗２２．２３に各々接続
する。抵抗２２゜２３の他の端子は電ｉｔ！（グランド
、■Ｉ、ｌ、）に接続する。また−ＰＭＯＳトランジス
タ２ｏのゲート電極はグランド、ＮＭＯＳトランジスタ
２１のゲート電極はｖＤＤに接続する。２４は出力ＰＭ
ＯＳトランジスタのゲート幅を制御する回路であり、モ
ニタ用ＰＭＯＳ トランジスタ２１のドレイン電流をｉ
測するための抵抗２２の両端の電圧を入力とじ、この電
圧によりトリミング用ＰＭＯＳトランジスタ２〜５のう
ち動作させるべきトランジスタを指定する信号２６を出
力する。動作させるべきトランジスタに対しては高レベ
ル、動作させないトランジスタに対しては低レベルを出
力し、ＮＡＮＤ回路１２〜１５でデータ入力信号とＮＡ
ＮＤをとり、出力ＰＭＯＳトランジスタ２〜５のうち指
定したトランジスタのみ動作させる。２５は出力ＮＭＯ
Ｓトランジスタのゲート幅を制御する回路であり、２４
と同様、モニタ用ＮＭＯＳトランジスタ２１のドレイン
電流を観測するための抵抗２３の両端の電圧を入力とし
、この電圧によりトリミング用ＮＭＯＳトランジスタ７
〜１０のうち動作させるべきトランジスタを指定する信
号２７を出力する。動作させるべきトランジスタに対し
ては低レベル、動作させないトランジスタに対しては高
レベルを出力し、ＮＯＲ回路１−６〜１９でデータ入力
信号とＮＯＲをとり、出力ＮＭＯＳトランジスタ７〜１
ｏのうち指定したトランジスタのみ動作させる。制御信
号２６．２７はＬＳＩチップ内のすべての出力回路に供
給され、出力トランジスタのゲート幅が自動的に調整さ
れ、ＯＮ抵抗が伝送線路のインピーダンスに一致するよ
うに制御する。
施例では出力トランジスタのゲート幅により出力回路の
ＯＮ抵抗を制御する。図において１．６は素子の製造バ
ラツキの管理範囲内で最大ドレイン電流を流せる素子が
できた場合に、伝送線インピーダンスに等しい○Ｎ抵抗
を得るために必要なゲート幅を持つ出力ＰＭｏｓトラン
ジスタと出力ＮＭＯＳトランジスタである。２〜５，７
〜１０は出力トランジスタのゲート幅をトリミングする
ためのＰＭＯＳトランジスタとＮＭＯＳトランジスタで
ある。１〜５，６〜１ｏのゲート幅の和は、素子の製造
バラツキの管理範囲内で最小ドレイン電流を流せる素子
ができた場合に、伝送線インピーダンスに等しいＯＮ抵
抗を得るために必要なゲート幅に等しい、２〜５，７〜
１ｏのトランジスタのゲート幅は８：４：２：Ｌの大き
さになっており、ゲート幅のトリミングを詳細に行なう
ことができる。１１はインバータ、１２〜１５は２人力
ＮＡＮＤ回路、１６〜ｊ９は２人力ＮＯＲ回路であり、
出力トランジスタを駆動するドライブ回路である。１１
〜１９の論理回路のトランジスタのゲート幅は出力トラ
ンジスタ１〜１０のゲート幅に対応して大きさを変え、
出力回路の人力から出力までの遅延時間が、どのドライ
ブ回路から出力トランジスタを経由する場合も等しくな
るようにする。２０．２１はトランジスタのドレイン電
流をモニタするためのＰＭｏｓトランジスタとＮＭＯＳ
トランジスタであり、ソース電極は電源（Ｖ Ｏ−、グ
ランド）に、ドレイン電極は抵抗２２．２３に各々接続
する。抵抗２２゜２３の他の端子は電ｉｔ！（グランド
、■Ｉ、ｌ、）に接続する。また−ＰＭＯＳトランジス
タ２ｏのゲート電極はグランド、ＮＭＯＳトランジスタ
２１のゲート電極はｖＤＤに接続する。２４は出力ＰＭ
ＯＳトランジスタのゲート幅を制御する回路であり、モ
ニタ用ＰＭＯＳ トランジスタ２１のドレイン電流をｉ
測するための抵抗２２の両端の電圧を入力とじ、この電
圧によりトリミング用ＰＭＯＳトランジスタ２〜５のう
ち動作させるべきトランジスタを指定する信号２６を出
力する。動作させるべきトランジスタに対しては高レベ
ル、動作させないトランジスタに対しては低レベルを出
力し、ＮＡＮＤ回路１２〜１５でデータ入力信号とＮＡ
ＮＤをとり、出力ＰＭＯＳトランジスタ２〜５のうち指
定したトランジスタのみ動作させる。２５は出力ＮＭＯ
Ｓトランジスタのゲート幅を制御する回路であり、２４
と同様、モニタ用ＮＭＯＳトランジスタ２１のドレイン
電流を観測するための抵抗２３の両端の電圧を入力とし
、この電圧によりトリミング用ＮＭＯＳトランジスタ７
〜１０のうち動作させるべきトランジスタを指定する信
号２７を出力する。動作させるべきトランジスタに対し
ては低レベル、動作させないトランジスタに対しては高
レベルを出力し、ＮＯＲ回路１−６〜１９でデータ入力
信号とＮＯＲをとり、出力ＮＭＯＳトランジスタ７〜１
ｏのうち指定したトランジスタのみ動作させる。制御信
号２６．２７はＬＳＩチップ内のすべての出力回路に供
給され、出力トランジスタのゲート幅が自動的に調整さ
れ、ＯＮ抵抗が伝送線路のインピーダンスに一致するよ
うに制御する。
第２図は制御回路２４の一実施例である。３０は抵抗２
２の両端の電圧をディジタル値に変換するＡ／Ｄ変換回
路、３１はＡ、８２つの入力の差を出力する減算回路で
あり、各々公知の回路技術により構成される。ＰＭＯＳ
トランジスタ２０の製造バラツキの管理範囲内で、最大
のドレイン電流が流れる時と最小のドレイン電流が流れ
る時の差が、Ａ／Ｄ変換回路３０の出力の下位４ビツト
で表わされるように抵抗２２の値とＡ／Ｄ変換回路３０
の分解能を選択する。精度の高い抵抗はアナログＩＣで
用いられる公知の技術により製造することができる。ま
た抵抗はチップ外に外付にしてもよい。このようにして
今、最大ドレイン電流が流れるＰＭＯＳトランジスタ２
０ができた時にＡ／Ｄ変換回路３０の出力が”１１．０
１０” 、 最小ドレイン電流が流れるＰＭＯＳトラ
ンジスタ２０ができた時ニＡ ／ Ｄ変換回路３０（７
）出力が” ０１０１１ ”に選択したとする。ここで
、減算回路３１のＡ入力を“１１０１０” に設定す
れば、Ａ／Ｄ変換回路３０の出力である。Ｂ入力が“１
１０１０” の時は”ｏｏｏｏｏ”、 “０１０１
１”の時は“０１１１１”の出力が得られる。この減算
回路３１の出力の下４ビットを制御信号２６とすると、
最大のドレイン電流が流れるＰＭＯ３Ｉ−ランリスタが
できた場合には・ １の出力ＰＭＯ８Ｉ−ランジスタの
み動作し、最小のドレイン電流が流れるＰ Ｍ ＯＳ
トランジスタができた場合には、１〜５の出力ＰＭＯＳ
トランジスタ全てが動作する。従って、素子の製造バラ
ツキの管理範囲内で、ドレイン電流の大きさに対応して
動作させる出力トランジスタのゲート幅を制御し、出力
回路のＯＮ抵抗を伝送線路のインピーダンスに一致させ
ることができる。本実施例では出力トランジスタを５分
割しているが、制御の精度に応じて分割数を変更できる
。また、減算回路３１の出力がマイナスになったり、制
御信号２６として使うビットより上のピッ１−が１にな
ったりした場合は、トランジスタのドレイン電流の大き
さが製造バラツキの管理範囲をこえたことを示している
ので、これをＬＳＩチップの選別に使うことができる。
２の両端の電圧をディジタル値に変換するＡ／Ｄ変換回
路、３１はＡ、８２つの入力の差を出力する減算回路で
あり、各々公知の回路技術により構成される。ＰＭＯＳ
トランジスタ２０の製造バラツキの管理範囲内で、最大
のドレイン電流が流れる時と最小のドレイン電流が流れ
る時の差が、Ａ／Ｄ変換回路３０の出力の下位４ビツト
で表わされるように抵抗２２の値とＡ／Ｄ変換回路３０
の分解能を選択する。精度の高い抵抗はアナログＩＣで
用いられる公知の技術により製造することができる。ま
た抵抗はチップ外に外付にしてもよい。このようにして
今、最大ドレイン電流が流れるＰＭＯＳトランジスタ２
０ができた時にＡ／Ｄ変換回路３０の出力が”１１．０
１０” 、 最小ドレイン電流が流れるＰＭＯＳトラ
ンジスタ２０ができた時ニＡ ／ Ｄ変換回路３０（７
）出力が” ０１０１１ ”に選択したとする。ここで
、減算回路３１のＡ入力を“１１０１０” に設定す
れば、Ａ／Ｄ変換回路３０の出力である。Ｂ入力が“１
１０１０” の時は”ｏｏｏｏｏ”、 “０１０１
１”の時は“０１１１１”の出力が得られる。この減算
回路３１の出力の下４ビットを制御信号２６とすると、
最大のドレイン電流が流れるＰＭＯ３Ｉ−ランリスタが
できた場合には・ １の出力ＰＭＯ８Ｉ−ランジスタの
み動作し、最小のドレイン電流が流れるＰ Ｍ ＯＳ
トランジスタができた場合には、１〜５の出力ＰＭＯＳ
トランジスタ全てが動作する。従って、素子の製造バラ
ツキの管理範囲内で、ドレイン電流の大きさに対応して
動作させる出力トランジスタのゲート幅を制御し、出力
回路のＯＮ抵抗を伝送線路のインピーダンスに一致させ
ることができる。本実施例では出力トランジスタを５分
割しているが、制御の精度に応じて分割数を変更できる
。また、減算回路３１の出力がマイナスになったり、制
御信号２６として使うビットより上のピッ１−が１にな
ったりした場合は、トランジスタのドレイン電流の大き
さが製造バラツキの管理範囲をこえたことを示している
ので、これをＬＳＩチップの選別に使うことができる。
上記実施例では、出力トランジスタを分割して。
各々のドライブ回路に制御信号を入力することによりト
ランジスタのゲート幅を変更しているが、出力トランジ
スタのゲート電極への配線をレーザ光により切断する方
式などをとってもよい。また、ＣＭＯＳインバータ型の
出力回路に本発明を適用しているが、その他の出力回路
形式、例えばＮＭＯＳトランジスタを２つ直列に接続し
、各々のゲート電極には逆位相のデータ入力を加え、Ｎ
ＭＯＳトランジスタの接続点から出力をとり出す形の回
路などにも適用することができる。
ランジスタのゲート幅を変更しているが、出力トランジ
スタのゲート電極への配線をレーザ光により切断する方
式などをとってもよい。また、ＣＭＯＳインバータ型の
出力回路に本発明を適用しているが、その他の出力回路
形式、例えばＮＭＯＳトランジスタを２つ直列に接続し
、各々のゲート電極には逆位相のデータ入力を加え、Ｎ
ＭＯＳトランジスタの接続点から出力をとり出す形の回
路などにも適用することができる。
また、上記実施例は出力トランジスタのゲート幅を増減
させてＯＮ抵抗を調整しているが、その他の手段を用い
てもよい６例えば、ＣＭＯＳインバータ回路の出力にＰ
ＭＯＳトランジスタ、ＮＭＯＳトランジスタのソース電
極とドレイン電極を並列接続した、いずれか一方の電極
を接続し、他方を出力端子とする。このＰＭＯＳトラン
ジスタとＮＭＯ８）−ランリスタのゲート電圧を制御す
ることによりＯＮ抵抗を調整することが可能である。
させてＯＮ抵抗を調整しているが、その他の手段を用い
てもよい６例えば、ＣＭＯＳインバータ回路の出力にＰ
ＭＯＳトランジスタ、ＮＭＯＳトランジスタのソース電
極とドレイン電極を並列接続した、いずれか一方の電極
を接続し、他方を出力端子とする。このＰＭＯＳトラン
ジスタとＮＭＯ８）−ランリスタのゲート電圧を制御す
ることによりＯＮ抵抗を調整することが可能である。
本発明によれば、出力回路のＯＮ抵抗が伝送線路のイン
ピーダンスに一致するように制御することにより、伝送
波形のきれいな送端終端を行なうことができ、ＬＳＩチ
ップ間の高速な信号伝送が可能になる。しかも、終端抵
抗により直流電流パスが形成されないので低電力であり
、外付の終端抵抗が不要なので、ＬＳＩを高密度に実装
できる。
ピーダンスに一致するように制御することにより、伝送
波形のきれいな送端終端を行なうことができ、ＬＳＩチ
ップ間の高速な信号伝送が可能になる。しかも、終端抵
抗により直流電流パスが形成されないので低電力であり
、外付の終端抵抗が不要なので、ＬＳＩを高密度に実装
できる。
送端終端伝送線路では、送端に近いほど遅延時間が大き
くなるが、負荷をグループ分けして各々別の出力回路で
信号伝送すればよい。
くなるが、負荷をグループ分けして各々別の出力回路で
信号伝送すればよい。
第１図は本発明の一実施例の出力回路図、第２図はｊ・
ランリスタのドレイン電流をＩＩ！’！して出力トラン
ジスタのゲート幅を変更するための制御回路のブロック
図である。 １〜５・・・出力ＰＭＯＳトランジスタ、６〜１０・・
・出力ＮＭｏ５トランジスタ、１１・・・インバータ。
ランリスタのドレイン電流をＩＩ！’！して出力トラン
ジスタのゲート幅を変更するための制御回路のブロック
図である。 １〜５・・・出力ＰＭＯＳトランジスタ、６〜１０・・
・出力ＮＭｏ５トランジスタ、１１・・・インバータ。
Claims (1)
- 【特許請求の範囲】 １、出力端子に伝送線路を介して負荷を接続したときに
、該伝送線路に入射できる第１波の信号振幅が、出力端
子に直接負荷を接続したときの出力信号振幅の略１／２
になるように、出力トランジスタの出力抵抗を調整する
機能を有する出力回路。 ２、上記出力トランジスタがＦＥＴであり、同一の出力
端子に接続される複数個の出力トランジスタのうち、必
要な数の出力トランジスタのみを動作させることにより
、上記出力抵抗を調整する機能が実現される特許請求の
範囲第１項の出力回路。 ３、上記複数個の出力トランジスタのなかに、ゲート幅
の長さが２＾ａの比で大きくなる出力トランジスタを含
む特許請求の範囲第２項の出力回路。 ４、同一チップ内にモニタ用トランジスタと、該モニタ
用トランジスタのドレイン電流の大きさにより、上記複
数個の出力トランジスタのうち、必要な数の出力トラン
ジスタを動作させるための制御信号を発生させる回路を
具備する特許請求の範囲第２項又は第３項記載の出力回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177509A JP2644725B2 (ja) | 1985-08-14 | 1985-08-14 | 出力回路 |
| US06/894,103 US4719369A (en) | 1985-08-14 | 1986-08-07 | Output circuit having transistor monitor for matching output impedance to load impedance |
| DE19863627681 DE3627681A1 (de) | 1985-08-14 | 1986-08-14 | Ausgangsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177509A JP2644725B2 (ja) | 1985-08-14 | 1985-08-14 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238616A true JPS6238616A (ja) | 1987-02-19 |
| JP2644725B2 JP2644725B2 (ja) | 1997-08-25 |
Family
ID=16032147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177509A Expired - Lifetime JP2644725B2 (ja) | 1985-08-14 | 1985-08-14 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644725B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04208563A (ja) * | 1989-12-15 | 1992-07-30 | Bull Sa | 複数の集積回路間で集積回路の電界効果トランジスタの電気特性の固有不均一を補償する方法及び装置 |
| JPH05199070A (ja) * | 1991-03-14 | 1993-08-06 | Bull Sa | 可変インピーダンスを有する集積回路及び該集積回路を用いる情報処理システム |
| JPH06260922A (ja) * | 1990-06-07 | 1994-09-16 | Internatl Business Mach Corp <Ibm> | 自己調節式インピーダンス整合ドライバ |
| JPH0715475A (ja) * | 1991-06-28 | 1995-01-17 | At & T Corp | デジタル制御回路 |
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| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
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| USRE43539E1 (en) | 2001-12-19 | 2012-07-24 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
-
1985
- 1985-08-14 JP JP60177509A patent/JP2644725B2/ja not_active Expired - Lifetime
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