JPH1155106A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1155106A JPH1155106A JP9225667A JP22566797A JPH1155106A JP H1155106 A JPH1155106 A JP H1155106A JP 9225667 A JP9225667 A JP 9225667A JP 22566797 A JP22566797 A JP 22566797A JP H1155106 A JPH1155106 A JP H1155106A
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- Japan
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- output
- circuit
- input
- signal
- voltage
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Abstract
(57)【要約】 （修正有）
【課題】双方向入出力バッファの入力レベルマージンを
拡大する。 【解決手段】入出力バッファＢ１〜Ｂｎのうち、Ｂ１、
Ｂ２はダミー回路とされ、信号伝送線路の特性インピー
ダンスと等価な抵抗Ｒ１、Ｒ２が接続される。カウンタ
Ｃ１、Ｃ２は、それぞれ、ダミー回路の入力回路Ｉ
Ｂ１、ＩＢ２の出力信号に対応して、アップ又はダウン
の計数方向が指示され、ゲート回路Ｇ１、Ｇ２を経て供
給されるクロック信号を計数し、計数出力によって、入
出力バッファの出力回路ＯＢ１〜ＯＢｎの電源電圧側と
接地電位側の出力ＭＯＳＦＥＴの出力インピーダンスを
制御する。ホールド信号発生回路ＬＯＧは、制御信号Ｒ
ｅｑに応じてカウンタの計数値を固定する。入力レベル
マージン拡大のため極性検出回路が設けられ、信号出力
時の出力回路の電源電圧側と接地電位側の出力インピー
ダンスが同じになるように制御する。
拡大する。 【解決手段】入出力バッファＢ１〜Ｂｎのうち、Ｂ１、
Ｂ２はダミー回路とされ、信号伝送線路の特性インピー
ダンスと等価な抵抗Ｒ１、Ｒ２が接続される。カウンタ
Ｃ１、Ｃ２は、それぞれ、ダミー回路の入力回路Ｉ
Ｂ１、ＩＢ２の出力信号に対応して、アップ又はダウン
の計数方向が指示され、ゲート回路Ｇ１、Ｇ２を経て供
給されるクロック信号を計数し、計数出力によって、入
出力バッファの出力回路ＯＢ１〜ＯＢｎの電源電圧側と
接地電位側の出力ＭＯＳＦＥＴの出力インピーダンスを
制御する。ホールド信号発生回路ＬＯＧは、制御信号Ｒ
ｅｑに応じてカウンタの計数値を固定する。入力レベル
マージン拡大のため極性検出回路が設けられ、信号出力
時の出力回路の電源電圧側と接地電位側の出力インピー
ダンスが同じになるように制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に同時双方向出力バッファにおける出力
インピーダンス制御技術に利用して有効な技術に関する
ものである。
装置に関し、特に同時双方向出力バッファにおける出力
インピーダンス制御技術に利用して有効な技術に関する
ものである。
【０００２】
【従来の技術】同時双方向入出力バッファにおけるイン
ピーダンス制御方式として、カウンタと出力インピーダ
ンスモニタピンを用いたものがある。インピーダンス制
御信号は上記カンウタより与える。上記モニタピンの入
出力端子を所望の抵抗値の抵抗で終端し、入出力端子の
電圧と基準電圧とをコンパレータで比較し、カウンタの
アップ／ダウン信号を出力し、カウンタの動作方向を決
定する。そして、十分な時間が経過してからカウンタを
ホールドさせて出力インピーダンスを固定する。上記の
ような同時双方向入出力バッファに関しては、１９９６
年１２月、アイ・イー・イー・イー ジャーナル オブ
ソリッド−ステート サーキッツ（IEEEJOURNAL OF S
OLID-STATE CIRCUITS) 第３１巻第１９９５頁〜２００
３頁に記載の「A 660 MB/s Interface Megacell Portab
le Circuit in 0.3 μm CMOS ASIC)」がある。
ピーダンス制御方式として、カウンタと出力インピーダ
ンスモニタピンを用いたものがある。インピーダンス制
御信号は上記カンウタより与える。上記モニタピンの入
出力端子を所望の抵抗値の抵抗で終端し、入出力端子の
電圧と基準電圧とをコンパレータで比較し、カウンタの
アップ／ダウン信号を出力し、カウンタの動作方向を決
定する。そして、十分な時間が経過してからカウンタを
ホールドさせて出力インピーダンスを固定する。上記の
ような同時双方向入出力バッファに関しては、１９９６
年１２月、アイ・イー・イー・イー ジャーナル オブ
ソリッド−ステート サーキッツ（IEEEJOURNAL OF S
OLID-STATE CIRCUITS) 第３１巻第１９９５頁〜２００
３頁に記載の「A 660 MB/s Interface Megacell Portab
le Circuit in 0.3 μm CMOS ASIC)」がある。
【０００３】
【発明が解決しようとする課題】上記のインピーダンス
制御方式では、図６に示すようにホールド直前のインピ
ダンス値は所望のインピーダンス値Ｚ０の近傍のＺＨと
ＺＬを往復する。したがって、ある時間ｔにおいてホー
ド信号を出力すると上記ＺＨ又はＺＬのどちから不定と
なる。したがって、それぞれ別のＬＳＩに搭載され、か
つ上記のように出力インピーダンス値がＺＨ又はＺＬの
いずれかとなり、一方がＺＬ側に他方がＺＨのように固
定されると、中間電圧Ｖmid がＶＴＴ／２からずれてし
まい、例えばＶＴＴ＝１．２Ｖとし、基準電圧Ｖref ＝
０．３Ｖあるいは０．９Ｖとした時の入力レベルマージ
ンは次のようになる。すなわち、ＺＨ＝５５Ω、ＺＬ＝
４５Ωとすると、中間電圧Ｖmid のバラツキは１２０ｍ
Ｖになり、基準電圧Ｖref に対するマージンを３００ｍ
Ｖから２４０ｍＶにも減らしてしまう。
制御方式では、図６に示すようにホールド直前のインピ
ダンス値は所望のインピーダンス値Ｚ０の近傍のＺＨと
ＺＬを往復する。したがって、ある時間ｔにおいてホー
ド信号を出力すると上記ＺＨ又はＺＬのどちから不定と
なる。したがって、それぞれ別のＬＳＩに搭載され、か
つ上記のように出力インピーダンス値がＺＨ又はＺＬの
いずれかとなり、一方がＺＬ側に他方がＺＨのように固
定されると、中間電圧Ｖmid がＶＴＴ／２からずれてし
まい、例えばＶＴＴ＝１．２Ｖとし、基準電圧Ｖref ＝
０．３Ｖあるいは０．９Ｖとした時の入力レベルマージ
ンは次のようになる。すなわち、ＺＨ＝５５Ω、ＺＬ＝
４５Ωとすると、中間電圧Ｖmid のバラツキは１２０ｍ
Ｖになり、基準電圧Ｖref に対するマージンを３００ｍ
Ｖから２４０ｍＶにも減らしてしまう。
【０００４】この発明の目的は、入力レベルマージンの
向上を実現した同時双方向入出力バッファを備えた半導
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
向上を実現した同時双方向入出力バッファを備えた半導
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、同時双方向入出力バッファ
において、少なくとも並列接続された電源電圧側と接地
電位側の複数からなる第１と第２の出力ＭＯＳＦＥＴ
と、上記第１と第２の出力ＭＯＳＦＥＴをそれぞれオン
状態にさせる第１と第２の入力信号を第１と第２の制御
信号に対応してそれぞれ伝達させるゲート手段と、上記
第１と第２の出力ＭＯＳＦＥＴが接続された第１と第２
の出力端子の電圧を受ける第１と第２の入力回路とを備
えた第１と第２のダミー回路と、上記第１の制御信号と
第２の制御信号とを形成するインピーダンス制御回路と
を設け、信号伝送路のインピーダンスに対応した第１の
抵抗を上記第１のダミー回路の第１の出力端子と接地電
位との間に接続し、第２の抵抗を上記第２のダミー回路
の第２の出力端子と動作電圧との間に接続した状態で、
上記インピーダンス制御回路により上記第１と第２の入
力回路に上記動作電圧の１／２に設定された基準電圧を
供給し、上記第１と第２の出力端子の電圧の大小比較結
果に対応して上記両電圧差が小さくなるようアップダウ
ンの計数動作を行って上記第１と第２の制御信号をそれ
ぞれ形成するとともに、上記第１と第２の入力回路の出
力信号が予め決められた極性であることを検出する検出
回路を設け、ホールド信号が供給されたとき上記指定さ
れた極性の検出信号によりそれぞれのアップダウン計数
動作を停止させる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、同時双方向入出力バッファ
において、少なくとも並列接続された電源電圧側と接地
電位側の複数からなる第１と第２の出力ＭＯＳＦＥＴ
と、上記第１と第２の出力ＭＯＳＦＥＴをそれぞれオン
状態にさせる第１と第２の入力信号を第１と第２の制御
信号に対応してそれぞれ伝達させるゲート手段と、上記
第１と第２の出力ＭＯＳＦＥＴが接続された第１と第２
の出力端子の電圧を受ける第１と第２の入力回路とを備
えた第１と第２のダミー回路と、上記第１の制御信号と
第２の制御信号とを形成するインピーダンス制御回路と
を設け、信号伝送路のインピーダンスに対応した第１の
抵抗を上記第１のダミー回路の第１の出力端子と接地電
位との間に接続し、第２の抵抗を上記第２のダミー回路
の第２の出力端子と動作電圧との間に接続した状態で、
上記インピーダンス制御回路により上記第１と第２の入
力回路に上記動作電圧の１／２に設定された基準電圧を
供給し、上記第１と第２の出力端子の電圧の大小比較結
果に対応して上記両電圧差が小さくなるようアップダウ
ンの計数動作を行って上記第１と第２の制御信号をそれ
ぞれ形成するとともに、上記第１と第２の入力回路の出
力信号が予め決められた極性であることを検出する検出
回路を設け、ホールド信号が供給されたとき上記指定さ
れた極性の検出信号によりそれぞれのアップダウン計数
動作を停止させる。
【０００６】
【発明の実施の形態】図１には、この発明に係る同時双
方向入出力バッファの一実施例のブロック図が示されて
いる。同図の各回路ブロックは、図示しない内部論理回
路とともに公知の半導体集積回路の製造技術によって、
例えば単結晶シリコンのような１個の半導体基板上にお
いて形成される。
方向入出力バッファの一実施例のブロック図が示されて
いる。同図の各回路ブロックは、図示しない内部論理回
路とともに公知の半導体集積回路の製造技術によって、
例えば単結晶シリコンのような１個の半導体基板上にお
いて形成される。
【０００７】入出力バッファＢ１〜Ｂｎのうち、入出力
バッファＢ３ないしＢｎが実際の同時双方向の信号伝達
に用いられ、入出力バッファＢ１とＢ２は、上記実際の
信号の入出力を行う回路と同一の回路からなるダミー回
路とされ、かかるダミー回路を用いて、上記入出力バッ
ファＢ３〜Ｂｎの出力インピーダンスと信号伝送線路の
特性インピーダンスとが等しくなるように制御される。
上記ダミー回路を入出力バッファＢ３ないしＢｎと同じ
同一の回路で構成することにより、ダミー回路のための
格別な回路設計及びレイアウト設計が簡略化できる。つ
まり、ダミー回路としての入出力バッファＢ１では接地
電位側出力ＭＯＳＦＥＴを不要であり、入出力バッファ
Ｂ２では電源電圧側出力ＭＯＳＦＥＴが不要であり、か
かる不要の出力ＭＯＳＦＥＴを削除して回路構成として
もよいことはいうまでもない。
バッファＢ３ないしＢｎが実際の同時双方向の信号伝達
に用いられ、入出力バッファＢ１とＢ２は、上記実際の
信号の入出力を行う回路と同一の回路からなるダミー回
路とされ、かかるダミー回路を用いて、上記入出力バッ
ファＢ３〜Ｂｎの出力インピーダンスと信号伝送線路の
特性インピーダンスとが等しくなるように制御される。
上記ダミー回路を入出力バッファＢ３ないしＢｎと同じ
同一の回路で構成することにより、ダミー回路のための
格別な回路設計及びレイアウト設計が簡略化できる。つ
まり、ダミー回路としての入出力バッファＢ１では接地
電位側出力ＭＯＳＦＥＴを不要であり、入出力バッファ
Ｂ２では電源電圧側出力ＭＯＳＦＥＴが不要であり、か
かる不要の出力ＭＯＳＦＥＴを削除して回路構成として
もよいことはいうまでもない。
【０００８】上記入出力バッファＢ１は、第１のダミー
回路とされてその出力端子と回路の接地電位との間に、
上記信号伝送線路の特性インピーダンスと同一の抵抗値
を持つようにされた抵抗Ｒ１が接続される。その入力に
は上記電源電圧側の出力ＭＯＳＦＥＴをオン状態にさせ
るようなハイレベルの信号が定常的に供給される。上記
入出力バッファＢ２は、第２のダミー回路とされてその
出力端子と回路の動作電圧との間に、上記信号伝送線路
の特性インピーダンスと同一の抵抗値を持つようにされ
た抵抗Ｒ２が接続される。その入力には、上記接地電位
側の出力ＭＯＳＦＥＴをオン状態にさせるようなロウレ
ベルの信号が定常的に供給される。
回路とされてその出力端子と回路の接地電位との間に、
上記信号伝送線路の特性インピーダンスと同一の抵抗値
を持つようにされた抵抗Ｒ１が接続される。その入力に
は上記電源電圧側の出力ＭＯＳＦＥＴをオン状態にさせ
るようなハイレベルの信号が定常的に供給される。上記
入出力バッファＢ２は、第２のダミー回路とされてその
出力端子と回路の動作電圧との間に、上記信号伝送線路
の特性インピーダンスと同一の抵抗値を持つようにされ
た抵抗Ｒ２が接続される。その入力には、上記接地電位
側の出力ＭＯＳＦＥＴをオン状態にさせるようなロウレ
ベルの信号が定常的に供給される。
【０００９】上記第１のダミー回路に対応してカウンタ
Ｃ１が設けられ、第２のダミー回路に対応してカウンタ
Ｃ２が設けられる。上記カウンタＣ１は、上記第１のダ
ミー回路の入力回路ＩＢ１の出力信号Ｃctl1に対応して
アップ又はダウンの計数方向が指示され、ゲート回路Ｇ
１通して供給されたクロック信号の計数動作を行う。上
記カウンタＣ２は、上記第２のダミー回路の入力回路Ｉ
Ｂ２の出力信号に対応してアップ又はダウンの計数方向
が指示され、ゲート回路Ｇ２通して供給されたクロック
信号の計数動作を行う。この場合、後述するような出力
インピーダンスの固定値の極性を合わせるように上記入
力回路ＩＢ２の出力信号はインバータ回路ＩＮ１により
反転され、上記カウンタＣ２のアップ又はダウンの計数
方向を指示する信号Ｃctl2とされる。
Ｃ１が設けられ、第２のダミー回路に対応してカウンタ
Ｃ２が設けられる。上記カウンタＣ１は、上記第１のダ
ミー回路の入力回路ＩＢ１の出力信号Ｃctl1に対応して
アップ又はダウンの計数方向が指示され、ゲート回路Ｇ
１通して供給されたクロック信号の計数動作を行う。上
記カウンタＣ２は、上記第２のダミー回路の入力回路Ｉ
Ｂ２の出力信号に対応してアップ又はダウンの計数方向
が指示され、ゲート回路Ｇ２通して供給されたクロック
信号の計数動作を行う。この場合、後述するような出力
インピーダンスの固定値の極性を合わせるように上記入
力回路ＩＢ２の出力信号はインバータ回路ＩＮ１により
反転され、上記カウンタＣ２のアップ又はダウンの計数
方向を指示する信号Ｃctl2とされる。
【００１０】上記カウンタＣ１とＣ２の計数出力は、上
記入出力バッファＢ１〜Ｂｎの出力回路ＯＢ１〜ＯＢｎ
の電源電圧側の出力ＭＯＳＦＥＴの出力インピーダンス
制御と接地電位側の出力ＭＯＳＦＥＴの出力インピーダ
ンス制御に用いられる。つまり、出力回路ＯＢ１〜ＯＢ
ｎは、並列接続された複数の出力ＭＯＳＦＥＴと、かか
る出力ＭＯＳＦＥＴのゲートに入力信号を上記制御信号
に従って選択的に供給するゲート回路とを持つ。特に制
限されないが、並列形態に接続された複数の出力ＭＯＳ
ＦＥＴは、そのオン抵抗値が２進の重みを持つようにさ
れ、その重みに対応して上記カウンタＣ１とＣ２の計数
出力が上記ゲート回路の制御信号として供給される。
記入出力バッファＢ１〜Ｂｎの出力回路ＯＢ１〜ＯＢｎ
の電源電圧側の出力ＭＯＳＦＥＴの出力インピーダンス
制御と接地電位側の出力ＭＯＳＦＥＴの出力インピーダ
ンス制御に用いられる。つまり、出力回路ＯＢ１〜ＯＢ
ｎは、並列接続された複数の出力ＭＯＳＦＥＴと、かか
る出力ＭＯＳＦＥＴのゲートに入力信号を上記制御信号
に従って選択的に供給するゲート回路とを持つ。特に制
限されないが、並列形態に接続された複数の出力ＭＯＳ
ＦＥＴは、そのオン抵抗値が２進の重みを持つようにさ
れ、その重みに対応して上記カウンタＣ１とＣ２の計数
出力が上記ゲート回路の制御信号として供給される。
【００１１】ホールド信号発生回路ＬＯＧは、制御信号
Ｒeqに応じて上記カウンタＣ１とＣ２の計数値を固定制
御するものである。この実施例では、入力レベルマージ
ンの拡大のために極性検出回路が設けられ、上記出力回
路ＯＢ１〜ＯＢｎの電源電圧側の信号出力時の出力イン
ピーダンスと、回路の接地電位側の信号出力時の出力イ
ンピーダンスとが同じ極性になるように制御される。言
い換えるならば、ハイレベル出力時の出力電圧とロウレ
ベル出力時その出力電圧が電源電圧と回路の接地電位の
中点電位に対して同じ極性（大きいか小さいか）になる
ように設定される。
Ｒeqに応じて上記カウンタＣ１とＣ２の計数値を固定制
御するものである。この実施例では、入力レベルマージ
ンの拡大のために極性検出回路が設けられ、上記出力回
路ＯＢ１〜ＯＢｎの電源電圧側の信号出力時の出力イン
ピーダンスと、回路の接地電位側の信号出力時の出力イ
ンピーダンスとが同じ極性になるように制御される。言
い換えるならば、ハイレベル出力時の出力電圧とロウレ
ベル出力時その出力電圧が電源電圧と回路の接地電位の
中点電位に対して同じ極性（大きいか小さいか）になる
ように設定される。
【００１２】図２には、この発明が適用される同時双方
向入出力バッファの一実施例の概略回路図が示されてい
る。同図には、２つの半導体集積回路装置ＬＳＩ１とＬ
ＳＩ２の間での同時双方向での信号伝達を行うそれぞれ
１つの同時双方向入力出力バッファが代表して例示的に
示されている。
向入出力バッファの一実施例の概略回路図が示されてい
る。同図には、２つの半導体集積回路装置ＬＳＩ１とＬ
ＳＩ２の間での同時双方向での信号伝達を行うそれぞれ
１つの同時双方向入力出力バッファが代表して例示的に
示されている。
【００１３】出力回路は、出力端子と電源電圧との間に
設けられた５個のＮチャンネル型ＭＯＳＦＥＴと、上記
出力端子と回路の接地電位との間に設けられた５個のＮ
チャンネル型ＭＯＳＦＥＴとで構成される。上記それぞ
れ５個の出力ＭＯＳＦＥＴのうち、一対の出力ＭＯＳＦ
ＥＴは入力信号がインバータ回路を通してそれぞれ相補
的に供給されることにより、ハイレベル／ロウレベルの
出力信号を形成する。つまり、出力すべき信号は、一方
においてインバータ回路を通して電源電圧側の出力ＭＯ
ＳＦＥＴのゲートに供給され、他方において２つのイン
バータ回路を通して接地電位側の出力ＭＯＳＦＥＴのゲ
ートに供給される。
設けられた５個のＮチャンネル型ＭＯＳＦＥＴと、上記
出力端子と回路の接地電位との間に設けられた５個のＮ
チャンネル型ＭＯＳＦＥＴとで構成される。上記それぞ
れ５個の出力ＭＯＳＦＥＴのうち、一対の出力ＭＯＳＦ
ＥＴは入力信号がインバータ回路を通してそれぞれ相補
的に供給されることにより、ハイレベル／ロウレベルの
出力信号を形成する。つまり、出力すべき信号は、一方
においてインバータ回路を通して電源電圧側の出力ＭＯ
ＳＦＥＴのゲートに供給され、他方において２つのイン
バータ回路を通して接地電位側の出力ＭＯＳＦＥＴのゲ
ートに供給される。
【００１４】上記一対の出力ＭＯＳＦＥＴに対して、２
進の重みのオン抵抗値をもった４個の出力ＭＯＳＦＥＴ
が並列形態に接続される。つまり、８Ｘ、４Ｘ、２Ｘ及
び１Ｘのように２進の重みを持ってオン抵抗値が設定さ
れるようにチャンネル幅が１：２：４：８に形成された
４個のＭＯＳＦＥＴが上記電源電圧側と接地電位側の出
力ＭＯＳＦＥＴに対してそれぞれ並列に設けられる。こ
れらの出力ＭＯＳＦＥＴ８Ｘ，４Ｘ，２Ｘ，１Ｘのゲー
トには、ゲート回路を通して上記出力すべき信号が供給
される。
進の重みのオン抵抗値をもった４個の出力ＭＯＳＦＥＴ
が並列形態に接続される。つまり、８Ｘ、４Ｘ、２Ｘ及
び１Ｘのように２進の重みを持ってオン抵抗値が設定さ
れるようにチャンネル幅が１：２：４：８に形成された
４個のＭＯＳＦＥＴが上記電源電圧側と接地電位側の出
力ＭＯＳＦＥＴに対してそれぞれ並列に設けられる。こ
れらの出力ＭＯＳＦＥＴ８Ｘ，４Ｘ，２Ｘ，１Ｘのゲー
トには、ゲート回路を通して上記出力すべき信号が供給
される。
【００１５】上記電源電圧側と接地電位側のそれぞれの
出力ＭＯＳＦＥＴ８Ｘ，４Ｘ，２Ｘ，１Ｘに対応して設
けられたゲート回路には、制御回路から制御信号が供給
される。これらの制御回路は前記のようなカウンタＣ１
とＣ２に対応されており、上記カウンタＣ１とＣ２で形
成された４ビットからなるそれぞれの計数出力２3 、２
2 、２1 、２0 に対応した２進の重みそれぞれを持つよ
うにされた出力ＭＯＳＦＥＴ８Ｘ，４Ｘ，２Ｘ，１Ｘの
ゲート回路に供給される。
出力ＭＯＳＦＥＴ８Ｘ，４Ｘ，２Ｘ，１Ｘに対応して設
けられたゲート回路には、制御回路から制御信号が供給
される。これらの制御回路は前記のようなカウンタＣ１
とＣ２に対応されており、上記カウンタＣ１とＣ２で形
成された４ビットからなるそれぞれの計数出力２3 、２
2 、２1 、２0 に対応した２進の重みそれぞれを持つよ
うにされた出力ＭＯＳＦＥＴ８Ｘ，４Ｘ，２Ｘ，１Ｘの
ゲート回路に供給される。
【００１６】上記同時双方向入出力バッファでの同時双
方向データ転送において、両バッファが異なるレベルを
出力しているとき、伝送線路レベルは電源電圧ＶＴＴと
接地電位ＶＳＳの中間レベルＶmid となり、その電圧値
は両バッファの出力インピーダンスが等しければＶＴＴ
／２になる。しかし、上記両バッファは異なる半導体集
積回路装置ＬＳＩ１とＬＳＩ２に搭載されており、それ
ぞれが勝手にインピーダンス調整を行うと、前記のよう
にＺＬとＺＨに分かれて上記中間レベルＶmidからずれ
てしまい、前述のようにＶＴＴ＝１．２Ｖとし、基準電
圧Ｖref ＝０．３Ｖあるいは０．９Ｖとした時に、ＺＨ
＝５５Ω、ＺＬ＝４５Ωとすると、中間電圧Ｖmid のバ
ラツキは１２０ｍＶになり、基準電圧Ｖref に対するマ
ージンを３００ｍＶから２４０ｍＶにも減らしてしま
う。
方向データ転送において、両バッファが異なるレベルを
出力しているとき、伝送線路レベルは電源電圧ＶＴＴと
接地電位ＶＳＳの中間レベルＶmid となり、その電圧値
は両バッファの出力インピーダンスが等しければＶＴＴ
／２になる。しかし、上記両バッファは異なる半導体集
積回路装置ＬＳＩ１とＬＳＩ２に搭載されており、それ
ぞれが勝手にインピーダンス調整を行うと、前記のよう
にＺＬとＺＨに分かれて上記中間レベルＶmidからずれ
てしまい、前述のようにＶＴＴ＝１．２Ｖとし、基準電
圧Ｖref ＝０．３Ｖあるいは０．９Ｖとした時に、ＺＨ
＝５５Ω、ＺＬ＝４５Ωとすると、中間電圧Ｖmid のバ
ラツキは１２０ｍＶになり、基準電圧Ｖref に対するマ
ージンを３００ｍＶから２４０ｍＶにも減らしてしま
う。
【００１７】つまり、同時双方向入出力バッファでの同
時双方向データ転送において、半導体集積回路装置ＬＳ
Ｉ１においてロウレベルの出力動作を行っているとき、
半導体集積回路装置ＬＳＩ２が異なるハイレベルを出力
させていると上記のように中間電位Ｖmid が入力回路に
供給され、半導体集積回路装置ＬＳＩ１が同じロウレベ
ルを出力させていると接地電位ＶＳＳが入力回路に供給
されるので、Ｖref 生成回路では約ＶＴＴ／４のような
０．３Ｖに設定されて、上記半導体集積回路装置ＬＳＩ
２から出力されるハイレベル又はロウレベルを判定す
る。
時双方向データ転送において、半導体集積回路装置ＬＳ
Ｉ１においてロウレベルの出力動作を行っているとき、
半導体集積回路装置ＬＳＩ２が異なるハイレベルを出力
させていると上記のように中間電位Ｖmid が入力回路に
供給され、半導体集積回路装置ＬＳＩ１が同じロウレベ
ルを出力させていると接地電位ＶＳＳが入力回路に供給
されるので、Ｖref 生成回路では約ＶＴＴ／４のような
０．３Ｖに設定されて、上記半導体集積回路装置ＬＳＩ
２から出力されるハイレベル又はロウレベルを判定す
る。
【００１８】逆に、半導体集積回路装置ＬＳＩ１におい
てハイレベルの出力動作を行っているとき、半導体集積
回路装置ＬＳＩ２が異なるロウレベルを出力させている
と上記のように中間電位Ｖmid が入力回路に供給され、
半導体集積回路装置ＬＳＩ１が同じハイレベルを出力さ
せていると電源電圧ＶＴＴが入力回路に供給されるの
で、Ｖref 生成回路では約ＶＴＴ×３／４のような０．
９Ｖに設定されて、上記半導体集積回路装置ＬＳＩ２か
ら出力されるハイレベル又はロウレベルを判定する。上
記のような同時双方入出力動作において、上記２つの出
力回路が異なるレベルを出力させているとき、図３に示
すように正しく中間電位に設定されないとその差分だけ
信号レベルマージンを減少させてしまうものとなる。
てハイレベルの出力動作を行っているとき、半導体集積
回路装置ＬＳＩ２が異なるロウレベルを出力させている
と上記のように中間電位Ｖmid が入力回路に供給され、
半導体集積回路装置ＬＳＩ１が同じハイレベルを出力さ
せていると電源電圧ＶＴＴが入力回路に供給されるの
で、Ｖref 生成回路では約ＶＴＴ×３／４のような０．
９Ｖに設定されて、上記半導体集積回路装置ＬＳＩ２か
ら出力されるハイレベル又はロウレベルを判定する。上
記のような同時双方入出力動作において、上記２つの出
力回路が異なるレベルを出力させているとき、図３に示
すように正しく中間電位に設定されないとその差分だけ
信号レベルマージンを減少させてしまうものとなる。
【００１９】図４には、上記ホールド信号発生回路ＬＯ
Ｇに含まれる検出回路の一実施例の回路図が示されてい
る。フリップフロップ回路ＦＦ１とＦＦ３は、エッジト
リガ式Ｄ型フリップフロップ回路であり、フリップフロ
ップ回路ＦＦ２とＦＦ４は、ＲＳ（リセット／セット）
フリップフロップ回路である。上記フリップフロップ回
路ＦＦ１〜ＦＦ４のリセット端子Ｒには制御信号Ｒeqが
供給され、フリップフロップ回路ＦＦ１とＦＦ３の入力
端子Ｄ１とＤ２には、上記信号Ｃctl1とＣctl2が供給さ
れ、クロック端子にはクロック信号が供給される。そし
て、上記フリップフロップ回路ＦＦ１の出力Ｑ１がフリ
ップフロップ回路ＦＦ２のセット入力端子Ｓ１に供給れ
さ、上記フリップフロップ回路ＦＦ２の出力信号Ｑ２が
フリップフロップ回路ＦＦ４のセット入力端子Ｓ１に供
給される。そして、これらのフリップフロップ回路ＦＦ
２とＦＦ４の出力信号Ｏut1 とＯut2 が図１の上記ゲー
ト回路Ｇ１とＧ２の制御信号とされる。
Ｇに含まれる検出回路の一実施例の回路図が示されてい
る。フリップフロップ回路ＦＦ１とＦＦ３は、エッジト
リガ式Ｄ型フリップフロップ回路であり、フリップフロ
ップ回路ＦＦ２とＦＦ４は、ＲＳ（リセット／セット）
フリップフロップ回路である。上記フリップフロップ回
路ＦＦ１〜ＦＦ４のリセット端子Ｒには制御信号Ｒeqが
供給され、フリップフロップ回路ＦＦ１とＦＦ３の入力
端子Ｄ１とＤ２には、上記信号Ｃctl1とＣctl2が供給さ
れ、クロック端子にはクロック信号が供給される。そし
て、上記フリップフロップ回路ＦＦ１の出力Ｑ１がフリ
ップフロップ回路ＦＦ２のセット入力端子Ｓ１に供給れ
さ、上記フリップフロップ回路ＦＦ２の出力信号Ｑ２が
フリップフロップ回路ＦＦ４のセット入力端子Ｓ１に供
給される。そして、これらのフリップフロップ回路ＦＦ
２とＦＦ４の出力信号Ｏut1 とＯut2 が図１の上記ゲー
ト回路Ｇ１とＧ２の制御信号とされる。
【００２０】図１の実施例において、電源投入により動
作が開始されると、第１と第２のダミー回路では、その
出力インピーダンスは上記抵抗Ｒ１とＲ２に比べて小さ
いから、入力回路ＩＢ１ではハイレベルの出力信号を形
成し信号Ｃctl1をハイレベルにし、入力回路ＩＢ２では
ロウレベルの出力信号を形成してインバータ回路ＩＮ１
を通して信号Ｃctl2をハイレベルにする。これにより、
カウンタＣ１とＣ２はアップ計数動作が指示されてクロ
ック信号の計数動作を行う。この計数動作によりカウン
タＣ１とＣ２の計数出力が増大し、それの２進の重みに
対応して上記出力ＭＯＳＦＥＴがオン状態にされて図５
の特性図に示すように出力インピーダンスが増大させら
れる。
作が開始されると、第１と第２のダミー回路では、その
出力インピーダンスは上記抵抗Ｒ１とＲ２に比べて小さ
いから、入力回路ＩＢ１ではハイレベルの出力信号を形
成し信号Ｃctl1をハイレベルにし、入力回路ＩＢ２では
ロウレベルの出力信号を形成してインバータ回路ＩＮ１
を通して信号Ｃctl2をハイレベルにする。これにより、
カウンタＣ１とＣ２はアップ計数動作が指示されてクロ
ック信号の計数動作を行う。この計数動作によりカウン
タＣ１とＣ２の計数出力が増大し、それの２進の重みに
対応して上記出力ＭＯＳＦＥＴがオン状態にされて図５
の特性図に示すように出力インピーダンスが増大させら
れる。
【００２１】上記出力インピーダンスが信号伝送路の特
性インピーダンスＺ０に対応した上記抵抗Ｒ１、Ｒ２に
比べてＺＨのようにそれぞれ大きくなると、入力回路Ｉ
Ｂ１ではロウレベルの出力信号を形成し信号Ｃctl1をロ
ウレベルにし、入力回路ＩＢ２ではロウレベルの出力信
号を形成してインバータ回路ＩＮ１を通して信号Ｃctl2
をロウレベルにする。これにより、カウンタＣ１とＣ２
はダウン計数動作が指示されてクロック信号の計数動作
を行う。この計数動作によりカウンタＣ１とＣ２の計数
出力が減少してＺＬのように小さくなる。
性インピーダンスＺ０に対応した上記抵抗Ｒ１、Ｒ２に
比べてＺＨのようにそれぞれ大きくなると、入力回路Ｉ
Ｂ１ではロウレベルの出力信号を形成し信号Ｃctl1をロ
ウレベルにし、入力回路ＩＢ２ではロウレベルの出力信
号を形成してインバータ回路ＩＮ１を通して信号Ｃctl2
をロウレベルにする。これにより、カウンタＣ１とＣ２
はダウン計数動作が指示されてクロック信号の計数動作
を行う。この計数動作によりカウンタＣ１とＣ２の計数
出力が減少してＺＬのように小さくなる。
【００２２】このように出力インピーダンスがＺＬのよ
うにＺ０（Ｒ１，Ｒ２）に対して小さくなると、入力回
路ＩＢ１ではハイレベルの出力信号を形成し信号Ｃctl1
をハイレベルにし、入力回路ＩＢ２ではロウレベルの出
力信号を形成してインバータ回路ＩＮ１を通して信号Ｃ
ctl2をハイレベルにする。これにより、カウンタＣ１と
Ｃ２はアップ計数動作が指示されてクロック信号の計数
動作を行う。この計数動作によりカウンタＣ１とＣ２の
計数出力が増大して上記ＺＨのように大きくする。以下
同様な動作の繰り返しにより上記インピーダンス制御回
路では、Ｚ０を中心にしてＺＨとＺＬのように出力イン
ピーダンス制御を行うようにされる。
うにＺ０（Ｒ１，Ｒ２）に対して小さくなると、入力回
路ＩＢ１ではハイレベルの出力信号を形成し信号Ｃctl1
をハイレベルにし、入力回路ＩＢ２ではロウレベルの出
力信号を形成してインバータ回路ＩＮ１を通して信号Ｃ
ctl2をハイレベルにする。これにより、カウンタＣ１と
Ｃ２はアップ計数動作が指示されてクロック信号の計数
動作を行う。この計数動作によりカウンタＣ１とＣ２の
計数出力が増大して上記ＺＨのように大きくする。以下
同様な動作の繰り返しにより上記インピーダンス制御回
路では、Ｚ０を中心にしてＺＨとＺＬのように出力イン
ピーダンス制御を行うようにされる。
【００２３】半導体集積回路装置間での同時双方向の信
号伝送が指示されると、時刻ｔにおいて信号Ｒeqがハイ
レベルからロウレベルに変化する。これにより、図４の
検出回路ではフリップフロップ回路ＦＦ１〜ＦＦ４はリ
セット状態が解除され、クロック信号が供給されたタイ
ミングで信号Ｃctl1とＣctl2の取り込みを行う。信号Ｃ
ctl1、Ｃctl2がロウレベルならフリップフロップ回路Ｆ
Ｆ１とＦＦ３の出力信号Ｑ１とＱ２はリッセト状態のま
ま変化せず、信号Ｃctl1、Ｃctl2がそれぞれハイレベル
に変化した時点でハイレベルになる。このようなフリッ
プフロップ回路ＦＦ１とＦＦ３の出力信号Ｑ１とＱ２の
ハイレベルへの変化に対応して、フリップフロップ回路
ＦＦ２とＦＦ４がセットされて出力信号Ｏut1 とＯut2
をハイレベル（論理１）にし、ゲート回路Ｇ１とＧ２の
出力信号をクロック信号に無関係にハイレベルに固定レ
ベルとし、カウンタＣ１とＣ２の計数動作を停止させ
る。これにより、図５の特性図に示すように上記出力回
路の電源電圧側出力インピーダンスと接地電位側の出力
インピーダンスが共にＺＨ側に固定される。
号伝送が指示されると、時刻ｔにおいて信号Ｒeqがハイ
レベルからロウレベルに変化する。これにより、図４の
検出回路ではフリップフロップ回路ＦＦ１〜ＦＦ４はリ
セット状態が解除され、クロック信号が供給されたタイ
ミングで信号Ｃctl1とＣctl2の取り込みを行う。信号Ｃ
ctl1、Ｃctl2がロウレベルならフリップフロップ回路Ｆ
Ｆ１とＦＦ３の出力信号Ｑ１とＱ２はリッセト状態のま
ま変化せず、信号Ｃctl1、Ｃctl2がそれぞれハイレベル
に変化した時点でハイレベルになる。このようなフリッ
プフロップ回路ＦＦ１とＦＦ３の出力信号Ｑ１とＱ２の
ハイレベルへの変化に対応して、フリップフロップ回路
ＦＦ２とＦＦ４がセットされて出力信号Ｏut1 とＯut2
をハイレベル（論理１）にし、ゲート回路Ｇ１とＧ２の
出力信号をクロック信号に無関係にハイレベルに固定レ
ベルとし、カウンタＣ１とＣ２の計数動作を停止させ
る。これにより、図５の特性図に示すように上記出力回
路の電源電圧側出力インピーダンスと接地電位側の出力
インピーダンスが共にＺＨ側に固定される。
【００２４】図２の実施例において、同時双方向の信号
伝送を行う半導体集積回路装置ＬＳＩ１とＬＳＩ２は、
上記同じインーピーダンス制御回路を持つものであり、
それぞれの出力インピーダンスをＺ１〜Ｚ４を共にＺＨ
のような極性が同じ大きめの出力インピーダンスに揃え
るようにする。この結果、同時双方向の信号伝達時にお
ける中間電圧Ｖmid は、上記Ｚ１＝Ｚ２＝Ｚ３＝Ｚ４＝
ＺＨとなってＶＴＴ／２のような中間電位に設定できる
ので、入力信号のレベルマージンの拡大を図ることがで
きる。
伝送を行う半導体集積回路装置ＬＳＩ１とＬＳＩ２は、
上記同じインーピーダンス制御回路を持つものであり、
それぞれの出力インピーダンスをＺ１〜Ｚ４を共にＺＨ
のような極性が同じ大きめの出力インピーダンスに揃え
るようにする。この結果、同時双方向の信号伝達時にお
ける中間電圧Ｖmid は、上記Ｚ１＝Ｚ２＝Ｚ３＝Ｚ４＝
ＺＨとなってＶＴＴ／２のような中間電位に設定できる
ので、入力信号のレベルマージンの拡大を図ることがで
きる。
【００２５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 同時双方向入出力バッファにおいて、少なくと
も並列接続された電源電圧側と接地電位側の複数からな
る第１と第２の出力ＭＯＳＦＥＴと、上記第１と第２の
出力ＭＯＳＦＥＴをそれぞれオン状態にさせる第１と第
２の入力信号を第１と第２の制御信号に対応してそれぞ
れ伝達させるゲート手段と、上記第１と第２の出力ＭＯ
ＳＦＥＴが接続された第１と第２の出力端子の電圧を受
ける第１と第２の入力回路とを備えた第１と第２のダミ
ー回路と、上記第１の制御信号と第２の制御信号とを形
成するインピーダンス制御回路とを設け、信号伝送路の
インピーダンスに対応した第１の抵抗を上記第１のダミ
ー回路の第１の出力端子と接地電位との間に接続し、第
２の抵抗を上記第２のダミー回路の第２の出力端子と動
作電圧との間に接続した状態で、上記インピーダンス制
御回路により上記第１と第２の入力回路に上記動作電圧
の１／２に設定された基準電圧を供給し、上記第１と第
２の出力端子の電圧の大小比較結果に対応して上記両電
圧差が小さくなるようアップダウンの計数動作を行って
上記第１と第２の制御信号をそれぞれ形成するととも
に、上記第１と第２の入力回路の出力信号が予め決めら
れた極性であることを検出する検出回路を設け、ホール
ド信号が供給されたとき上記指定された極性の検出信号
によりそれぞれのアップダウン計数動作を停止させるこ
とにより、出力インピーダンスの均一化が図られて入力
レベルマージンを拡大させることができるという効果が
得られる。
記の通りである。すなわち、 （１） 同時双方向入出力バッファにおいて、少なくと
も並列接続された電源電圧側と接地電位側の複数からな
る第１と第２の出力ＭＯＳＦＥＴと、上記第１と第２の
出力ＭＯＳＦＥＴをそれぞれオン状態にさせる第１と第
２の入力信号を第１と第２の制御信号に対応してそれぞ
れ伝達させるゲート手段と、上記第１と第２の出力ＭＯ
ＳＦＥＴが接続された第１と第２の出力端子の電圧を受
ける第１と第２の入力回路とを備えた第１と第２のダミ
ー回路と、上記第１の制御信号と第２の制御信号とを形
成するインピーダンス制御回路とを設け、信号伝送路の
インピーダンスに対応した第１の抵抗を上記第１のダミ
ー回路の第１の出力端子と接地電位との間に接続し、第
２の抵抗を上記第２のダミー回路の第２の出力端子と動
作電圧との間に接続した状態で、上記インピーダンス制
御回路により上記第１と第２の入力回路に上記動作電圧
の１／２に設定された基準電圧を供給し、上記第１と第
２の出力端子の電圧の大小比較結果に対応して上記両電
圧差が小さくなるようアップダウンの計数動作を行って
上記第１と第２の制御信号をそれぞれ形成するととも
に、上記第１と第２の入力回路の出力信号が予め決めら
れた極性であることを検出する検出回路を設け、ホール
ド信号が供給されたとき上記指定された極性の検出信号
によりそれぞれのアップダウン計数動作を停止させるこ
とにより、出力インピーダンスの均一化が図られて入力
レベルマージンを拡大させることができるという効果が
得られる。
【００２６】（２） 上記第１のダミー回路と第２のダ
ミー回路を上記出力回路と同じ回路で構成し、上記第１
と第２の出力ＭＯＳＦＥＴは、そのオン抵抗値が２進の
重みを持つように形成することにより、回路設計が簡単
で比較的短き時間での出力インヒーダンス制御が実現で
きるという効果が得られる。
ミー回路を上記出力回路と同じ回路で構成し、上記第１
と第２の出力ＭＯＳＦＥＴは、そのオン抵抗値が２進の
重みを持つように形成することにより、回路設計が簡単
で比較的短き時間での出力インヒーダンス制御が実現で
きるという効果が得られる。
【００２７】（３） 上記入出力バッファを複数個で構
成し、上記第１と第２の制御信号を共通に供給すること
により、複数ビット単位での同時双方向でのデータ転送
が実現できるという効果が得られる。
成し、上記第１と第２の制御信号を共通に供給すること
により、複数ビット単位での同時双方向でのデータ転送
が実現できるという効果が得られる。
【００２８】（４） 上記検出回路として、ホールド信
号が非活性レベルのときにリセット状態とされ、上記ホ
ールド信号が活性化レベルのときに上記リセット状態が
解除されるとともに、上記アップダウン計数動作に用い
られるクロック信号により上記第１と第２の入力回路の
出力信号を取り込む第１と第２のフリップフロップ回路
と、上記ホールド信号が非活性レベルのときにリセット
状態とされ、上記ホールド信号が活性化レベルのときに
上記リセット状態が解除されるとともに、上記第１と第
２の出力信号が活性レベルに変化したタイミングでセッ
トされる第３と第４のフリップフロップ回路とを用い、
上記第３のフリップフロップ回路のセット出力により上
記第１の制御信号を形成するアップダウン計数動作を停
止させ、上記第４のフリップフロップ回路のセット出力
により上記第２の制御信号を形成するアップダウン計数
動作を停止させることにより、カウンタ動作に対応して
検出信号を得ることができるという効果が得られる。
号が非活性レベルのときにリセット状態とされ、上記ホ
ールド信号が活性化レベルのときに上記リセット状態が
解除されるとともに、上記アップダウン計数動作に用い
られるクロック信号により上記第１と第２の入力回路の
出力信号を取り込む第１と第２のフリップフロップ回路
と、上記ホールド信号が非活性レベルのときにリセット
状態とされ、上記ホールド信号が活性化レベルのときに
上記リセット状態が解除されるとともに、上記第１と第
２の出力信号が活性レベルに変化したタイミングでセッ
トされる第３と第４のフリップフロップ回路とを用い、
上記第３のフリップフロップ回路のセット出力により上
記第１の制御信号を形成するアップダウン計数動作を停
止させ、上記第４のフリップフロップ回路のセット出力
により上記第２の制御信号を形成するアップダウン計数
動作を停止させることにより、カウンタ動作に対応して
検出信号を得ることができるという効果が得られる。
【００２９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、出力
回路はＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型Ｍ
ＯＳＦＥＴとを用いたＣＭＯＳ回路構成とするものであ
ってもよい。出力ＭＯＳＦＥＴは、必ずしも２進の重み
をもったＭＯＳＦＥＴの組み合わせによるものの他、同
じオン抵抗値を持つものあるいは適当に重みを持って設
定するもの等種々実施形態を採ることができる。カウン
タの出力をいったんデコードして上記同じオン抵抗値を
持つものあるいは適当に重みを持って設定されたものを
選択するようにしてもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、出力
回路はＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型Ｍ
ＯＳＦＥＴとを用いたＣＭＯＳ回路構成とするものであ
ってもよい。出力ＭＯＳＦＥＴは、必ずしも２進の重み
をもったＭＯＳＦＥＴの組み合わせによるものの他、同
じオン抵抗値を持つものあるいは適当に重みを持って設
定するもの等種々実施形態を採ることができる。カウン
タの出力をいったんデコードして上記同じオン抵抗値を
持つものあるいは適当に重みを持って設定されたものを
選択するようにしてもよい。
【００３０】上記出力インピーダンスの極性の設定を行
うための検出回路は、前記のようなフリップフロップ回
路を用いるもの他、種々の実施形態を採ることができる
ものである。出力インピーダンスの極性は、ＺＨに揃え
るもの他ＺＬ側に揃えるようにするものであってもよい
ことはいうまでもない。この発明は、同時双方向入出力
バッファを備えた半導体集積回路装置に広く利用でき
る。
うための検出回路は、前記のようなフリップフロップ回
路を用いるもの他、種々の実施形態を採ることができる
ものである。出力インピーダンスの極性は、ＺＨに揃え
るもの他ＺＬ側に揃えるようにするものであってもよい
ことはいうまでもない。この発明は、同時双方向入出力
バッファを備えた半導体集積回路装置に広く利用でき
る。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、同時双方向入出力バッファ
において、少なくとも並列接続された電源電圧側と接地
電位側の複数からなる第１と第２の出力ＭＯＳＦＥＴ
と、上記第１と第２の出力ＭＯＳＦＥＴをそれぞれオン
状態にさせる第１と第２の入力信号を第１と第２の制御
信号に対応してそれぞれ伝達させるゲート手段と、上記
第１と第２の出力ＭＯＳＦＥＴが接続された第１と第２
の出力端子の電圧を受ける第１と第２の入力回路とを備
えた第１と第２のダミー回路と、上記第１の制御信号と
第２の制御信号とを形成するインピーダンス制御回路と
を設け、信号伝送路のインピーダンスに対応した第１の
抵抗を上記第１のダミー回路の第１の出力端子と接地電
位との間に接続し、第２の抵抗を上記第２のダミー回路
の第２の出力端子と動作電圧との間に接続した状態で、
上記インピーダンス制御回路により上記第１と第２の入
力回路に上記動作電圧の１／２に設定された基準電圧を
供給し、上記第１と第２の出力端子の電圧の大小比較結
果に対応して上記両電圧差が小さくなるようアップダウ
ンの計数動作を行って上記第１と第２の制御信号をそれ
ぞれ形成するとともに、上記第１と第２の入力回路の出
力信号が予め決められた極性であることを検出する検出
回路を設け、ホールド信号が供給されたとき上記指定さ
れた極性の検出信号によりそれぞれのアップダウン計数
動作を停止させることにより、出力インピーダンスの均
一化が図られて入力レベルマージンを拡大させることが
できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、同時双方向入出力バッファ
において、少なくとも並列接続された電源電圧側と接地
電位側の複数からなる第１と第２の出力ＭＯＳＦＥＴ
と、上記第１と第２の出力ＭＯＳＦＥＴをそれぞれオン
状態にさせる第１と第２の入力信号を第１と第２の制御
信号に対応してそれぞれ伝達させるゲート手段と、上記
第１と第２の出力ＭＯＳＦＥＴが接続された第１と第２
の出力端子の電圧を受ける第１と第２の入力回路とを備
えた第１と第２のダミー回路と、上記第１の制御信号と
第２の制御信号とを形成するインピーダンス制御回路と
を設け、信号伝送路のインピーダンスに対応した第１の
抵抗を上記第１のダミー回路の第１の出力端子と接地電
位との間に接続し、第２の抵抗を上記第２のダミー回路
の第２の出力端子と動作電圧との間に接続した状態で、
上記インピーダンス制御回路により上記第１と第２の入
力回路に上記動作電圧の１／２に設定された基準電圧を
供給し、上記第１と第２の出力端子の電圧の大小比較結
果に対応して上記両電圧差が小さくなるようアップダウ
ンの計数動作を行って上記第１と第２の制御信号をそれ
ぞれ形成するとともに、上記第１と第２の入力回路の出
力信号が予め決められた極性であることを検出する検出
回路を設け、ホールド信号が供給されたとき上記指定さ
れた極性の検出信号によりそれぞれのアップダウン計数
動作を停止させることにより、出力インピーダンスの均
一化が図られて入力レベルマージンを拡大させることが
できる。
【図１】この発明に係る同時双方向入出力バッファの一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】この発明が適用される同時双方向入出力バッフ
ァの一実施例を示す概略回路図である。
ァの一実施例を示す概略回路図である。
【図３】この発明を説明するための電圧分布図である。
【図４】図１のホールド信号発生回路ＬＯＧに含まれる
検出回路の一実施例を示す回路図である。
検出回路の一実施例を示す回路図である。
【図５】この発明を説明するための出力インピーダンス
特性図である。
特性図である。
【図６】従来の同時双方向入出力バッファにおける出力
インピーダンス特性図である。
インピーダンス特性図である。
Ｂ１〜Ｂｎ…入出力バッファ、ＯＢ０〜ＯＢｎ…出力回
路、ＩＢ０〜ＩＢｎ…入力回路、Ｃ１，Ｃ２…カウン
タ、ＬＯＧ…ホールド信号発生回路、Ｇ１，Ｇ２…ゲー
ト回路、Ｒ１，Ｒ２…抵抗、ＦＦ１〜ＦＦ４…フリップ
フロップ回路。
路、ＩＢ０〜ＩＢｎ…入力回路、Ｃ１，Ｃ２…カウン
タ、ＬＯＧ…ホールド信号発生回路、Ｇ１，Ｇ２…ゲー
ト回路、Ｒ１，Ｒ２…抵抗、ＦＦ１〜ＦＦ４…フリップ
フロップ回路。
Claims (4)
- 【請求項１】 少なくとも並列接続された電源電圧側の
複数からなる第１の出力ＭＯＳＦＥＴと、上記第１の出
力ＭＯＳＦＥＴをそれぞれオン状態にさせる第１の入力
信号を第１の制御信号に対応して伝達させるゲート手段
と、上記第１の出力ＭＯＳＦＥＴが接続された第１の出
力端子の電圧を受ける第１の入力回路とを備えた第１の
ダミー回路と、 少なくとも並列接続された接地電位側の複数からなる第
２の出力ＭＯＳＦＥＴと、上記第２の出力ＭＯＳＦＥＴ
をそれぞれオン状態にさせる入力信号を第２の制御信号
に対応して伝達させるゲート手段と、上記第２の出力Ｍ
ＯＳＦＥＴが接続された第２の出力端子の電圧を受ける
第２の入力回路とを備えた第２のダミー回路と、 上記第１のダミー回路と同等の第１の出力ＭＯＳＦＥＴ
及び上記第１の制御信号により出力すべき信号を伝達さ
せるゲート手段と、上記第２のダミー回路と同等の第２
の出力ＭＯＳＦＥＴ及び上記第２の制御信号により出力
すべき信号を伝達させるゲート手段とを備えてなる出力
回路と、上記出力回路の出力端子の信号を受け、上記出
力回路が電源電圧側の出力信号を送出しているときに中
間電圧と電源電圧との間の第１の基準電圧が供給され、
上記出力回路が接地電位側の出力信号を送出していると
きに中間電圧と接地電位との間の第２の基準電圧が供給
される入力回路とを備えた同時双方向入出力バッファ
と、 上記第１の制御信号と第２の制御信号とを形成するイン
ピーダンス制御回路とを備えてなり、 上記インピーダンス制御回路は、 上記入出力バッファが接続される信号伝送路のインピー
ダンスに対応した第１の抵抗を上記第１のダミー回路の
第１の出力端子と接地電位との間に接続し、第２の抵抗
を上記第２のダミー回路の第２の出力端子と動作電圧と
の間に接続した状態で、 上記第１と第２の入力回路に上記動作電圧の１／２に設
定された基準電圧を供給し、上記第１の出力端子の電圧
の大小比較結果に対応して上記両電圧差が小さくなるよ
うアップダウンの計数動作を行って上記第１の制御信号
を形成し、上記第２の出力端子の電圧の大小比較結果に
対応してアップダウンの計数動作を行って上記第２の制
御信号を形成するとともに、 上記第１と第２の入力回路の出力信号が予め決められた
極性であることを検出する検出回路を設け、ホールド信
号が供給されたとき上記指定された極性の検出信号によ
りアップダウン計数動作を停止させるようにしてなるこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 上記第１のダミー回路と第２のダミー回
路は、上記出力回路と同じ回路で構成され、 上記第１と第２の出力ＭＯＳＦＥＴは、そのオン抵抗値
が２進の重みを持つように形成されてなるものであるこ
とを特徴とする請求項の半導体集積回路装置。 - 【請求項３】 上記入出力バッファは、複数個から構成
され、上記第１と第２の制御信号が共通に供給されるも
のであることを特徴とする請求項１又は請求項２の半導
体集積回路装置。 - 【請求項４】 上記検出回路は、ホールド信号が非活性
レベルのときにリセット状態とされ、上記ホールド信号
が活性化レベルのときに上記リセット状態が解除される
とともに、上記アップダウン計数動作に用いられるクロ
ック信号により上記第１と第２の入力回路の出力信号を
取り込む第１と第２のフリップフロップ回路と、 上記ホールド信号が非活性レベルのときにリセット状態
とされ、上記ホールド信号が活性化レベルのときに上記
リセット状態が解除されるとともに、上記第１と第２の
出力信号が活性レベルに変化したタイミングでセットさ
れる第３と第４のフリップフロップ回路とからなり、 上記第３のフリップフロップ回路のセット出力により上
記第１の制御信号を形成するアップダウン計数動作を停
止させ、 上記第４のフリップフロップ回路のセット出力により上
記第２の制御信号を形成するアップダウン計数動作を停
止させるものであることを特徴とする請求項１、請求項
２又は請求項３の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9225667A JPH1155106A (ja) | 1997-08-07 | 1997-08-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9225667A JPH1155106A (ja) | 1997-08-07 | 1997-08-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155106A true JPH1155106A (ja) | 1999-02-26 |
Family
ID=16832902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9225667A Pending JPH1155106A (ja) | 1997-08-07 | 1997-08-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155106A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356576B1 (ko) * | 2000-09-15 | 2002-10-18 | 삼성전자 주식회사 | 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법 |
| JP2003229917A (ja) * | 2002-02-05 | 2003-08-15 | Hitachi Ltd | データ伝送システム |
| KR100465759B1 (ko) * | 2002-06-14 | 2005-01-13 | 삼성전자주식회사 | 반도체 장치 |
| US7084663B2 (en) | 2003-06-30 | 2006-08-01 | Nec Corporation | Impedance adjustment circuit, impedance adjustment method, and semiconductor device |
| CN100401636C (zh) * | 2002-12-31 | 2008-07-09 | 三星电子株式会社 | 同时双向输入/输出电路和方法 |
| US7990175B2 (en) | 2009-02-02 | 2011-08-02 | Samsung Electronics Co., Ltd. | Output buffer circuit and integrated circuit including same |
-
1997
- 1997-08-07 JP JP9225667A patent/JPH1155106A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356576B1 (ko) * | 2000-09-15 | 2002-10-18 | 삼성전자 주식회사 | 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법 |
| JP2003229917A (ja) * | 2002-02-05 | 2003-08-15 | Hitachi Ltd | データ伝送システム |
| US7260057B2 (en) | 2002-02-05 | 2007-08-21 | Hitachi, Ltd. | Data transmission system |
| KR100465759B1 (ko) * | 2002-06-14 | 2005-01-13 | 삼성전자주식회사 | 반도체 장치 |
| CN100401636C (zh) * | 2002-12-31 | 2008-07-09 | 三星电子株式会社 | 同时双向输入/输出电路和方法 |
| US7084663B2 (en) | 2003-06-30 | 2006-08-01 | Nec Corporation | Impedance adjustment circuit, impedance adjustment method, and semiconductor device |
| US7990175B2 (en) | 2009-02-02 | 2011-08-02 | Samsung Electronics Co., Ltd. | Output buffer circuit and integrated circuit including same |
| US8482311B2 (en) | 2009-02-02 | 2013-07-09 | Samsung Electronics Co., Ltd. | Output buffer circuit and integrated circuit including same |
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