JPH05166931A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05166931A JPH05166931A JP3331036A JP33103691A JPH05166931A JP H05166931 A JPH05166931 A JP H05166931A JP 3331036 A JP3331036 A JP 3331036A JP 33103691 A JP33103691 A JP 33103691A JP H05166931 A JPH05166931 A JP H05166931A
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- JP
- Japan
- Prior art keywords
- output buffer
- semiconductor integrated
- integrated circuit
- pads
- cell
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Abstract
(57)【要約】 （修正有）
【目的】 処理目的に応じて複数の内部インピーダンス
を選択可能な半導体集積回路を提供することを目的とし
ている。 【構成】 Ｉ／Ｏセル領域部と、パッド領域部とからな
るチップ領域を有する半導体集積回路において、入出力
セルはゲートに所定の制御信号を入力するＰチャネルＭ
ＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジス
タＰ２を相異なる２つの電位電源間に直列に接続してな
る出力バッファトランジスタ２と、該出力バッファトラ
ンジスタ２と外部負荷とのインピーダンス整合をとるた
めの複数のクランプ抵抗Ｒ１，Ｒ２とを備え、前記複数
のクランプ抵抗Ｒｉの一方端をそれぞれ前記出力バッフ
ァトランジスタ２の低電位電源側の端部に接続するとと
もに、該複数のクランプ抵抗の他方端をそれぞれ所定の
異なる電源端子となる複数のパッドＧ１，Ｇ２に接続
し、該複数のパッドの中から所定のパッドを選択的に用
いることにより前記チップ領域内の内部インピーダンス
を選択できるように構成する。
を選択可能な半導体集積回路を提供することを目的とし
ている。 【構成】 Ｉ／Ｏセル領域部と、パッド領域部とからな
るチップ領域を有する半導体集積回路において、入出力
セルはゲートに所定の制御信号を入力するＰチャネルＭ
ＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジス
タＰ２を相異なる２つの電位電源間に直列に接続してな
る出力バッファトランジスタ２と、該出力バッファトラ
ンジスタ２と外部負荷とのインピーダンス整合をとるた
めの複数のクランプ抵抗Ｒ１，Ｒ２とを備え、前記複数
のクランプ抵抗Ｒｉの一方端をそれぞれ前記出力バッフ
ァトランジスタ２の低電位電源側の端部に接続するとと
もに、該複数のクランプ抵抗の他方端をそれぞれ所定の
異なる電源端子となる複数のパッドＧ１，Ｇ２に接続
し、該複数のパッドの中から所定のパッドを選択的に用
いることにより前記チップ領域内の内部インピーダンス
を選択できるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、詳しくは、任意の外部負荷に対してインピーダンス
整合を図る半導体集積回路に関する。近年、半導体集積
回路にあっては、回路規模の増大や高密度化とともに、
重要なポイントとして処理の高速化があり、動作スピー
ドの高速化を図った半導体集積回路が数多く開発されて
いる。
り、詳しくは、任意の外部負荷に対してインピーダンス
整合を図る半導体集積回路に関する。近年、半導体集積
回路にあっては、回路規模の増大や高密度化とともに、
重要なポイントとして処理の高速化があり、動作スピー
ドの高速化を図った半導体集積回路が数多く開発されて
いる。
【０００２】しかし、半導体集積回路の動作スピードが
増すにつれ、出力バッファと外部負荷とのインピーダン
ス不整合によるリンギングが問題となる。そこで、出力
バッファと外部負荷とのインピーダンス整合をとること
が必要となる。
増すにつれ、出力バッファと外部負荷とのインピーダン
ス不整合によるリンギングが問題となる。そこで、出力
バッファと外部負荷とのインピーダンス整合をとること
が必要となる。
【０００３】
【従来の技術】従来のこの種の半導体集積回路として
は、例えば、図７に示すような出力バッファ回路があ
る。この半導体集積回路は、大別して、コントロール回
路１、出力バッファトランジスタ２、パッド３からな
り、出力バッファトランジスタ２は、高電位電源ＶCCと
低電位電源ＶSSとの間にＰチャネルＭＯＳトランジスタ
Ｐ１とＮチャネルＭＯＳトランジスタＮ１とを直列に接
続してなるインバータ回路から構成されている。
は、例えば、図７に示すような出力バッファ回路があ
る。この半導体集積回路は、大別して、コントロール回
路１、出力バッファトランジスタ２、パッド３からな
り、出力バッファトランジスタ２は、高電位電源ＶCCと
低電位電源ＶSSとの間にＰチャネルＭＯＳトランジスタ
Ｐ１とＮチャネルＭＯＳトランジスタＮ１とを直列に接
続してなるインバータ回路から構成されている。
【０００４】以上の構成において、出力バッファ回路の
内部インピーダンスを調整する場合、出力バッファトラ
ンジスタ２のインピーダンス調整をＭＯＳトランジスタ
のゲート幅を変更することで行っていた。具体的には、
図８（ａ）に示すように、所定のゲート幅を有する出力
バッファトランジスタであるＰ１，Ｎ１のいずれか一
方、または両方（この場合、ＮチャネルＭＯＳトランジ
スタＮ１のみ）のゲート幅を、図８（ｂ）に示すよう
に、変更することにより、内部インピーダンスの変更・
調整が行われる。
内部インピーダンスを調整する場合、出力バッファトラ
ンジスタ２のインピーダンス調整をＭＯＳトランジスタ
のゲート幅を変更することで行っていた。具体的には、
図８（ａ）に示すように、所定のゲート幅を有する出力
バッファトランジスタであるＰ１，Ｎ１のいずれか一
方、または両方（この場合、ＮチャネルＭＯＳトランジ
スタＮ１のみ）のゲート幅を、図８（ｂ）に示すよう
に、変更することにより、内部インピーダンスの変更・
調整が行われる。
【０００５】他には、図９に示すように、ＮチャネルＭ
ＯＳトランジスタＮ１のソース側端と低電位電源ＶSSと
の間にクランプ抵抗Ｒ１を直列に設けることにより、内
部インピーダンスの変更・調整が行われる。
ＯＳトランジスタＮ１のソース側端と低電位電源ＶSSと
の間にクランプ抵抗Ｒ１を直列に設けることにより、内
部インピーダンスの変更・調整が行われる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路にあっては、出力バッファトランジスタ
のゲート幅を調整するという方法も、クランプ抵抗を設
けるという方法も共に設計者が外部負荷のインピーダン
スを予め決定し、それに合わせて回路の内部インピーダ
ンスを決定するという構成となっていたため、一種類の
外部負荷にしかインピーダンス整合が図られないという
問題点があった。
半導体集積回路にあっては、出力バッファトランジスタ
のゲート幅を調整するという方法も、クランプ抵抗を設
けるという方法も共に設計者が外部負荷のインピーダン
スを予め決定し、それに合わせて回路の内部インピーダ
ンスを決定するという構成となっていたため、一種類の
外部負荷にしかインピーダンス整合が図られないという
問題点があった。
【０００７】すなわち、高速化を図るためには出力バッ
ファトランジスタ２の駆動能力を高めるとよく、駆動能
力を上げるためにゲート幅を大きくすると半導体集積回
路の内部インピーダンスが低くなってしまう。内部イン
ピーダンスが低くなると、外部負荷との反射等が発生し
易くなり、この反射はノイズの発生を誘発する。また、
出力バッファ回路と外部負荷とのインピーダンスが整合
していないと、リンギングと呼ばれる一種のタイムラグ
が発生し、タイミングを測定するための試験時には悪影
響を及ぼす。
ファトランジスタ２の駆動能力を高めるとよく、駆動能
力を上げるためにゲート幅を大きくすると半導体集積回
路の内部インピーダンスが低くなってしまう。内部イン
ピーダンスが低くなると、外部負荷との反射等が発生し
易くなり、この反射はノイズの発生を誘発する。また、
出力バッファ回路と外部負荷とのインピーダンスが整合
していないと、リンギングと呼ばれる一種のタイムラグ
が発生し、タイミングを測定するための試験時には悪影
響を及ぼす。
【０００８】したがって、反射、及びリンギングを抑え
るために前述の方法でインピーダンス整合を図ると、今
度はスピードが犠牲になってしまうという問題が発生す
る。 ［目的］そこで本発明は、処理目的に応じて複数の内部
インピーダンスを選択可能な半導体集積回路を提供する
ことを目的としている。
るために前述の方法でインピーダンス整合を図ると、今
度はスピードが犠牲になってしまうという問題が発生す
る。 ［目的］そこで本発明は、処理目的に応じて複数の内部
インピーダンスを選択可能な半導体集積回路を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明による半導体集積
回路は上記目的達成のため、所定の機能を有する論理セ
ルが配置されるコア領域部と、該コア領域部の論理セル
と外部との間の信号を伝達する入出力セルが配置される
Ｉ／Ｏセル領域部と、該Ｉ／Ｏセル領域部の入出力セル
の入出力端子となるパッドが配置されるパッド領域部と
からなるチップ領域を有する半導体集積回路において、
前記入出力セルは、ゲートに所定の制御信号を入力する
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタを相異なる２つの電位電源間に直列に接続し
てなる出力バッファトランジスタと、該出力バッファト
ランジスタと外部負荷とのインピーダンス整合をとるた
めの複数のクランプ抵抗とを備え、前記複数のクランプ
抵抗の一方端をそれぞれ前記出力バッファトランジスタ
の低電位電源側の端部に接続するとともに、該複数のク
ランプ抵抗の他方端をそれぞれ所定の異なる電源端子と
なる複数のパッドに接続し、該複数のパッドの中から所
定のパッドを選択的に用いることにより前記チップ領域
内の内部インピーダンスを選択できるように構成してい
る。
回路は上記目的達成のため、所定の機能を有する論理セ
ルが配置されるコア領域部と、該コア領域部の論理セル
と外部との間の信号を伝達する入出力セルが配置される
Ｉ／Ｏセル領域部と、該Ｉ／Ｏセル領域部の入出力セル
の入出力端子となるパッドが配置されるパッド領域部と
からなるチップ領域を有する半導体集積回路において、
前記入出力セルは、ゲートに所定の制御信号を入力する
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタを相異なる２つの電位電源間に直列に接続し
てなる出力バッファトランジスタと、該出力バッファト
ランジスタと外部負荷とのインピーダンス整合をとるた
めの複数のクランプ抵抗とを備え、前記複数のクランプ
抵抗の一方端をそれぞれ前記出力バッファトランジスタ
の低電位電源側の端部に接続するとともに、該複数のク
ランプ抵抗の他方端をそれぞれ所定の異なる電源端子と
なる複数のパッドに接続し、該複数のパッドの中から所
定のパッドを選択的に用いることにより前記チップ領域
内の内部インピーダンスを選択できるように構成してい
る。
【００１０】なお、前記チップ領域内における前記複数
のパッドをボンディング時に選択することにより、同一
チップ領域内で異なる内部インピーダンスを得るように
構成してもよい。
のパッドをボンディング時に選択することにより、同一
チップ領域内で異なる内部インピーダンスを得るように
構成してもよい。
【００１１】
【作用】本発明では、複数のクランプ抵抗の一方端がそ
れぞれ出力バッファトランジスタの低電位電源側の端部
に接続されるとともに、この複数のクランプ抵抗の他方
端がそれぞれ所定の異なる電源端子となる複数のパッド
に接続される。すなわち、処理目的に応じて使用するパ
ッドの組み合せ等を変更することにより、複数の内部イ
ンピーダンスが得られ、使用するパッドの組み合せによ
り所望の内部インピーダンスが選択される。
れぞれ出力バッファトランジスタの低電位電源側の端部
に接続されるとともに、この複数のクランプ抵抗の他方
端がそれぞれ所定の異なる電源端子となる複数のパッド
に接続される。すなわち、処理目的に応じて使用するパ
ッドの組み合せ等を変更することにより、複数の内部イ
ンピーダンスが得られ、使用するパッドの組み合せによ
り所望の内部インピーダンスが選択される。
【００１２】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係る半導体集積回路の実施例１を示す
図であり、図１は実施例１の要部構成を示す回路図、図
２は図１の回路をチップ上にレイアウトした状態を示す
平面図である。
１，２は本発明に係る半導体集積回路の実施例１を示す
図であり、図１は実施例１の要部構成を示す回路図、図
２は図１の回路をチップ上にレイアウトした状態を示す
平面図である。
【００１３】まず、構成を説明する。なお、図１におい
て、図９に示した従来例に付された番号と同一番号は同
一部分を示す。本実施例の半導体集積回路は、図９に示
す従来例と比較して、出力バッファトランジスタ２中の
ＮチャネルＭＯＳトランジスタＮ１のソースとクランプ
抵抗Ｒ１（この場合、７５Ω）の一方端との接続点に、
さらに、クランプ抵抗Ｒ２（この場合、５０Ω）の一方
端を接続し、図２に示すように、クランプ抵抗Ｒ１の他
方端をパッドＧ１に、クランプ抵抗Ｒ２の他方端をパッ
ドＧ２に接続するものである。
て、図９に示した従来例に付された番号と同一番号は同
一部分を示す。本実施例の半導体集積回路は、図９に示
す従来例と比較して、出力バッファトランジスタ２中の
ＮチャネルＭＯＳトランジスタＮ１のソースとクランプ
抵抗Ｒ１（この場合、７５Ω）の一方端との接続点に、
さらに、クランプ抵抗Ｒ２（この場合、５０Ω）の一方
端を接続し、図２に示すように、クランプ抵抗Ｒ１の他
方端をパッドＧ１に、クランプ抵抗Ｒ２の他方端をパッ
ドＧ２に接続するものである。
【００１４】以上のように構成することにより、製造
上、パッケージへのボンディングの際は、図３（ａ），
（ｂ）に示すように、パッケージの外部ピンに接続する
パッドとしてＧ１、またはＧ２のいずれかを選択してボ
ンディングすることにより、内部インピーダンスを７５
Ω、もしくは５０Ωに設定でき、さらに、図３（ｃ）に
示すように、パッドＧ１，Ｇ２の両方をボンディングす
ることにより、抵抗Ｒ１と抵抗Ｒ２との並列接続となっ
て内部インピーダンスを４０Ωに設定できる。
上、パッケージへのボンディングの際は、図３（ａ），
（ｂ）に示すように、パッケージの外部ピンに接続する
パッドとしてＧ１、またはＧ２のいずれかを選択してボ
ンディングすることにより、内部インピーダンスを７５
Ω、もしくは５０Ωに設定でき、さらに、図３（ｃ）に
示すように、パッドＧ１，Ｇ２の両方をボンディングす
ることにより、抵抗Ｒ１と抵抗Ｒ２との並列接続となっ
て内部インピーダンスを４０Ωに設定できる。
【００１５】また、このパッドＧ１，Ｇ２は、図４に示
すように、直接ＩＣパッケージの外部ピンに接続しても
よく、このように構成することで、ユーザ側での内部イ
ンピーダンスの変更が容易となる。図５は本発明に係る
半導体集積回路の実施例２を示す図であり、実施例２の
要部構成を示す回路図である。
すように、直接ＩＣパッケージの外部ピンに接続しても
よく、このように構成することで、ユーザ側での内部イ
ンピーダンスの変更が容易となる。図５は本発明に係る
半導体集積回路の実施例２を示す図であり、実施例２の
要部構成を示す回路図である。
【００１６】なお、図５において、図１に示した実施例
１に付された番号と同一番号は同一部分を示す。本実施
例の半導体集積回路は、図１におけるクランプ抵抗Ｒ
１，Ｒ２に、さらにクランプ抵抗Ｒ３を追加したもので
ある。したがって、前述の実施例１と比較して選択でき
る内部インピーダンスの種類が３種類から６種類に増え
る。
１に付された番号と同一番号は同一部分を示す。本実施
例の半導体集積回路は、図１におけるクランプ抵抗Ｒ
１，Ｒ２に、さらにクランプ抵抗Ｒ３を追加したもので
ある。したがって、前述の実施例１と比較して選択でき
る内部インピーダンスの種類が３種類から６種類に増え
る。
【００１７】図６は本発明に係る半導体集積回路の実施
例３を示す図であり、実施例３の概略構成を示す平面図
である。なお、図６において、図１に示した実施例１に
付された番号と同一番号は同一部分を示す。本実施例の
半導体集積回路は、使用する電源電圧の系統に基づいて
チップ領域内をグループＡとグループＢとに分割し、グ
ループＡではパッドＧ１を、グループＢではパッドＧ２
をパッケージの外部ピンに接続したものである。
例３を示す図であり、実施例３の概略構成を示す平面図
である。なお、図６において、図１に示した実施例１に
付された番号と同一番号は同一部分を示す。本実施例の
半導体集積回路は、使用する電源電圧の系統に基づいて
チップ領域内をグループＡとグループＢとに分割し、グ
ループＡではパッドＧ１を、グループＢではパッドＧ２
をパッケージの外部ピンに接続したものである。
【００１８】したがって、以上のように構成すること
で、同一チップ内で内部インピーダンスの異なるＩＣを
製造することができ、回路の使用目的に応じた内部イン
ピーダンスの設定が可能となる。このように本実施例で
は、複数のクランプ抵抗Ｒ１，Ｒ２，…の一方端をそれ
ぞれ出力バッファトランジスタ２の低電位電源側の端部
に接続するとともに、この複数のクランプ抵抗Ｒ１，Ｒ
２，…の他方端をそれぞれ所定の異なる電源端子となる
複数のパッドＧ１，Ｇ２，…に接続することにより、使
用するパッドの組み合せ等を変更することで処理目的に
応じて複数の内部インピーダンスを得ることができ、所
望の内部インピーダンスを利用することができる。
で、同一チップ内で内部インピーダンスの異なるＩＣを
製造することができ、回路の使用目的に応じた内部イン
ピーダンスの設定が可能となる。このように本実施例で
は、複数のクランプ抵抗Ｒ１，Ｒ２，…の一方端をそれ
ぞれ出力バッファトランジスタ２の低電位電源側の端部
に接続するとともに、この複数のクランプ抵抗Ｒ１，Ｒ
２，…の他方端をそれぞれ所定の異なる電源端子となる
複数のパッドＧ１，Ｇ２，…に接続することにより、使
用するパッドの組み合せ等を変更することで処理目的に
応じて複数の内部インピーダンスを得ることができ、所
望の内部インピーダンスを利用することができる。
【００１９】なお、上記実施例はクランプ抵抗が２個、
及び３個の場合について説明したが、これに限らず、ク
ランプ抵抗数は任意である。
及び３個の場合について説明したが、これに限らず、ク
ランプ抵抗数は任意である。
【００２０】
【発明の効果】本発明では、複数のクランプ抵抗の一方
端をそれぞれ出力バッファトランジスタの低電位電源側
の端部に接続するとともに、この複数のクランプ抵抗の
他方端をそれぞれ所定の異なる電源端子となる複数のパ
ッドに接続することにより、使用するパッドの組み合せ
等を変更することで処理目的に応じて複数の内部インピ
ーダンスを得ることができ、所望の内部インピーダンス
を利用することができる。
端をそれぞれ出力バッファトランジスタの低電位電源側
の端部に接続するとともに、この複数のクランプ抵抗の
他方端をそれぞれ所定の異なる電源端子となる複数のパ
ッドに接続することにより、使用するパッドの組み合せ
等を変更することで処理目的に応じて複数の内部インピ
ーダンスを得ることができ、所望の内部インピーダンス
を利用することができる。
【００２１】したがって、ユーザは、自分自身の設計に
合わせて、処理速度、またはインピーダンスの整合のど
ちらを重視するかを自由に選択できる。
合わせて、処理速度、またはインピーダンスの整合のど
ちらを重視するかを自由に選択できる。
【図１】実施例１の要部構成を示す回路図である。
【図２】図１の回路をチップ上にレイアウトした状態を
示す平面図である。
示す平面図である。
【図３】内部インピーダンスの選択法を説明するための
図である。
図である。
【図４】内部インピーダンスの選択法を説明するための
図である。
図である。
【図５】実施例２の要部構成を示す回路図である。
【図６】実施例３の概略構成を示す平面図である。
【図７】従来例の要部構成を示す回路図である。
【図８】従来のインピーダンス整合方法を説明するため
の図である。
の図である。
【図９】他の従来のインピーダンス整合方法を説明する
ための図である。
ための図である。
１ コントロール回路 ２ 出力バッファトランジスタ ３ パッド Ｐ１ ＰチャネルＭＯＳトランジスタ Ｎ１ ＮチャネルＭＯＳトランジスタ Ｒ１〜Ｒ２ クランプ抵抗 Ｇ１〜Ｇ３ パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (2)
- 【請求項１】所定の機能を有する論理セルが配置される
コア領域部と、 該コア領域部の論理セルと外部との間の信号を伝達する
入出力セルが配置されるＩ／Ｏセル領域部と、 該Ｉ／Ｏセル領域部の入出力セルの入出力端子となるパ
ッドが配置されるパッド領域部とからなるチップ領域を
有する半導体集積回路において、 前記入出力セルは、ゲートに所定の制御信号を入力する
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタを相異なる２つの電位電源間に直列に接続し
てなる出力バッファトランジスタと、 該出力バッファトランジスタと外部負荷とのインピーダ
ンス整合をとるための複数のクランプ抵抗とを備え、 前記複数のクランプ抵抗の一方端をそれぞれ前記出力バ
ッファトランジスタの低電位電源側の端部に接続すると
ともに、該複数のクランプ抵抗の他方端をそれぞれ所定
の異なる電源端子となる複数のパッドに接続し、 該複数のパッドの中から所定のパッドを選択的に用いる
ことにより前記チップ領域内の内部インピーダンスを選
択できることを特徴とする半導体集積回路。 - 【請求項２】前記チップ領域内における前記複数のパッ
ドをボンディング時に選択することにより、同一チップ
領域内で異なる内部インピーダンスを得ることを特徴と
する請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331036A JPH05166931A (ja) | 1991-12-16 | 1991-12-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331036A JPH05166931A (ja) | 1991-12-16 | 1991-12-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166931A true JPH05166931A (ja) | 1993-07-02 |
Family
ID=18239118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3331036A Withdrawn JPH05166931A (ja) | 1991-12-16 | 1991-12-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196540B2 (en) | 2003-11-14 | 2007-03-27 | Renesas Technology Corp. | Impedance matching commonly and independently |
| US7768310B2 (en) | 2007-04-03 | 2010-08-03 | Panasonic Corporation | Semiconductor device, method of switching drive capability of the semiconductor device, and system including semiconductor devices |
-
1991
- 1991-12-16 JP JP3331036A patent/JPH05166931A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196540B2 (en) | 2003-11-14 | 2007-03-27 | Renesas Technology Corp. | Impedance matching commonly and independently |
| US7768310B2 (en) | 2007-04-03 | 2010-08-03 | Panasonic Corporation | Semiconductor device, method of switching drive capability of the semiconductor device, and system including semiconductor devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |