JPH042150A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH042150A JPH042150A JP10340590A JP10340590A JPH042150A JP H042150 A JPH042150 A JP H042150A JP 10340590 A JP10340590 A JP 10340590A JP 10340590 A JP10340590 A JP 10340590A JP H042150 A JPH042150 A JP H042150A
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- Japan
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- input buffer
- input
- dcfl
- ecl
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000000872 buffer Substances 0.000 claims abstract description 40
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関するもので、特に論理電圧
レベルの互いに異なる複数の回路を有するものに使用さ
れる。
レベルの互いに異なる複数の回路を有するものに使用さ
れる。
最近の集積回路（ＩＣ）は様々なテクノロジーによって
作られており、論理電圧レベルもＴＴＬ。
作られており、論理電圧レベルもＴＴＬ。
ＥＣＬ、ＣＭＯＳ、Ｇａ Ａｓ等の異なるレベルが存在
する。従って、ＩＣの入力バッファ回路においては、異
なる論理電圧レベル間の変換機能を持たせなければなら
ない。ある論理電圧レベルの信号入力を扱えるＩＣを、
別の論理電圧レベルの入力を扱えるＩＣに変更する場合
、従来技術ではＩＣのパターンから作り換えねばならず
、新たな開発費が必要であった。また、ユーザー側で使
用時に入力の論理電圧レベルを選ぶというのは不可能で
あった。
する。従って、ＩＣの入力バッファ回路においては、異
なる論理電圧レベル間の変換機能を持たせなければなら
ない。ある論理電圧レベルの信号入力を扱えるＩＣを、
別の論理電圧レベルの入力を扱えるＩＣに変更する場合
、従来技術ではＩＣのパターンから作り換えねばならず
、新たな開発費が必要であった。また、ユーザー側で使
用時に入力の論理電圧レベルを選ぶというのは不可能で
あった。
本発明は、かかる従来技術の有していた問題点を解決す
ることを課題としている。
ることを課題としている。
本発明に係る半導体集積回路は、それぞれの入力端子が
単一の入力パッドに接続され、入力信号の電圧レベルが
それぞれ異なり出力信号の電圧レベルが同一となり、か
つ独立の電源パットから電力の供給を受ける複数の入力
バッファ回路と、この複数の入力バッファ回路に接続さ
れた単一の多入力論理ゲート回路とを備えることを特徴
とする。
単一の入力パッドに接続され、入力信号の電圧レベルが
それぞれ異なり出力信号の電圧レベルが同一となり、か
つ独立の電源パットから電力の供給を受ける複数の入力
バッファ回路と、この複数の入力バッファ回路に接続さ
れた単一の多入力論理ゲート回路とを備えることを特徴
とする。
本発明の半導体集積回路では、異なる論理電圧レベル入
力を扱う入力バッファ回路を複数個内蔵しているので、
電源配線を入力バッファ回路の種Ｆ、、ｒｉ 、ニアと
に分離しておき、それぞれ独立の電源電圧を１“Ｉｔ、
＜−２することにより、任意の入力バッファ回路たけ
使用できる。
力を扱う入力バッファ回路を複数個内蔵しているので、
電源配線を入力バッファ回路の種Ｆ、、ｒｉ 、ニアと
に分離しておき、それぞれ独立の電源電圧を１“Ｉｔ、
＜−２することにより、任意の入力バッファ回路たけ
使用できる。
以下、添付図面を参照して本発明の詳細な説明する。
第１図は実施例に係る半導体集積回路の要部の回路図で
ある。図示の通り、実施例の半導体集積回路における入
力バッファ回路は、ＥＣＬ人カバッフ７］とＧａ Ａｓ
によるＤＣＦＬ人カバツカバッファ２蔵しており、これ
らの信号入力端子は入力バッド３に接続されている。そ
して、ＥＣＬ人カバカバッファ１ＣＦＬ人カバツカバッ
ファ２は、共に多入力論理ゲート４に与えられ、この出
力は図示しないＩＣの内部回路に与えられている。
ある。図示の通り、実施例の半導体集積回路における入
力バッファ回路は、ＥＣＬ人カバッフ７］とＧａ Ａｓ
によるＤＣＦＬ人カバツカバッファ２蔵しており、これ
らの信号入力端子は入力バッド３に接続されている。そ
して、ＥＣＬ人カバカバッファ１ＣＦＬ人カバツカバッ
ファ２は、共に多入力論理ゲート４に与えられ、この出
力は図示しないＩＣの内部回路に与えられている。
ここで、ＥＣＬ人カバカバッファ１号入力用のエンハン
スメントＦＥＴ （Ｅ−ＦＥＴ）Ｑｌｌと、ゲートに基
準レベル■ が入力されるＥ−ＦＥＥＦ ＴＱ１２と、負荷としてのデイプリージョンＦＥＴ（Ｄ
−ＦＥＴ）Ｑ１３と、信号出力用のＥ−ＦＥＴＱ で構
成され、電源としてはＶ 、■ および１４
ＤＤ ＳＳ■ が供給される
。一方、ＤＣＦＬ人カバッフＣＬ ア２は信号入力用のＥ−ＦＥＴＱ２１と、その負荷にな
るＤ−ＦＥＴＱ２゜と、信号出力用のＥ−ＦＥＴＱ
と、その負荷になるＤ Ｆ Ｅ Ｔ Ｑ ２４により
構成され、電源としては■ Ｖ の他に、ＤＤ’
ＳＳ ■ が供給される。多入力論理ゲート４は対とＤＣＦ
Ｌ なったＥ−ＦＥＴＱ 、Ｑ と、負荷としてのＤ４
】４２ −ＦＥＴＱ により形成され、電源としてはｖ８８゜
ｖＤＤが供給される。そして、多入力論理ゲート４の出
力は図示しない内部回路に与えられるようになっている
。
スメントＦＥＴ （Ｅ−ＦＥＴ）Ｑｌｌと、ゲートに基
準レベル■ が入力されるＥ−ＦＥＥＦ ＴＱ１２と、負荷としてのデイプリージョンＦＥＴ（Ｄ
−ＦＥＴ）Ｑ１３と、信号出力用のＥ−ＦＥＴＱ で構
成され、電源としてはＶ 、■ および１４
ＤＤ ＳＳ■ が供給される
。一方、ＤＣＦＬ人カバッフＣＬ ア２は信号入力用のＥ−ＦＥＴＱ２１と、その負荷にな
るＤ−ＦＥＴＱ２゜と、信号出力用のＥ−ＦＥＴＱ
と、その負荷になるＤ Ｆ Ｅ Ｔ Ｑ ２４により
構成され、電源としては■ Ｖ の他に、ＤＤ’
ＳＳ ■ が供給される。多入力論理ゲート４は対とＤＣＦ
Ｌ なったＥ−ＦＥＴＱ 、Ｑ と、負荷としてのＤ４
】４２ −ＦＥＴＱ により形成され、電源としてはｖ８８゜
ｖＤＤが供給される。そして、多入力論理ゲート４の出
力は図示しない内部回路に与えられるようになっている
。
このようなＩＣに対しては、第２図のように電源が供給
される。第２図（ａ）は第１図の回路が形成されたＩＣ
チップ５を、パッケージ６にマウントした状態を示す図
である。パッケージ６にはＶ 電源端子６１．６４およ
びｖｓｓ電源端子６２゜ＤＤ ６５が形成される。ＩＣチップ５には電源用バッドとし
て、ＶＤＤパッド５１，５４、Ｖｓｓバッド５２．５５
およびＶ パッド５３と、ＶＤＣＰＬバＣＬ ラド５６が形成されている。そして、ｖＤＤバッド５１
と■ 電源端子６１、Ｖｓｓバッド５２と■ｓｓＤ 電源端子６２、■ パッド５４とｖＤＤ電源端子Ｄ ６４、■ パッド５５とｖｓｓ電源端子６５は互いＳＳ にボンディングワイヤ７により接続される。
される。第２図（ａ）は第１図の回路が形成されたＩＣ
チップ５を、パッケージ６にマウントした状態を示す図
である。パッケージ６にはＶ 電源端子６１．６４およ
びｖｓｓ電源端子６２゜ＤＤ ６５が形成される。ＩＣチップ５には電源用バッドとし
て、ＶＤＤパッド５１，５４、Ｖｓｓバッド５２．５５
およびＶ パッド５３と、ＶＤＣＰＬバＣＬ ラド５６が形成されている。そして、ｖＤＤバッド５１
と■ 電源端子６１、Ｖｓｓバッド５２と■ｓｓＤ 電源端子６２、■ パッド５４とｖＤＤ電源端子Ｄ ６４、■ パッド５５とｖｓｓ電源端子６５は互いＳＳ にボンディングワイヤ７により接続される。
さらに、図中に点線で示すように、Ｖ バラＣＬ
ド５３はＶ 電源端子６１もしくはＶ８８電源端子Ｄ
６２のいずれかとボンディングワイヤ７で接続され、■
パッド５６はｖＤＤ電源端子６４もしくＤＣＦＬ はｖｓｓ電源端子６５のいずれかとボンディングワイヤ
７で接続される。この選択は、第２図（ｂ）のように行
なう。すなわち、ＥＣＬモードではｖ 、−ｖ
ｖ −ｖ となるようにし、ＤＥＣＬ Ｓ
Ｓ’ ＤＣＦＬ ＤＤＣＦＬモードではｖ
−ｖ、ｖ 、ｖ とＥＣＬ ＤＤ
ＤＣＰＬ ＳＳなるようにする。すると、ＥＣ
Ｌモードでは■ＤＣＦＬ＝ ｖＤＤなのでＤＣＦＬ人カ
バツカバッファ２なくなり、ＤＣＦＬモードではＶ
−Ｖ なＥＣＬ ＤＤ のでＥＣＬ人カバカバッファ１かなくなる。従って、■
とＶ の組み合せで、ＥｃＬ入カバＥＣＬ
ＤＣＦＬ ッファｌとＤＣＦＬ人カバツカバッファ２れが一方が選
択できるようになる。
パッド５６はｖＤＤ電源端子６４もしくＤＣＦＬ はｖｓｓ電源端子６５のいずれかとボンディングワイヤ
７で接続される。この選択は、第２図（ｂ）のように行
なう。すなわち、ＥＣＬモードではｖ 、−ｖ
ｖ −ｖ となるようにし、ＤＥＣＬ Ｓ
Ｓ’ ＤＣＦＬ ＤＤＣＦＬモードではｖ
−ｖ、ｖ 、ｖ とＥＣＬ ＤＤ
ＤＣＰＬ ＳＳなるようにする。すると、ＥＣ
Ｌモードでは■ＤＣＦＬ＝ ｖＤＤなのでＤＣＦＬ人カ
バツカバッファ２なくなり、ＤＣＦＬモードではＶ
−Ｖ なＥＣＬ ＤＤ のでＥＣＬ人カバカバッファ１かなくなる。従って、■
とＶ の組み合せで、ＥｃＬ入カバＥＣＬ
ＤＣＦＬ ッファｌとＤＣＦＬ人カバツカバッファ２れが一方が選
択できるようになる。
上記実施例では、１つのＥＣＬ人カバカバッファ１つの
ＤＣＦＬ人カバツカバッファ２ぞれＶ パッド５３と
Ｖ パッド５６を設けてぃＥＣＬ Ｄ
ＣＦＬ るが、このｖ 、■ の消費電力は一般的にＥＣＬ
ＤＣＰＬ 少すい。従って、各々１つづつのパッドから、Ｖ 、
■ を供給するようにすれば、入カバＥＣＬ Ｄ
ＣＦＬ ッファ回路が多くなってもパッドを増加させる必要がな
い。また、ＩＣチップをパッケージに実装する時に、ど
のパッドをどの電源に接続するかを決めておけば、パッ
ケージの外部におけるピン数は従来のものと同一にする
ことができる。また、第２図のＶ パッド５３および
Ｖ パッドＥＣＬ ＤＣＰＬ ５６に直結されたＶ 端子およびＶ 端子をＰＣＬ
ＤＣＰＬ パッケージの外部に取り出しておけば、ユーザー側で入
力バッファ回路の機能を選択することも可能になる。
ＤＣＦＬ人カバツカバッファ２ぞれＶ パッド５３と
Ｖ パッド５６を設けてぃＥＣＬ Ｄ
ＣＦＬ るが、このｖ 、■ の消費電力は一般的にＥＣＬ
ＤＣＰＬ 少すい。従って、各々１つづつのパッドから、Ｖ 、
■ を供給するようにすれば、入カバＥＣＬ Ｄ
ＣＦＬ ッファ回路が多くなってもパッドを増加させる必要がな
い。また、ＩＣチップをパッケージに実装する時に、ど
のパッドをどの電源に接続するかを決めておけば、パッ
ケージの外部におけるピン数は従来のものと同一にする
ことができる。また、第２図のＶ パッド５３および
Ｖ パッドＥＣＬ ＤＣＰＬ ５６に直結されたＶ 端子およびＶ 端子をＰＣＬ
ＤＣＰＬ パッケージの外部に取り出しておけば、ユーザー側で入
力バッファ回路の機能を選択することも可能になる。
以上、詳細に説明した通り本発明では、異なる論理電圧
レベル入力を扱う入力バッファ回路を複数個内蔵してい
るので、電源配線を入力バッファ回路の種類ごとに分離
しておき、それぞれ独立の電源電圧を供給することによ
り、任意の入力バッファ回路だけ使用できる。このため
、複数の論理電圧レベルを、任意に選択することが可能
になる。
レベル入力を扱う入力バッファ回路を複数個内蔵してい
るので、電源配線を入力バッファ回路の種類ごとに分離
しておき、それぞれ独立の電源電圧を供給することによ
り、任意の入力バッファ回路だけ使用できる。このため
、複数の論理電圧レベルを、任意に選択することが可能
になる。
ングワイヤ。
Claims (1)
- 【特許請求の範囲】 それぞれの入力端子が単一の入力パッドに接続され、
入力信号の電圧レベルがそれぞれ異なり出力信号の電圧
レベルが同一となり、かつ独立の電源パットから電力の
供給を受ける複数の入力バッファ回路と、 前記複数の入力バッファ回路に接続された単一の多入力
論理ゲート回路と を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10340590A JPH042150A (ja) | 1990-04-19 | 1990-04-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10340590A JPH042150A (ja) | 1990-04-19 | 1990-04-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH042150A true JPH042150A (ja) | 1992-01-07 |
Family
ID=14353144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10340590A Pending JPH042150A (ja) | 1990-04-19 | 1990-04-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH042150A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1084059C (zh) * | 1996-10-11 | 2002-05-01 | 三星电子株式会社 | 用于低电流消耗集成电路的包括使能端子的输入连接件 |
| WO2012053461A1 (ja) | 2010-10-20 | 2012-04-26 | 東洋炭素株式会社 | 膨張黒鉛シート及びその製造方法 |
-
1990
- 1990-04-19 JP JP10340590A patent/JPH042150A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1084059C (zh) * | 1996-10-11 | 2002-05-01 | 三星电子株式会社 | 用于低电流消耗集成电路的包括使能端子的输入连接件 |
| WO2012053461A1 (ja) | 2010-10-20 | 2012-04-26 | 東洋炭素株式会社 | 膨張黒鉛シート及びその製造方法 |
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