JPS6310538A - テスト回路内蔵型集積回路 - Google Patents
テスト回路内蔵型集積回路Info
- Publication number
- JPS6310538A JPS6310538A JP61155513A JP15551386A JPS6310538A JP S6310538 A JPS6310538 A JP S6310538A JP 61155513 A JP61155513 A JP 61155513A JP 15551386 A JP15551386 A JP 15551386A JP S6310538 A JPS6310538 A JP S6310538A
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- JP
- Japan
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- circuit
- input level
- test
- level detecting
- threshold voltage
- Prior art date
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 42
- 238000001514 detection method Methods 0.000 claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト回路内蔵型集積回路に関する。
マイクロコンピュータ等を搭載した半導体集積回路の製
造時には、内部回路が正常動作をするかどうかを調べる
厳密なテストがされている。この際の不良検出率及びテ
スト効率向上の為、通常半導体集積回路にはテスト回路
が内蔵される場合が多く、テスト時には通常動作と異な
る特別な動作モードで動作テストが実施される。従って
通常動作とテスト時の動作を判別するために特別にテス
ト端子を設け、このテスト端子がら信号を与えてテスト
回路をテスト時に能動１通常動作時に非能動の切換をす
る場合が多い。しかしながらこの方式では半導体集積回
路を通常動作として使用する時には全く無意味な端子を
余分に確保せねばならなかった。しかもマイクロコンピ
ュータにおいては、近年その高性能化がすすむにつれて
マイクロコンピュータが外部とインタフェースするため
のボート数も増大する傾向にあり、テスト端子として独
立に１ビン分専有することは、かぎられた端子数を有効
に活用する上で重大な欠点となっていた。
造時には、内部回路が正常動作をするかどうかを調べる
厳密なテストがされている。この際の不良検出率及びテ
スト効率向上の為、通常半導体集積回路にはテスト回路
が内蔵される場合が多く、テスト時には通常動作と異な
る特別な動作モードで動作テストが実施される。従って
通常動作とテスト時の動作を判別するために特別にテス
ト端子を設け、このテスト端子がら信号を与えてテスト
回路をテスト時に能動１通常動作時に非能動の切換をす
る場合が多い。しかしながらこの方式では半導体集積回
路を通常動作として使用する時には全く無意味な端子を
余分に確保せねばならなかった。しかもマイクロコンピ
ュータにおいては、近年その高性能化がすすむにつれて
マイクロコンピュータが外部とインタフェースするため
のボート数も増大する傾向にあり、テスト端子として独
立に１ビン分専有することは、かぎられた端子数を有効
に活用する上で重大な欠点となっていた。
上述した従来のテスト回路内蔵型集積回路は、内蔵され
たテスト回路の能動、非能動を制御するテストモード設
定信号を外部端子から入力させるようになっていたので
、端子数が増加するという欠点がある。
たテスト回路の能動、非能動を制御するテストモード設
定信号を外部端子から入力させるようになっていたので
、端子数が増加するという欠点がある。
本発明の目的は外部端子数の増加を伴うことなくテスト
回路を制御できるテスト回路内蔵型集積回路を提供する
ことにある。
回路を制御できるテスト回路内蔵型集積回路を提供する
ことにある。
本発明のテスト回路内蔵型集積回路は、電源、電圧の１
／２より大きなしきい電圧を有する第１の入力レベル検
出回路と、電源電圧の１／２より小さなしきい電圧を有
する第２の入力レベル検出回路と、前記第１の入力レベ
ル検出回路の出力の反転信号及び前記第２の入力レベル
検出回路の出力信号の論理積をとるＡＮＤ回路とを含ん
でなるテストモード設定信号発生回路を有するものであ
る。
／２より大きなしきい電圧を有する第１の入力レベル検
出回路と、電源電圧の１／２より小さなしきい電圧を有
する第２の入力レベル検出回路と、前記第１の入力レベ
ル検出回路の出力の反転信号及び前記第２の入力レベル
検出回路の出力信号の論理積をとるＡＮＤ回路とを含ん
でなるテストモード設定信号発生回路を有するものであ
る。
次に、本発明の実施例について図面と参照して説明する
。
。
第１図は本発明の一実施例の主要部を示す回路図である
。
。
この実施例は電源電圧ＶＤＤの１／２より大きなしきい
電圧Ｖｔ＋＋を有する第１の入力レベル検出回路２と、
電源電圧■ＤＤの１／２より小さなしきい電圧ＶＴＬを
有する第２の入力レベル検出回路３と、第１の入力レベ
ル検出回路２の出力の反転信号及び第２の入力レベル検
出回路３の出力信号の論理積をとるＡＮＤ回路５とを含
んでなるテストモード設定信号発生回路を有するもので
ある。
電圧Ｖｔ＋＋を有する第１の入力レベル検出回路２と、
電源電圧■ＤＤの１／２より小さなしきい電圧ＶＴＬを
有する第２の入力レベル検出回路３と、第１の入力レベ
ル検出回路２の出力の反転信号及び第２の入力レベル検
出回路３の出力信号の論理積をとるＡＮＤ回路５とを含
んでなるテストモード設定信号発生回路を有するもので
ある。
次にこの実施例の動作について説明する。
第２図は第１図の回路の動作を説明するための信号波形
図である。
図である。
第２図（ａ＞に示すような入力信号がテスト端子ｌに入
力されると第１のレベル検出回路２は電源電圧Ｖｏｏ＠
に片寄ったしきい電圧ＶＴＩＩで論理レベルの判定を行
ない、その出力信号は第２図（ｂ）に示す波形になる。
力されると第１のレベル検出回路２は電源電圧Ｖｏｏ＠
に片寄ったしきい電圧ＶＴＩＩで論理レベルの判定を行
ない、その出力信号は第２図（ｂ）に示す波形になる。
この信号は、インバータ４により反転され第２図（ｃ）
に示す波形になる。一方、入力信号は接地端子電位側に
片寄ったしきい電圧ＶＴＬを有する第２のレベル検出回
路３にも印加されており、その論理レベルはしきい電圧
ＶＴＬで判定されるため、出力信号は、第２図（ｄ）に
示す波形になる。ＡＮＤ回路５の出力は第２図（ｅ）に
示す波形になる。
に示す波形になる。一方、入力信号は接地端子電位側に
片寄ったしきい電圧ＶＴＬを有する第２のレベル検出回
路３にも印加されており、その論理レベルはしきい電圧
ＶＴＬで判定されるため、出力信号は、第２図（ｄ）に
示す波形になる。ＡＮＤ回路５の出力は第２図（ｅ）に
示す波形になる。
従って、テスト端子１にＶＴＬ〜ＶＴ１１の間の電圧を
印加すればＡＮＤ回路５から高レベルの出力が得られる
ので、テストモード設定信号を発生させることができる
。
印加すればＡＮＤ回路５から高レベルの出力が得られる
ので、テストモード設定信号を発生させることができる
。
また、テスト端子１に通常のディジタル信号（電源電圧
ＶｐＯと接地端子電位ＧＮＤの２値により“１゛′、“
０”が判定される）を加えてもＡＮＤ回路５の出力は低
レベルとなったままであるので、テスト端子１は他の内
部回路の入力端子又は出力端子と共用することができる
。なお、電源電圧側しきい電圧７月（及び接地端子電位
側しきい電圧ＶＴＬに関していうと、例えばＣＭＯ３Ｌ
ＳＩの場合、各々高電源電位■ＤＤ或いは低電源電位Ｇ
ＮＤから３０％の入力レベルの入力電圧が“１”“０“
の判定レベルとして電気的規格で保証される場合が多い
ため、テストモード設定信号を発生させるためには、は
ぼ両電源間の５０％の電圧値を印加すればよい。
ＶｐＯと接地端子電位ＧＮＤの２値により“１゛′、“
０”が判定される）を加えてもＡＮＤ回路５の出力は低
レベルとなったままであるので、テスト端子１は他の内
部回路の入力端子又は出力端子と共用することができる
。なお、電源電圧側しきい電圧７月（及び接地端子電位
側しきい電圧ＶＴＬに関していうと、例えばＣＭＯ３Ｌ
ＳＩの場合、各々高電源電位■ＤＤ或いは低電源電位Ｇ
ＮＤから３０％の入力レベルの入力電圧が“１”“０“
の判定レベルとして電気的規格で保証される場合が多い
ため、テストモード設定信号を発生させるためには、は
ぼ両電源間の５０％の電圧値を印加すればよい。
第３図は本発明の他の実施例の主要部を示す回路図であ
る。
る。
この回路は一実施例の回路と論理的に単価であるので詳
細説明はしない。
細説明はしない。
以上の説明により明らかなように、本発明のテスト回路
内蔵型集積回路は、簡単な構成のテストモード設定信号
発生回路を付加するだけでテストモードに設定出来、し
がも独立したテスト端子を設ける必要もないため、かぎ
られた数の端子の有効活用が可能となる効果がある。
内蔵型集積回路は、簡単な構成のテストモード設定信号
発生回路を付加するだけでテストモードに設定出来、し
がも独立したテスト端子を設ける必要もないため、かぎ
られた数の端子の有効活用が可能となる効果がある。
第１図は本発明の一実施例の主要部を示す回路図、第２
図（ａ）〜（ｅ）は第１図の一実施例の動作を説明する
ための信号波形図、第３図は本発明の他の実施例の主要
部を示す回路図である。 １・・・テスト端子、２・・・第１の入力レベル検出回
路、３・・・第２の入力レベル検出回路、４・・・イン
バータ、５・・・ＡＮＤ回路、６・・・ＯＲ回路、７・
・・インバータ、ＧＮＤ・・・接地端子電位、ＶＤＤ・
・・電源電圧、ＶＴ）ｌ・・・第１の入力レベル検出回
路のしきい電圧、Ｖｔｔ・・・第２の人力レベル検出回
路のしきい電圧。
図（ａ）〜（ｅ）は第１図の一実施例の動作を説明する
ための信号波形図、第３図は本発明の他の実施例の主要
部を示す回路図である。 １・・・テスト端子、２・・・第１の入力レベル検出回
路、３・・・第２の入力レベル検出回路、４・・・イン
バータ、５・・・ＡＮＤ回路、６・・・ＯＲ回路、７・
・・インバータ、ＧＮＤ・・・接地端子電位、ＶＤＤ・
・・電源電圧、ＶＴ）ｌ・・・第１の入力レベル検出回
路のしきい電圧、Ｖｔｔ・・・第２の人力レベル検出回
路のしきい電圧。
Claims (2)
- （１）電源電圧の１／２より大きなしきい電圧を有する
第１の入力レベル検出回路と、電源電圧の１／２より小
さなしきい電圧を有する第２の入力レベル検出回路と、
前記第１の入力レベル検出回路の出力の反転信号及び前
記第２の入力レベル検出回路の出力信号の論理積をとる
ＡＮＤ回路とを含んでなるテストモード設定信号発生回
路を有することを特徴とするテスト回路内蔵型集積回路
。 - （２）テストモード設定信号発生回路の入力端子は他の
内部回路の入力端子若しくは出力端子と共用である特許
請求の範囲第（１）項記載のテスト回路内蔵型集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155513A JPS6310538A (ja) | 1986-07-01 | 1986-07-01 | テスト回路内蔵型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155513A JPS6310538A (ja) | 1986-07-01 | 1986-07-01 | テスト回路内蔵型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310538A true JPS6310538A (ja) | 1988-01-18 |
Family
ID=15607694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155513A Pending JPS6310538A (ja) | 1986-07-01 | 1986-07-01 | テスト回路内蔵型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310538A (ja) |
-
1986
- 1986-07-01 JP JP61155513A patent/JPS6310538A/ja active Pending
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