JPH10206509A

JPH10206509A - モード切り換え回路およびモード切り換え方法

Info

Publication number: JPH10206509A
Application number: JP9011073A
Authority: JP
Inventors: Yuji Sekine; 裕二関根
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1997-01-24
Filing date: 1997-01-24
Publication date: 1998-08-07
Anticipated expiration: 2017-01-24
Also published as: JP3105808B2

Abstract

(57)【要約】【課題】専用のモード切り換え端子が不要なモード切り
換え回路を提供する。【解決手段】このモード切り換え回路２ａは、ＶＤＤ１
端子に初段が内部接続されるカスケード接続された複数
のインバータ２２，２３と、インバータ２３の出力を計
数し、それぞれのビット出力をテストモード設定信号と
して内部論理回路３に供給する複数ビットのバイナリカ
ウンタを用いたモード設定回路部２４とから構成され、
外部から供給されるＶＤＤ１がダイオード素子１で所定
の電圧に降圧されてなるＶＤＤ２により半導体装置内部
が駆動され、かつＶＤＤ１をオフして接地電位にしたと
きに、ＶＤＤ２の電位が所定時間だけ所定の保持容量素
子２１で維持されるとともに、ＶＤＤ１がオンオフした
ときの電位変化をモード設定信号として用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置のモード
切り換え回路およびモード切り換え方法に係わり、特に
テストモードの設定のための外部端子が不要な切り換え
回路およびモード切り換え方法に関する。

【０００２】

【従来の技術】この種の従来のモード切り換え回路にお
いて、専用の外部端子を用いて通常動作とテストモード
を切り換える一例を示した図４を参照すると、この回路
は、テスト端子ＴＥＳＴを備え、この端子からバッファ
４１を介して入力するテスト信号に応答して入力端子Ｉ
Ｎに供給される信号を、バッファ４４を介して出力端子
４６に出力するモード切り換え回路２を複数個内蔵し、
通常動作時にはこれらのモード切り換え回路２ｂの出力
する信号が供給され、処理結果の信号をモード切り換え
回路２ｂに戻して出力端子ＯＵＴから出力する内部論理
回路３とからなる。モード切り換え回路２ｂは、テスト
信号を入力するインバータ２５とその出力を入力するＡ
ＮＤ２６と、バッファ４２の出力信号を入力するＡＮＤ
２７と、これらのＡＮＤ２６および２７の出力と内部論
理回路３の出力を選択的に出力端子ＯＵＴに出力するセ
レクタ回路部２８とからなる。

【０００３】上述したテストモード切り換え回路は、通
常動作時には、テスト端子ＴＥＳＴに論理レベルのハイ
レベル（以下、“１”と称す）が供給されることによっ
て、モード切り換え回路２ｂのＡＮＤ２６は入力端子Ｉ
Ｎの論理値に係わらず一義的にロウレベル（以下、
“０”と称す）となり、ＡＮＤ２７は“１”を内部論理
回路３に供給し、内部論理回路３内部における所定の信
号処理結果の出力をモード切り換え回路２ｂのセレクタ
回路部２８に出力する。セレクタ回路部２８はＡＮＤ２
６の出力が“０”であるから内部論理回路の出力を選択
し、出力端子ＯＵＴに出力させることによって通常動作
をさせている。

【０００４】テストモード動作時は、テスト端子ＴＥＳ
Ｔに“０”を供給することでモード切り換え回路２ｂの
ＡＮＤ２７の方が入力端子ＩＮの論理値に係わらず一義
的に“０”となり、ＡＮＤ２６は“１”をセレクタ回路
部２８に出力するので、セレクタ回路部２８はＡＮＤ２
６の出力の“１”を選択し、出力端子ＯＵＴに出力させ
ることによってテスト動作をさせている。つまり、外部
から専用端子に入力される信号により内部の動作モード
を切り換えている。

【０００５】一方、近年の半導体装置の大規模化および
多機能化により、外部端子の増加が著しくなってきてた
ため、外部端子の削減が急務になってきている。このニ
ーズに応えるべく専用の外部端子を用いずにモード切り
換えを実現する例が、特開昭６３−１０５３８号公報に
記載されている。

【０００６】同公報記載の、モード切り換え用制御端子
を他の端子と共用する例の回路図を示した図５を参照す
ると、このモード切り換え回路は、制御端子ＩＮから信
号が供給される入力バッファ５１と、この入力バッファ
５１の出力がそれぞれ供給されるレベル判定回路５２お
よび５５と、レベル判定回路５５の出力とレベル判定回
路５２の出力をインバータ５３を介した出力とをそれぞ
れ入力するＡＮＤ５４と、このＡＮＤ５４の出力を入力
して計数するカウンタ５６とからなる。

【０００７】さらに図５の動作説明用のタイミングチャ
ートを示した図６およびこのタイミングチャートの波形
鈍化を考慮して示した図７を併せてそれぞれ参照する
と、このモード切り換え回路は、例えば制御端子ＩＮに
入力信号として通常動作時には“１”の信号が、テスト
動作時にはレベル判定回路部５２の判定レベルとなるＶ
ＴＨレベルとレベル判定回路部５５の判定レベルとなる
ＶＴＬレベルとの中間レベルの信号がそれぞれ供給され
るものとする。このとき、レベル判定回路５２がＶＴＨ
レベルと電源電位ＶＤＤ間を論理値“１”と認識する領
域Ｖ１、レベル判定回路５５がＶＴＬレベルと電源電位
ＶＤＤ間を論理値“１”と認識する領域Ｖ２、レベル判
定回路５２がＶＴＨレベルと接地電位ＧＮＤ間を論理値
“０”と認識する領域Ｖ３、レベル判定回路５５がＶＴ
Ｌレベルと接地電位ＧＮＤ間を論理値“０”と認識する
領域Ｖ４とする（図６，７の制御端子INの入力波形）。

【０００８】ここではまず図６を参照して正常に動作す
る場合について説明する（図７を用いた異常動作につい
ては後述する）。通常動作時には、制御端子ＩＮに上述
した“１”の信号としてＶＤＤレベルが、“０”の信号
としてＧＮＤレベルが供給されることにより、レベル判
定回路部５２は判定レベルＶＴＨよりも高いＶＤＤレベ
ルに応答して入力信号と同じＶＤＤレベルを出力する
（図６のレベル判定回路５２の出力波形）。

【０００９】次段のインバータ５３は、この波形が論理
“１”と認識する領域内にあるので、インバータ５３か
らはその反転レベルの“０”が出力される（図６のイン
バータ５３の出力波形）。レベル判定回路５５もＶＤＤ
レベルがその判定レベルＶＴＨよりも高いので入力信号
と同じＶＤＤレベルが出力される（図６のレベル判定回
路５４の出力波形）。

【００１０】したがって、インバータ５３およびレベル
判定回路５５の出力信号がそれぞれ相反する極性になる
ので、これらの信号を入力するＡＮＤ５５の出力はＧＮ
Ｇレベルになる（図６のＡＮＤ５５の出力波形）。

【００１１】テストモード動作時には、制御端子ＩＮに
上述した中間レベルの信号が供給されるので、レベル判
定回路部５２は判定レベルＶＴＨよりも低い中間レベル
に応答してＧＮＤレベルを出力し（図６のレベル判定回
路部５２の出力）、インバータ５３からはその反転され
た“１”が出力される（図６のインバータ５３の出
力）。

【００１２】レベル判定回路５５は中間レベルがその判
定レベルＶＴＬよりも高いのでＶＤＤレベルを出力する
（図６のレベル判定回路５５の出力回路）。

【００１３】したがって、インバータ５３およびレベル
判定回路５５の出力信号がそれぞれＶＤＤレベルになる
ので、これらの信号を入力するＡＮＤ５５の出力はＶＤ
Ｄレベルになる（図６のＡＮＤ５５の出力波形）。

【００１４】すなわち、外部から制御端子に供給される
信号の電位によって、内部の動作モードを切り換えるこ
とができる。

【００１５】さらに、信号入力端子およびモード切り換
え用の制御端子を共用する他の従来例が特開平７−１２
９０２号公報に記載されている。同公報記載のモード切
り換え回路の回路図を示した図８（ａ）およびその動作
説明用のタイミングチャートを示した図８（ｂ）をそれ
ぞれ参照すると、この回路は、電源電位ＶＤＤ２および
電源電位ＶＤＤ１の間に負荷抵抗８０３およびＮチャネ
ル型ＭＯＳトランジスタ８０１が直列接続され、この直
列接続点からモード設定検出信号を取り出す。

【００１６】Ｎチャネル型ＭＯＳトランジスタ８０１の
ゲート電極に制御端子ＩＮからモード設定信号が供給さ
れ、この信号は内部論理回路へも供給されるように構成
される。

【００１７】通常動作状態における入力信号の“０”は
ＧＮＤレベルで、”１”はＶＤＤ１電位、テスト時のモ
ード設定信号の“０”はＧＮＤ電位で、“１”はＶＤＤ
３電位、半導体装置８０の駆動電源をＶＤＤ２電位、Ｎ
チャネル型ＭＯＳトランジスタ８０１のソース電極側の
電位はＶＤＤ１電位以上とする。

【００１８】通常動作時は、制御端子ＩＮに通常信号の
レベルであるＧＮＤ電位またはＶＤＤ１電位が供給され
ても、モード設定検出信号８０４にはＮチャネル型ＭＯ
Ｓトランジスタ８０１のソース電極がＶＤＤ１電位以上
であるから非導通状態にあるため、ＶＤＤ１電位にＮチ
ャネル型ＭＯＳトランジスタ８０１のしきい値電位であ
るＶＤＤ１電位以上の電位を加算したＶＤＤ２電位が出
力される。

【００１９】テストモード動作時は、制御端子ＩＮにモ
ード設定信号の“１”であるＶＤＤ３電位が供給され
て、Ｎチャネル型ＭＯＳトランジスタ８０１を導通状態
にし、モード設定検出信号８０４にＶＤＤ１電位が出力
される。

【００２０】すなわち、外部から制御端子ＩＮに供給さ
れた信号の電位によって内部の動作モードを切り換える
構成になっている。また、ＶＤＤ２電位が単一電源で生
成される場合は、半導体装置８０内で昇圧回路を用いて
実現させている。

【００２１】

【発明が解決しようとする課題】上述したように、特開
平７−１２９０２号公報記載の従来のモード切り換え回
路は、半導体装置の大規模化に反してパッケージは極力
大きくならないように設計しているため、外部端子の配
置可能な数はそれほど増加していない。その結果、テス
トモード専用の端子を設けてしまうと、通常動作で使用
される外部端子の配置可能な本数が減るため、内部論理
回路の機能を縮小せざるを得ない。

【００２２】したがって、テストモードを実現する場合
には専用の外部端子が必要となり、端子数が増加するこ
とで所望の回路が実現できなくなるという欠点がある。

【００２３】さらに、ＣＭＯＳ回路で構成される半導体
装置では、定常状態で電源電流が発生しないという特徴
がある。この特徴を利用して、電源電流が流れるか否か
を測定するＩＤＤＱテストにより、製造時に発生する不
良の検出を行なっているが、昇圧回路によって定常状態
で一定の電源電流が発生すると、このＩＤＤＱテストが
適用出来なくなり、半導体装置の信頼性を低下させると
いう欠点がある。

【００２４】一方、特開昭６３−１０５３８号公報記載
の従来のモード切り換え回路は、図７のタイミングチャ
ートに示したように、実際の制御端子ＩＮに供給される
入力信号波形は、ある時間幅を有して電源電位ＶＤＤ電
位から接地電位ＧＮＤ電位、あるいは接地電位ＧＮＤか
ら電源電位ＶＤＤに変化するため、ＡＮＤ回路５４の出
力にスパイク波形が発生する。

【００２５】すなわち、図６で前述したように、電位変
化の時間幅が短い理想的な入力信号であれば、通常動作
時におけるＡＮＤ５４は制御端子ＩＮの“１”に対して
“０”を出力するが、制御端子ＩＮの“１”がタイミン
グｔ１〜ｔ７の時間幅を有する場合は、レベル判定回路
５２の出力は、その論理値“１”認識領域Ｖ５になるタ
イミングｔ６までずれ込み、さらにインバータ５３の出
力はタイミングｔ７でその入力を認識して“０”を出力
する。

【００２６】一方レベル判定回路５４はタイミングｔ２
で制御端子ＩＮの“１”を認識し“１”を出力する。そ
の結果、ＡＮＤ５５はタイミングｔ３でインバータ５３
の出力がまだ変化していない“１”とレベル判定回路５
４の変化後の出力“１”とを演算し、“１”のスパイク
パルスを発生してしまう。

【００２７】制御端子ＩＮの“１”から“０”への遷移
時タイミングｔ８〜ｔ１４においても同様に時間幅の関
係からタイミングｔ１１においてＡＮＤ５５が“１”を
認識し“１”のスパイクパルスを発生する。したがっ
て、通常動作状態時に制御端子に“１”のＶＤＤ電位、
“０”のＧＮＤ電位を供給すると、モード切り換え回路
の設定が誤設定され、所望の動作を実現できない場合が
あるという欠点がある。

【００２８】また、上述したいずれの従来例において
も、通常動作時に使用する入力端子には、常にモード切
り換え回路によって付加容量が付加されるので、モード
切り換え用の制御端子は通常の入力端子およびモード切
り換え用の制御端子を共有すると、通常動作時に動作速
度が遅くなるという欠点もある。

【００２９】本発明の目的は、上述の欠点に鑑みなされ
たものであり、通常動作とテストモード動作を切り換え
るための専用の外部端子を設けることなく、かつ、通常
の入力端子および専用の制御端子を共用することなく、
電源電位ＶＤＤを変動させることによってテストモード
に移行させることができる通常の入力端子を有するモー
ド切り換え回路および切り換え方法を提供することにあ
る。

【００３０】

【課題を解決するための手段】本発明のモード切り換え
回路の特徴は、テストモードまたは通常動作モードに切
り換えるために供給されるモード設定信号に応答してテ
ストモード設定信号を生成し内部論理回路へ出力する半
導体装置内蔵のモード切り換え回路において、外部から
供給される第１の電源がレベルシフト素子で所定の電圧
に降圧されてなる第２の電源により前記半導体装置内部
が駆動され、かつ第１の電源をオフして接地電位にした
ときに前記第２の電源の電位が所定時間だけ電位保持容
量素子で維持されるとともに、第１の電源がオンオフし
たときの電位変化を前記モード設定信号として用いるこ
とにある。

【００３１】また、前記モード設定信号は、第１の電源
を外部から接地電位に低下させたときに、この電位低下
に追従して前記保持容量素子で維持される電位が接地電
位に遷移する前に前記第１の電源を前記所定の電位に復
帰させる操作が予め定める所定の回数だけ実行されるこ
とにより生成することができる。

【００３２】さらに、第１の電源端子に初段が内部接続
されるカスケード接続された複数のインバータと、これ
らのインバータの最終段出力を計数するとともにそれぞ
れのビット出力を前記テストモード設定信号として前記
内部論理回路に供給する複数ビットのバイナリカウンタ
を用いたモード設定回路部とから構成される。

【００３３】さらにまた、前記カウンタがｎ（ｎは２以
上の整数）ビット構成のとき、第１の電源をオンオフさ
せた操作の回数に応答して論理レベルのハイレベルまた
はロウレベルをそれぞれの前記ビット出力に対応させた
最大で２ⁿ−１種類のテストモードを設定することもで
きる。

【００３４】本発明のモード切り換え方法の特徴は、テ
ストモードまたは通常動作モードに切り換えるために供
給されるモード設定信号に応答してテストモード設定信
号を生成し内部論理回路へ出力する半導体装置内蔵のモ
ード切り換え回路であって、外部から供給される第１の
電源が半導体素子で所定の電圧に降圧されてなる第２の
電源により前記半導体装置内部が駆動され、かつ第１の
電源がオフしたときに前記第２の電源電位が所定時間だ
け電位保持容量素子で維持されるとともに、第１の電源
の電位変化を前記モード設定信号とするモード切り換え
回路を用い、外部からの操作により前記第１の電源の所
定の電位を接地電位に低下させるときに、この電位低下
に追従して前記電位保持容量素子の電位が接地電位に遷
移する前に前記第１の電源を前記所定の電位に復帰させ
るオンオフ操作を予め定める所定の回数だけ行なうこと
によって、前記テストモードまたは通常動作モードに前
記内部論理回路を移行させることにある。

【００３５】

【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１は本発明の
モード切り換え回路およびその周辺回路を示した一実施
の形態のブロック図である。図１を参照すると、この半
導体装置は、第１の電源電位（以下、ＶＤＤ１と称す）
の変化をモード設定信号として入力し、テストモード設
定信号として生成するモード切り換え回路２ａと、この
モード切り換え回路２ａから出力されるテストロード設
定信号が供給される内部論理回路３とを備え、ＶＤＤ１
の電位にアノード電極を接続するダイオード素子１のカ
ソード電極の電位を第２の電源電位（以下、ＶＤＤ２と
称す）とし、このＶＤＤ２およびＧＮＤの間にモード切
り換え回路２ａと内部論理回路３と容量素子２１とが接
続される。この容量素子２１は、ＶＤＤ１を接地電位に
してオフしたとき、例えば２．８ＶのＶＤＤ２電位をそ
の容量値により決る時間の間維持する役割りを持ってい
る。

【００３６】モード切り換え回路２ａは、ＶＤＤ２とＧ
ＮＤの間にＰチャネル型ＭＯＳトランジスタＰ１および
Ｎチャネル型ＭＯＳトランジスタＮ１からなるインバー
タ回路２２とＰチャネル型ＭＯＳトランジスタＰ２およ
びＮチャネル型ＭＯＳトランジスタＮ２からなるインバ
ータ回路２３とモード設定回路部２４とが互いに並列状
態で接続され、インバータ回路２２の入力端はＶＤＤ１
に接続され、その出力端はインバータ回路２３の入力端
に、インバータ回路２３の出力端はモード設定回路部２
４の入力端にそれぞれ接続されて構成され、モード設定
回路部２４の出力端は内部論理回路３入力端に接続され
ている。

【００３７】すなわち、モード切り換え回路部２ａおよ
び内部論理回路３がＶＤＤ２から電流が供給されるのに
対し、このモード設定回路部２ａの入力側のインバータ
２２の入力端はＶＤＤ２よりも電位の高いＶＤＤ１に接
続されている。

【００３８】また、容量素子２１は、例えば、ゲートア
レイで設計される場合は半導体装置内の未使用の電極パ
ッドを用いて形成し、セルベースＩＣで設計される場合
は、パッド領域の空き領域にアルミニュームやポリシリ
コン等の材料により形成される。

【００３９】上述した回路構成からなるモード設定回路
部２４の動作の概要は以下に述べるとおりである。すな
わち、通常動作時には、ＶＤＤ１を常に所定の電源電
位、ここでは３．３Ｖに維持することにより内部論理回
路３およびモード設定回路部２４にはＶＤＤ２の２．８
Ｖが供給され通常動作が行われる。この回路ではＶＤＤ
１を“０”に瞬間的に低下させるとダイオード素子１の
カソード側の電位ＶＤＤ２は容量素子２１の容量値にし
たがって低下し、“１”に戻すとダイオード素子１のオ
ン抵抗値および容量素子２１の容量値で決まる所定の時
定数による速度に応答して電位が上昇する。

【００４０】したがって、テストモード時には、ＶＤＤ
１を“０”に瞬間的に低下させるとともに、このＶＤＤ
１の変化に追従して容量素子２１により決まる駆動電圧
ＶＤＤ２の低下速度よりも速くＶＤＤ１の電位を元の
“１”に復帰させ、このＶＤＤ１の電位変化をモード設
定回路部２４で検出することによってモード設定回路部
２４のモード設定信号を活性化し、内部論理回路３をテ
ストモードに切り換えて所定のテストを行う。

【００４１】ここで、モード設定回路部２４として、例
えば公知のバイナリカウンタを用いた場合を説明する。
バイナリカウンタの回路図を示した図２（ａ）を参照す
ると、このモード設定回路部２４のバイナリカウンタ
は、入力端を図１のインバータ２３の出力端に接続さ
れ、出力端ＯＵＴ１およびＯＵＴ２が内部論理回路３に
接続される、一例としてＤ型フリップフロップで構成し
た一般的なＴ型フリップフロップ２４７および２７８か
らなる２ビットのカウンタである。ＯＵＴ１はフリップ
フロップ２４７の出力、ＯＵＴ２はフリップフロップ２
４８の出力とし、ＯＵＴ１の信号を内部論理回路３の第
１のテストモードに、ＯＵＴ２の信号を第２のテストモ
ードにそれぞれ使用する。これらのテストモードはそれ
ぞれ内部論理回路内において選択され、対応する回路が
テストされる。

【００４２】このバイナリカウンタによるモード設定回
路部２４は、動作説明用のタイミングチャートを示した
図２（ｂ）を参照すると、ＯＵＴ１はタイミングｔ４お
よびｔ５期間が第１のテストモード設定期間、タイミン
グｔ７およびｔ９期間が第３のテストモード設定期間に
なり、ＯＵＴ２はタイミングｔ５およびｔ９期間が第２
のテストモード設定期間になることを示しており、合計
３種類のテストモードの設定ができる。５番目のＭＯＤ
Ｅ信号の後縁のタイミングでモード設定信号を“１”に
戻し、以後その状態を維持させれば通常動作状態に復帰
させることができる。したがって、カウンタの構成がｎ
（ｎは２以上の整数）ビットであれば、２ⁿ−１種類の
テストモードが設定可能である。

【００４３】つぎに、図３およびこのバイナリカウンタ
によるモード設定回路部の動作説明用タイミングチャー
トを示した図３を併せて参照しながら動作を説明する。

【００４４】上述したようにＶＤＤ１は３．３Ｖが供給
され、ダイオード素子１のしきい値電位は０，５Ｖ、容
量素子２１の容量値は３０ｐＦとすると、ＶＤＤ２は
２．８Ｖが供給されている。この状態で、バイナリカウ
ンタ２４のクロックＣ端子に供給されるモード設定信号
ＭＯＤＥは、電源電位ＶＤＤ１を瞬間的に３．３Ｖ→０
Ｖ→３．３Ｖにすることによって通常動作モードおよび
テストモードの設定をする。

【００４５】まずタイミングｔ１〜ｔ２の第１番目のＶ
ＤＤ１の変化３．３Ｖ→０Ｖ→３．３Ｖに応答して供給
されるモード設定信号ＭＯＤＥ“０”によりフリップフ
ロップ２４７および２４８をそれぞれ初期化すると同時
に、通常動作モードの設定を行う。

【００４６】この第１番目のモード設定信号ＭＯＤＥに
応答して、フリップフロップ２４７は“０”に遷移し、
次のモード設定信号ＭＯＤＥを入力するタイミングｔ３
までその状態を保持する。この期間ｔ１〜ｔ３はフリッ
プフロップ２４７および２４８とも“０”であり、ＶＤ
Ｄ１はタイミングｔ２で３．３Ｖに戻してあるのでモー
ド設定信号ＭＯＤＥも“１”に戻り、半導体装置全体と
しては通常電源電位状態になり、期間ｔ１〜ｔ３は通常
動作モードになる。

【００４７】次に、タイミングｔ３において、第２番目
のＶＤＤ１の変化３．３Ｖ→０Ｖ→３．３Ｖに応答して
供給されるモード設定信号ＭＯＤＥが再び“０”にな
る。この“０”により内部論理回路３の第１のテストモ
ード設定を行う。このときフリップフロップ２４７の出
力ＯＵＴ１は極性反転して“１”になり次のモード設定
信号ＭＯＤＥが入力されるまでその状態を維持する。フ
リップフロップ２４８の出力ＯＵＴ２はまだ“０”を維
持している。

【００４８】ＶＤＤ１はタイミングｔ４で３．３Ｖに戻
してあるのでモード設定信号ＭＯＤＥも“１”に戻り、
半導体装置全体としては通常電源電位状態になり、期間
ｔ３〜ｔ５は信号ＯＵＴ１が供給される内部論理回路の
所定の回路が第１のテストモードになる。

【００４９】次に、タイミングｔ５において、第３番目
のＶＤＤ１の変化３．３Ｖ→０Ｖ→３．３Ｖに応答して
供給されるモード設定信号ＭＯＤＥがまた“０”にな
る。この“０”により内部論理回路３の第２のテストモ
ード設定を行う。このときフリップフロップ２４７の出
力ＯＵＴ１は再び極性反転して“０”になり次のモード
設定信号ＭＯＤＥが入力されるまでその状態を維持す
る。フリップフロップ２４８の出力ＯＵＴ２はこのタイ
ミングｔ５で“１”に復帰し、フリップフロップ２４７
の出力が反転するまで“１”を維持している。

【００５０】この場合もＶＤＤ１はタイミングｔ６で
３．３Ｖに戻してあるのでモード設定信号ＭＯＤＥも
“１”に戻り、半導体装置全体としては通常電源電位状
態になり、期間ｔ５以降次のタイミング変化まで信号Ｏ
ＵＴ２が供給される内部論理回路３の所定の回路が第２
のテストモードになる。

【００５１】上述した動作を２ビットバイナリカウンタ
のカウント値が１巡するまで実行することにより、テス
トモード設定信号を生成して内部論理回路をテスト状態
にすることが出来る。

【００５２】上述したように、バイナリカウンタの有す
るビット数の２ⁿ回数分だけＶＤＤ１を３．３Ｖ→０Ｖ
と変化させ、このＶＤＤ１の変化に追従して容量素子２
１により決まる駆動電圧ＶＤＤ２の低下速度よりも速く
ＶＤＤ１の電位を元の３．３Ｖに復帰させ、このＶＤＤ
１の電位変化をモード設定回路部２４のバイナリカウン
タで検出することによって、２ⁿ−１回数分のテストモ
ードの設定を行うことが出来る。

【００５３】

【発明の効果】以上説明したように、本発明のモード切
り換え回路は、テストモードまたは通常動作モードに切
り換えるために供給されるモード設定信号に応答してテ
ストモード設定信号を生成し内部論理回路へ出力する半
導体装置内蔵のモード切り換え回路であって、外部から
供給される第１の電源が半導体素子で所定の電圧に降圧
されてなる第２の電源により半導体装置内部が駆動さ
れ、かつ第１の電源がオフしたときに第２の電源電位が
所定時間だけ電位保持容量素子で維持されるとともに、
第１の電源の電位変化をモード設定信号とするモード切
り換え回路を用い、外部からの操作により第１の電源の
所定の電位を接地電位に低下させるときに、この電位低
下に追従して電位保持容量素子の電位が接地電位に遷移
する前に第１の電源を所定の電位に復帰させるオンオフ
操作を予め定める所定の回数だけ行なうことによって、
テストモードまたは通常動作モードに内部論理回路を移
行させるので、第１の効果は、テストモードにするため
の専用の制御端子を必要とせず、従来に比べて少なくと
も１本の外部端子が削減できる。

【００５４】また、第２の効果は、半導体装置にモード
設定信号を発生させるための昇圧回路を内蔵させる必要
が無いので、一定の電源電流が発生せず、その結果ＩＤ
ＤＱテストが適用でき、従来は、テストパターンに依存
していた故障検出率に比べてＩＤＤＱテスト適用により
常時９５パーセント以上の故障検出率が確保でき、半導
体装置の信頼性が向上する。

【００５５】さらに、第３の効果として、他の信号端子
とモード切り換え端子を共用しないので、他の信号端子
にモード切り換え回路を接続する必要が無く、付加容量
が付加されなくなり、通常動作時の動作速度が従来に比
べて高速化できる。

【図面の簡単な説明】

【図１】本発明のモード切り換え回路およびその周辺回
路を示した回路図である。

【図２】（ａ）図１におけるモード設定回路部の一例を
示すバイナリカウンタの回路図である。（ｂ）動作説明用のタイミングチャートである。

【図３】図１の回路動作説明用のタイミングチャートで
ある。

【図４】従来のモード設定回路部の一例を示す回路図で
ある。

【図５】従来のモード設定回路部の他の例を示す回路図
である。

【図６】図６の回路の動作説明用のタイミングチャート
である。

【図７】図６における波形鈍化を考慮したタイミングチ
ャートである。

【図８】（ａ）従来のモード設定回路部のさらにまた他
の例を示す回路図である。（ｂ）動作説明用のタイミングチャートである。

【符号の説明】

１ダイオード素子２ａ，２ｂモード切り換え回路３内部論理回路２１容量素子２２，２３，２５，５３インバータ２４モード設定回路部２６，２７，５４ＡＮＤ２８セレクタ回路４１，４２，５１，８０２入力バッファ４４出力バッファ５２，５５レベル判定回路５６カウンタ８０半導体装置２４７，２４８Ｄ型フリップフロップ８０３負荷抵抗８０４モード設定検出信号Ｐ１，Ｐ２Ｐチャネル型ＭＯＳトランジスタＮ１，Ｎ２，８０１Ｎチャネル型ＭＯＳトランジス
タ

Claims

【特許請求の範囲】

【請求項１】テストモードまたは通常動作モードに切
り換えるために供給されるモード設定信号に応答してテ
ストモード設定信号を生成し内部論理回路へ出力する半
導体装置内蔵のモード切り換え回路において、外部から
供給される第１の電源がレベルシフト素子で所定の電圧
に降圧されてなる第２の電源により前記半導体装置内部
が駆動され、かつ第１の電源をオフして接地電位にした
ときに前記第２の電源の電位が所定時間だけ電位保持容
量素子で維持されるとともに、第１の電源がオンオフし
たときの電位変化を前記モード設定信号として用いるこ
とを特徴とするモード切り換え回路。
【請求項２】前記モード設定信号は、第１の電源を外
部から接地電位に低下させたときに、この電位低下に追
従して前記電位保持容量素子で維持される電位が接地電
位に遷移する前に前記第１の電源を前記所定の電位に復
帰させる操作が予め定める所定の回数だけ実行されるこ
とにより生成される請求項１記載のモード切り換え回
路。
【請求項３】第１の電源端子に初段が内部接続される
カスケード接続された複数のインバータと、これらのイ
ンバータの最終段出力を計数するとともにそれぞれのビ
ット出力を前記テストモード設定信号として前記内部論
理回路に供給する複数ビットのバイナリカウンタを用い
たモード設定回路部とから構成される請求項１記載のモ
ード切り換え回路。
【請求項４】前記カウンタがｎ（ｎは２以上の整数）
ビット構成のとき、第１の電源をオンオフさせた操作の
回数に応答して論理レベルのハイレベルまたはロウレベ
ルをそれぞれの前記ビット出力に対応させた最大で２ⁿ
−１種類のテストモードを設定する請求項３記載のモー
ド切り換え回路。
【請求項５】テストモードまたは通常動作モードに切
り換えるために供給されるモード設定信号に応答してテ
ストモード設定信号を生成し内部論理回路へ出力する半
導体装置内蔵のモード切り換え回路であって、外部から
供給される第１の電源が半導体素子で所定の電圧に降圧
されてなる第２の電源により前記半導体装置内部が駆動
され、かつ第１の電源がオフしたときに前記第２の電源
電位が所定時間だけ電位保持容量素子で維持されるとと
もに、第１の電源の電位変化を前記モード設定信号とす
るモード切り換え回路を用い、外部からの操作により前
記第１の電源の所定の電位を接地電位に低下させるとき
に、この電位低下に追従して前記電位保持容量素子の電
位が接地電位に遷移する前に前記第１の電源を前記所定
の電位に復帰させるオンオフ操作を予め定める所定の回
数だけ行なうことによって、前記テストモードまたは通
常動作モードに前記内部論理回路を移行させることを特
徴とするモード切り換え方法。