JP4480229B2 - パワーオフ検出回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電源電圧の低下を検出する回路技術に関する。
【0002】
【従来の技術】
一般に、異なった基板上の独立したシステム間を接続するために、トランシーバICと呼ばれるデバイスが用いられている。
【0003】
独立したシステムは、それぞれ異なった電源で動作しており、各システムのパワーオフは、個別に行われるのが普通である。このような状況では、パワーオフするシステムがあった場合、パワーオンの状態にあるシステムのトランシーバICから、パワーオフしたトランシーバICに過渡的に電流が流れ込む場合があり、最悪では、トランシーバICの破壊に到ることもある。
【0004】
そこで最近のトランシーバICには、上記のような破壊を防止するために、パワーオフ検出回路が設けられており、このパワーオフ検出回路がパワーオフを検出するとシステムの出力端子をハイインピーダンス状態にし、過大な電流が流入しないようにしている。
【0005】
図6の符号100は、そのようなトランシーバIC内に設けられている従来技術のパワーオフ検出回路を示している。このパワーオフ検出回路100は、電源電圧Vccを2個の抵抗101、102によって分圧し、その分圧電圧をnチャネル型のMOSトランジスタ103のゲート端子に入力させており、電源電圧Vccを分圧した電圧が、MOSトランジスタ103のスレッショルド電圧以上の場合には、MOSトランジスタ103がオン状態になり、スレッショルド電圧以下の場合には、MOSトランジスタ103がオフ状態になるように構成されている。
【0006】
MOSトランジスタ103のドレイン端子は、プルアップ抵抗104によって電源電圧Vccに接続されると共に、バッファ回路105に入力されている。
【0007】
ここでは、バッファ回路105にはインバータが用いられており、システムのパワーオン時にはMOSトランジスタ103がオン状態にあり、バッファ回路105にはLOW信号が入力されるため、バッファ回路105からはHIGH信号が出力される。
【0008】
他方、パワーオフの際に電源電圧Vccが低下し、MOSトランジスタ103がオフ状態になると、バッファ回路105からLOW信号が出力される。
【0009】
バッファ回路105が出力する信号は、出力ドライバ回路106に入力されており、出力ドライバ回路106がLOW信号を検出すると、、出力ドライバ回路106内のインピーダンス制御回路がシステムの出力端子をハイインピーダンスにし、パワーオンの状態にある他のシステムから大電流が流れ込まないようになっている。
【0010】
ところで、近年では、トランシーバIC等のCMOSロジックICには、低消費電力化が望まれており、上記のような電源電圧Vccを分圧する抵抗101、102に流れる電流が無視できなくなっている。
【0011】
また、近年では、システムの高速化と低消費電力化のために、3.3V、2.5V、2V等の様々な大きさの電源電圧Vccが用いられている。それに伴い、CMOS標準ロジックICでも、様々な大きさの電源電圧Vccで動作することが求められている。
【0012】
しかし、上記のように電源電圧Vccを分圧する場合には、想定した電源電圧Vccと異なる大きさの電源電圧では動作できないという問題がある。
【0013】
【発明が解決しようとする課題】
本発明は上記従来技術の2つの問題点を解決するために創作されたものであり、その目的は、低消費電力で、電源電圧の大きさに依存しないパワーオフ回路を提供することにある。
【0014】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、第1の電源端子と第2の電源端子との間に電気的に接続されているダイオードと、上記ダイオードと第2の電源端子との間に電気的に接続され、上記ダイオードを介して上記第1の電源端子から充電される第1のコンデンサと、上記第1の電源端子と上記第2の電源端子との間に電気的に接続され、論理信号を出力するための第1の出力トランジスタと、上記ダイオードと上記第1のコンデンサとの接続中点と上記第1の出力トランジスタの制御端子との間に電気的に接続され、その制御端子が上記第1の電源端子に電気的に接続されている制御トランジスタと、上記ダイオードと上記第1のコンデンサとの接続中点と上記第2の電源端子との間に電気的に接続され、上記第1の出力トランジスタの制御端子に対して所定の電圧を供給するための電圧生成回路とを有するパワーオフ検出回路である。
請求項2記載の発明は、請求項1に記載のパワーオフ検出回路であって、上記ダイオードと第1のコンデンサとの接続中点と上記第2の電源端子との間に電気的に接続され、リセット信号に応答して導通して上記第1のコンデンサを放電する第1のリセットトランジスタを有するパワーオフ検出回路である。
請求項3記載の発明は、請求項1又は2に記載のパワーオフ検出回路であって、上記第1の電源端子と上記第1の出力トランジスタとの間に電気的に接続され、その制御端子にリセット信号が印加される第2の出力トランジスタを有するパワーオフ検出回路である。
請求項4記載の発明は、請求項1、2又は3に記載のパワーオフ検出回路であって、上記電圧生成回路が抵抗素子で構成され、上記制御トランジスタが導通することにより、上記第1の出力トランジスタの制御端子に所定の電圧が供給されて上記第1の出力トランジスタの導通状態が変化して上記論理信号の論理が反転するパワーオフ検出回路である。
請求項5記載の発明は、請求項1、2又は3に記載のパワーオフ検出回路であって、上記電圧生成回路が第2のコンデンサで構成され、上記第2のコンデンサに対して並列に接続され、上記リセット信号に応答して導通して上記第2のコンデンサを放電する第2のリセットトランジスタを有するパワーオフ検出回路である。
請求項6記載の発明は、請求項1、2又は3に記載のパワーオフ検出回路であって、上記電圧生成回路が上記第1の出力トランジスタと共にカレントミラー回路を構成するトランジスタであるパワーオフ検出回路である。
【0015】
本発明は上記のように構成されており、電源電圧の高い定常状態では、第1のコンデンサ(検出コンデンサ)がダイオードを介して第1の電源端子から電源電圧で充電される。
【0016】
第1のコンデンサが十分に充電された状態から電源電圧が低下すると、ダイオードは逆バイアスされるので、第1のコンデンサから電源電圧に向けて電流は流れない。従って、本発明に用いられるダイオードは、順方向にバイアスされた場合には第1のコンデンサに充電電流を流し、逆方向にバイアスされた場合には第1のコンデンサを電源電圧から切り離すことができればよく、例えばトランジスタをダイオード接続した素子であってもよい。
【0017】
電源電圧が低下し、制御トランジスタ(始動トランジスタ)が導通すると、第1のコンデンサは電圧生成回路に接続され、制御トランジスタを介して放電電流を供給する。
【0018】
電圧生成回路は、供給された放電電流によって電圧を生成し、その電圧を第1の出力トランジスタに出力する。第1の出力トランジスタはその電圧によって導通状態が反転する。即ち、電源電圧が高い定常状態でオフ状態にあった場合にはオン状態になり、逆にオン状態にあった場合にはオフ状態になるので、その出力信号(論理信号)により、他の回路は電源電圧の低下を検出することができる。
【0019】
【発明の実施の形態】
図1を参照し、符号1は、本発明の第1例のパワーオフ検出回路を示している。このパワーオフ検出回路1は、検出回路本体10と、ゲート電圧生成回路21とを有している。
【0020】
検出回路本体10は、検出コンデンサ11と、抵抗素子12と、ダイオード13と、始動トランジスタ14と、初期化トランジスタ15と、出力トランジスタ17とを有している。
【0021】
初期化トランジスタ15は、pチャネルMOSFETで構成されており、そのソース端子は電源電圧Vccに接続され、ドレイン端子はラッチ回路33に接続されている。また、初期化トランジスタ15のゲート端子は、インバータ31を介してリセット端子32に接続されている。
【0022】
出力トランジスタ17は、nチャネルMOSFETで構成されており、そのドレイン端子は初期化トランジスタ15のドレイン端子に接続され、ソース端子は接地電位に接続されている。
【0023】
このパワーオフ検出回路1が組み込まれたシステムに電源が投入され、電源電圧Vccが上昇すると、先ず、リセット端子32にHIGH信号が入力される。
【0024】
電源電圧Vccが上昇する際には、後述するように、出力トランジスタ17はオフ状態にあり、他方、初期化トランジスタ15はリセット端子32に入力されたHIGH信号によって導通する。
【0025】
初期化トランジスタ15の導通により、ラッチ回路33の入力端子は電源電圧Vccに接続され、その結果、ラッチ回路33にはHIGH信号が入力されたことになる。
【0026】
ラッチ回路33は、2個のインバータの逆並列接続回路で構成されており、入力されたHIGH信号は反転され、出力端子からLOW信号として出力される。
【0027】
このLOW信号は、インバータ34によって再度反転され、コントロール端子35から他の回路に出力される。結局、電源電圧Vccが上昇したときにリセット端子32に入力されたHIGH信号により、コントロール端子35からHIGH信号が出力される。このHIGH信号により、当該システム内の他の回路は電源電圧Vccが投入されたことを検出し、動作を開始することができる。
【0028】
次に、リセット端子32に入力される信号がHIGHからLOWに転じると、初期化トランジスタ15はオフ状態になる。
【0029】
この状態でも出力トランジスタ17はオフ状態にあり、初期化トランジスタ15がオフ状態になることにより、初期化トランジスタ15のドレイン端子と出力トランジスタ17のドレイン端子は、電源電圧Vccからも接地電位からも切り離された状態になり、ラッチ回路33に保持された電圧で安定する。
【0030】
このパワーオフ検出回路1では、抵抗素子12とダイオード13とが直列接続され、その一端が電源電圧Vccに接続され、他端が検出コンデンサ11の高電圧側の端子に接続されている。検出コンデンサ11の低電圧側の端子は接地電位に接続されている。
【0031】
また、ダイオード13は、アノードが電源電圧Vcc側に向けられ、カソードが検出コンデンサ11側に向けられており、電源電圧Vccが上昇し、ダイオード13が導通すると、抵抗素子12及びダイオード13を介して、検出コンデンサ11が電源電圧Vccに接続され、検出コンデンサ11は電源電圧Vccから充電される。
【0032】
始動トランジスタ14は、pチャネル型のMOSFETで構成されており、そのソース端子とバックゲート端子は、検出コンデンサ11の高電圧側の端子に接続されている。
【0033】
また、始動トランジスタ14のゲート端子は電源電圧Vccに接続されており、検出コンデンサ11が電源電圧Vccで充電された状態では、始動トランジスタ14はオフ状態にある。
【0034】
その状態からシステムのパワーオフが行われ、電源電圧Vccが低下すると、検出コンデンサ11の充電電圧によってダイオード13が逆バイアスされる。
【0035】
始動トランジスタ14のソース端子の電圧は検出コンデンサ11の高電圧側の端子に接続されているため、電源電圧Vccが低下しても、検出コンデンサ11の電圧に維持されるが、ゲート端子は直接電源電圧Vccに接続されているため、その電圧は低下し、ゲート端子の電圧とソース端子の電圧差がスレッショルド電圧以上大きくなると始動トランジスタ14はオン状態に転じる。
【0036】
この第1例のパワーオフ検出回路1では、ゲート電圧生成回路21は抵抗素子25で構成されており、その一端は、始動トランジスタ14のドレイン端子及び出力トランジスタ17のゲート端子に接続され、他端は接地電位に接続されている。
【0037】
出力トランジスタ17のゲート端子は始動トランジスタ14のドレイン端子に接続されているので、システムのパワーオン時や電源電圧Vccの低下前等の抵抗素子25に電流が流れていない状態では、出力トランジスタ17はオフ状態にある。この状態では、始動トランジスタ14は、そのゲート端子が抵抗素子25によって接地電位に接続されるため、オフ状態にある。
【0038】
他方、電源電圧Vccの低下により、始動トランジスタ14がオン状態に転じると、検出コンデンサ11の高電圧側の端子が始動トランジスタ14を介してゲート電圧生成回路21に接続され、検出コンデンサ11の放電電流は、始動トランジスタ14を介して抵抗素子25に流れる。
【0039】
放電電流によって抵抗素子25にスレッショルド電圧以上の電圧が生じると、出力トランジスタ17がオフ状態からオン状態に転じ、ラッチ回路33の入力端子が接地電位に接続される。
【0040】
その結果、ラッチ回路33の入力端子にはLOW信号が入力されたことになり、コントロール端子35から出力される信号は反転する(コントロール端子35から出力される信号は、HIGHからLOWに転じる)。
【0041】
他の回路は、反転された信号により、電源電圧Vccの低下を検出することができる。
【0042】
図5のグラフはこのパワーオフ検出回路1の動作を示している。図中、符号Vccは電源電圧、RSTはリセット端子32の電圧、符号N1は検出コンデンサ11の高電圧側の端子の電圧、符号N2は出力トランジスタ17のゲート端子の電圧、符号Ponはコントロール端子35の電圧を示している。
【0043】
このパワーオフ検出回路1の検出コンデンサ11には、nチャネル型のMOSFETで構成された第1のリセットトランジスタ16が並列接続されている。
【0044】
第1のリセットトランジスタ16のゲート端子はリセット端子32に接続されており、図5のグラフに示すように、検出コンデンサ11が充電されている状態から動作を開始するものとすると、先ず、リセット端子32にHIGH信号が入力され、電圧RSTが上昇すると、第1のリセットトランジスタ16がオン状態になり、検出コンデンサ11が一旦放電する(0.3msec付近の電圧N1の推移)。
【0045】
次に、リセット端子32の電圧RSTが低下すると、第1のリセットトランジスタ16がオフ状態となって、検出コンデンサ11は電源電圧Vcc付近まで充電される。
【0046】
その状態から電源電圧Vccが1.2V程度の電圧まで低下すると、始動トランジスタ14が導通し、出力トランジスタ17のゲート端子の電圧N2が上昇する。その上昇に伴い、コントロール端子35の電圧Ponが反転する。
【0047】
次に、本発明の他の実施例を説明する。
図2の符号2は、本発明の第2例のパワーオフ検出回路を示している。
このパワーオフ検出回路2は、検出回路本体10とゲート電圧生成回路22とを有している。
【0048】
このパワーオフ検出回路2の検出回路本体10は、第1の実施例で説明した検出回路本体10と同じ構成であるが、ゲート電圧生成回路22は、第1例のゲート電圧生成回路21とは異なり、コンデンサ26で構成されている。
【0049】
そのコンデンサ22の高電圧側の端子は始動トランジスタ14のドレイン端子及び出力トランジスタ17のゲート端子に接続され、低電圧側の端子は接地電位に接続されている。従って、電源電圧Vccが低下し、始動トランジスタ14がオフ状態からオン状態に転じ、検出コンデンサ11が放電すると、その放電電流によって、ゲート電圧生成回路22のコンデンサ26が充電される。
【0050】
充電に伴い、コンデンサ26の高電圧側の端子の電圧が上昇し、出力トランジスタ17のゲート端子の電圧がスレッショルド電圧以上になると、出力トランジスタ17がオフ状態からオン状態に転じ、コントロール端子35が出力する信号が反転する。
【0051】
第1の実施例のパワーオフ検出回路1では、電源電圧Vccの低下が緩慢な場合には、ゲート電圧生成回路22を構成する抵抗素子25に流れる電流が小さいため、出力トランジスタ17のスレッショルド電圧以上の電圧を発生できない場合があるが、この第2の実施例のパワーオフ検出回路2では、検出コンデンサ11に蓄積された電荷がゲート電圧生成回路22内のコンデンサ26に移行することで、出力トランジスタ17のゲート端子に印加される電圧が生成されるので、検出コンデンサ11の容量とゲート電圧生成回路22のコンデンサ26の容量の比を適切な値に設定しておけば、出力トランジスタ17が導通し損なうことはない。
【0052】
なお、ゲート電圧生成回路22を構成するコンデンサ26には、第2のリセットトランジスタ29が並列接続されており、該第2のリセットトランジスタ29は、第1のリセットトランジスタ16と共にリセット端子32によって制御されるように構成されている。
【0053】
従って、検出コンデンサ11とゲート電圧生成回路22を構成するコンデンサ26とは、リセット端子32の信号によって同時に強制的に放電され、リセットされる。
【0054】
次に、本発明の第3例のパワーオフ検出回路を説明する。
図3の符号3は、そのパワーオフ検出回路を示しており、第1、第2例のパワーオフ回路1、2と同じ検出回路本体10と、第1、第2例のパワーオフ検出回路1、2とは異なるゲート電圧生成回路23を有している。
【0055】
このゲート電圧生成回路23は、nチャネルMOSFETであるトランジスタ27で構成されている。このトランジスタ27は、ゲート端子とドレイン端子が短絡され、ダイオードを構成している。そのダイオードのアノード側(ゲート端子とドレイン端子)は、始動トランジスタ14のドレイン端子及び出力トランジスタ17のゲート端子に接続されており、カソード側は接地電位に接続されている。
【0056】
この構成のゲート電圧生成回路23では、始動トランジスタ14が導通すると、ダイオード接続のトランジスタ27に電流が流れる。このとき、ダイオード接続のトランジスタ27のゲート端子は、スレッショルド電圧以上の電圧に上昇しており、その電圧が出力トランジスタ17のゲート端子に印加されるため、出力トランジスタ17が導通し、その結果、コントロール端子35から出力される信号が反転する。
【0057】
この第3例のパワーオフ検出回路3では、ダイオード接続のトランジスタ27と出力トランジスタ17とでカレントミラー回路が構成されている。検出コンデンサ11の放電電流は、ダイオード接続のトランジスタ27に流れるから、出力トランジスタ17のゲート端子の電圧は必ずスレッショルド電圧以上に上昇する。従って、電源電圧Vccの低下が緩慢であっても、出力トランジスタ17が導通し損なうことはない。
【0058】
図4は、この第3例のパワーオフ検出回路3を使用したシステムの構成例であり、符号50は送受信用のLSIを示している。このLSI50の端子は、複数の送受信切替回路51〜54を介して、入出力端子61〜64に接続されている(ここでは送受信切替回路は4個示されている)。
【0059】
各送受信切替回路51〜54には、バッファ58、インバータ55及びNANDゲート56、57を介して、選択端子69が接続されている。
【0060】
インバータ55及びNANDゲート56、57には、パワーオフ検出回路3のコントロール端子35が、NADNゲート70及びインバータ71を介して接続されており、インバータ55及びNANDゲート56、57の動作により、コントロール端子35にHIGH信号が入力されている場合に、選択端子59に入力された信号に応じて各送受信切替回路51〜54が制御されてデータの送受信方向が制御され、LOW信号が入力されている場合に、各送受信切替回路51〜54の各送信用バッファの出力がハイインピーダンス状態にされる。
【0061】
送受信切替回路51〜54は、インバータ55及びNANDゲート56、57によって、受信動作と送信動作が選択されるように構成されており、選択端子59に入力された信号がHIGHであるかLOWであるかにより、一方の送受信切替回路51、52内の送信用バッファ51b、52bが活性化されて送信用に設定され、他方の送受信切替回路53、54内の送信用バッファ53b、54bの出力がハイインピーダンス状態とされて受信用に設定される。従って、各送受信切替回路51〜54により、入出力端子61〜64は、信号の送信と受信の両方に使用できる。
【0062】
【発明の効果】
以上説明したように、本発明のパワーオフ回路では、電源電圧Vccが高い定常状態では電流が流れず、低消費電力になっている。
また、電源電圧Vccが所定電圧低下すると始動トランジスタが動作を開始するので、感度が高く、色々な大きさの電源電圧Vccに対応することができる。
【図面の簡単な説明】
【図1】本発明の第1例のパワーオフ回路
【図2】本発明の第2例のパワーオフ回路
【図3】本発明の第3例のパワーオフ回路
【図4】本発明のパワーオフ回路を応用したシステムの例
【図5】本発明のパワーオフ回路の動作を説明するためのグラフ
【図6】従来技術のパワーオフ回路
【符号の説明】
Vcc……電源電圧
1〜3……パワーオフ検出回路
11……検出コンデンサ
13……ダイオード
14……始動トランジスタ
16……第1のリセットトランジスタ
17……出力トランジスタ
21〜23……ゲート電圧生成回路
25……抵抗素子
27……ダイオード接続のトランジスタ
29……第2のリセットトランジスタ
Claims (4)
- 第1の電源端子と第2の電源端子との間に電気的に接続されているダイオードと、
上記ダイオードと第2の電源端子との間に電気的に接続され、上記ダイオードを介して上記第1の電源端子から充電される第1のコンデンサと、
上記第1の電源端子と上記第2の電源端子との間に電気的に接続され、論理信号を出力するための第1の出力トランジスタと、
上記ダイオードを上記第1のコンデンサに接続する第1のノードと上記第1の出力トランジスタの制御端子との間に電気的に接続され、その制御端子が上記第1の電源端子に電気的に接続されている制御トランジスタと、
上記制御トランジスタを上記第1の出力トランジスタの制御端子に接続する第2のノードと上記第2の電源端子との間に電気的に接続され、上記制御トランジスタを介して上記第1のコンデンサに並列に接続される第2のコンデンサを有し、それにより、上記出力トランジスタの状態を変化させるために上記第1のコンデンサから放電された電流が上記第2のコンデンサを充電する電圧生成回路と、
を有するパワーオフ検出回路。 - 上記第1のノードと上記第2の電源端子との間に電気的に接続され、リセット信号に応答して導通して上記第1のコンデンサを放電する第1のリセットトランジスタを更に有する請求項1に記載のパワーオフ検出回路。
- 上記第1の電源端子と上記第1の出力トランジスタとの間に電気的に接続され、その制御端子にリセット信号が印加される第2の出力トランジスタを更に有する請求項1又は2に記載のパワーオフ検出回路。
- 上記第2のノードと上記第2の電源端子との間に電気的に接続され、上記リセット信号に応答して導通して上記第2のコンデンサを放電する第2のリセットトランジスタを更に有する請求項2又は3に記載のパワーオフ検出回路。
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