JPH0536919A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0536919A JPH0536919A JP3188502A JP18850291A JPH0536919A JP H0536919 A JPH0536919 A JP H0536919A JP 3188502 A JP3188502 A JP 3188502A JP 18850291 A JP18850291 A JP 18850291A JP H0536919 A JPH0536919 A JP H0536919A
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- Japan
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- gate
- input
- mos transistor
- circuit
- gate electrode
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Abstract
(57)【要約】
【目的】入力パッドに電源電圧以上の電圧が加わった場
合に、入力バッファ回路のＭＯＳトランジスタのゲート
と基板間にかかる電圧をＶDD程度以下に抑える。 【構成】入力パッド１と入力バッファ回路２の間にしき
い値電圧が０Ｖに近いゲート用ＮチャンネルＭＯＳトラ
ンジスタＭを接続し、そのゲート電極ＧＭをＶDDに接続
する。
合に、入力バッファ回路のＭＯＳトランジスタのゲート
と基板間にかかる電圧をＶDD程度以下に抑える。 【構成】入力パッド１と入力バッファ回路２の間にしき
い値電圧が０Ｖに近いゲート用ＮチャンネルＭＯＳトラ
ンジスタＭを接続し、そのゲート電極ＧＭをＶDDに接続
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＭＯＳ集積回路装置の入力回路に関する。
し、特にＭＯＳ集積回路装置の入力回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置の入力回路は
静電保護部を除けば図３に示す様に、入力パッド１と入
力バッファ回路３であるＣＭＯＳインバータ回路の共通
ゲート電極Ｇとが直接されていた。
静電保護部を除けば図３に示す様に、入力パッド１と入
力バッファ回路３であるＣＭＯＳインバータ回路の共通
ゲート電極Ｇとが直接されていた。
【０００３】この様な入力回路は入力信号ＳＩすなわち
入力バッド１の電位がそのまま入力バッファ回路３の共
通ゲート電極Ｇにかかり、その電位ＳＧがＣＭＯＳイン
バータ回路の論理しきい値電圧よりも高いか、低いかに
よって入力バッファ回路３の出力信号ＳＯに異なる電位
を出力するものであった。
入力バッド１の電位がそのまま入力バッファ回路３の共
通ゲート電極Ｇにかかり、その電位ＳＧがＣＭＯＳイン
バータ回路の論理しきい値電圧よりも高いか、低いかに
よって入力バッファ回路３の出力信号ＳＯに異なる電位
を出力するものであった。
【０００４】
【発明が解決しようとする課題】この従来の半導体集積
回路装置の入力回路では、入力パッドの電位がそのまま
入力バッファ回路の入力端子にかかるので、ＬＳＩの電
源電位より高い電位の入力信号が入った場合にも、その
ままの電位が入力バッファ回路であるインバータ回路の
ＮチャンネルＭＯＳトランジスタのゲート電極と基板間
にＬＳＩの電源電圧以上の電圧がかかることになる。
回路装置の入力回路では、入力パッドの電位がそのまま
入力バッファ回路の入力端子にかかるので、ＬＳＩの電
源電位より高い電位の入力信号が入った場合にも、その
ままの電位が入力バッファ回路であるインバータ回路の
ＮチャンネルＭＯＳトランジスタのゲート電極と基板間
にＬＳＩの電源電圧以上の電圧がかかることになる。
【０００５】ゲートと基板間の耐圧が十分有るＣＭＯＳ
インバータの場合は問題はないが、ＭＯＳトランジスタ
のパターンの微細化が進みゲート酸化膜が薄くなり電源
電圧を落としている場合、例えば３．３Ｖ動作用として
設計されたＬＳＩに５Ｖ振幅の入力が入力される様な場
合に、ゲートと基板間の耐圧が４Ｖ程度であっても直接
５Ｖの電圧が加わってしまいゲート酸化膜に過大な電界
がかかり、破壊されてしまうという問題点があった。
インバータの場合は問題はないが、ＭＯＳトランジスタ
のパターンの微細化が進みゲート酸化膜が薄くなり電源
電圧を落としている場合、例えば３．３Ｖ動作用として
設計されたＬＳＩに５Ｖ振幅の入力が入力される様な場
合に、ゲートと基板間の耐圧が４Ｖ程度であっても直接
５Ｖの電圧が加わってしまいゲート酸化膜に過大な電界
がかかり、破壊されてしまうという問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置の入力回路は、ＣＭＯＳインバータ型入力バッファ
回路の共通ゲート電極と入力パッドとを間に接続された
ゲート用Ｎチャンネル型ＭＯＳトランジスタを有し、該
ゲート用Ｎチャンネル型ＭＯＳトランジスタのゲート電
極が電源端子に接続され、前記ゲート用Ｎチャンネル型
ＭＯＳトランジスタのしきい値電圧の絶対値が、同一基
盤上の他の部分に使用されているＮチャンネル型ＭＯＳ
トランジスタのしきい値電圧の絶対値よりも低くして構
成されている。
装置の入力回路は、ＣＭＯＳインバータ型入力バッファ
回路の共通ゲート電極と入力パッドとを間に接続された
ゲート用Ｎチャンネル型ＭＯＳトランジスタを有し、該
ゲート用Ｎチャンネル型ＭＯＳトランジスタのゲート電
極が電源端子に接続され、前記ゲート用Ｎチャンネル型
ＭＯＳトランジスタのしきい値電圧の絶対値が、同一基
盤上の他の部分に使用されているＮチャンネル型ＭＯＳ
トランジスタのしきい値電圧の絶対値よりも低くして構
成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
図１は本発明の第１の実施例の回路図である。本実施例
の入力回路は、図３に示した従来の入力パッド１と入力
バッファ回路３の内のＣＭＯＳインバータ回路の共通ゲ
ート電極Ｇとの間に、ゲート用ＮチャンネルＭＯＳトラ
ンジスタＭを接続し、そのトランジスタＭのゲート電極
ＧＭを電源端子２に接続している。ここでトランジスタ
Ｍのしきい値電圧をほぼ０Ｖにしておく。
図１は本発明の第１の実施例の回路図である。本実施例
の入力回路は、図３に示した従来の入力パッド１と入力
バッファ回路３の内のＣＭＯＳインバータ回路の共通ゲ
ート電極Ｇとの間に、ゲート用ＮチャンネルＭＯＳトラ
ンジスタＭを接続し、そのトランジスタＭのゲート電極
ＧＭを電源端子２に接続している。ここでトランジスタ
Ｍのしきい値電圧をほぼ０Ｖにしておく。
【０００８】次に動作について説明する。電源端子２の
電位をＶDDとし、トランジスタＭのしきい値電圧をＶTM
とすると入力パッド１の電位が（ＶDD−ＶTM）以下の場
合はトランジスタＭが導通しているので、入力信号ＳＩ
はそのまま入力バッファ回路３のゲート電極Ｇに入力さ
れる。
電位をＶDDとし、トランジスタＭのしきい値電圧をＶTM
とすると入力パッド１の電位が（ＶDD−ＶTM）以下の場
合はトランジスタＭが導通しているので、入力信号ＳＩ
はそのまま入力バッファ回路３のゲート電極Ｇに入力さ
れる。
【０００９】入力信号ＳＩが（ＶDD−ＶTM）を越えると
トランジスタＭは遮断状態になる為、ゲート電極Ｇの電
位ＳＧは（ＶDD−ＶTM）に保って抑えられる。つまり、
外部入力信号ＳＩがＶDD以上になった場合でも、ゲート
信号ＳＧをＶDD以下にすることが可能となる。
トランジスタＭは遮断状態になる為、ゲート電極Ｇの電
位ＳＧは（ＶDD−ＶTM）に保って抑えられる。つまり、
外部入力信号ＳＩがＶDD以上になった場合でも、ゲート
信号ＳＧをＶDD以下にすることが可能となる。
【００１０】この時に回路中の各ＭＯＳトランジスタ
Ｍ，Ｐ，Ｎゲートと基板間の電位差は、ゲート用トラン
ジスタＭの場合はＶDD，入力バッファ回路のＮチャンネ
ルＭＯＳトランジスタＮの場合は（ＶDD−ＶTM），Ｐチ
ャンネルＭＯＳトランジスタＰ１はＶTM以下になる。
Ｍ，Ｐ，Ｎゲートと基板間の電位差は、ゲート用トラン
ジスタＭの場合はＶDD，入力バッファ回路のＮチャンネ
ルＭＯＳトランジスタＮの場合は（ＶDD−ＶTM），Ｐチ
ャンネルＭＯＳトランジスタＰ１はＶTM以下になる。
【００１１】例えば電源電圧として３．３Ｖが供給され
ているＬＳＩに５Ｖ振幅の入力信号ＳＩが入っても、ゲ
ートと基板の電位差は３．３Ｖ程度以下にすることがで
き、４Ｖの耐圧でも耐圧を越えないので、破壊を防止す
ることができる。
ているＬＳＩに５Ｖ振幅の入力信号ＳＩが入っても、ゲ
ートと基板の電位差は３．３Ｖ程度以下にすることがで
き、４Ｖの耐圧でも耐圧を越えないので、破壊を防止す
ることができる。
【００１２】次に本発明の第２の実施例の回路図を図２
に示す。これは図１に示した第１の実施例の入力バッフ
ァ回路３の入力端子と電源端子２の間に抵抗Ｒを付加し
たものである。
に示す。これは図１に示した第１の実施例の入力バッフ
ァ回路３の入力端子と電源端子２の間に抵抗Ｒを付加し
たものである。
【００１３】図１に示した第１の実施例の回路では入力
信号ＳＩが（ＶDD−ＶTM）以上になった場合にゲートト
ランジスタＭがカットオフしてしまうので、入力ゲート
電極Ｇがハイピーダンス状態になってしまうのでノイズ
等の影響を受て易いが、本実施例では抵抗Ｒ１によって
ゲート信号ＳＧを電源電圧ＶDDに固定することができ
る。
信号ＳＩが（ＶDD−ＶTM）以上になった場合にゲートト
ランジスタＭがカットオフしてしまうので、入力ゲート
電極Ｇがハイピーダンス状態になってしまうのでノイズ
等の影響を受て易いが、本実施例では抵抗Ｒ１によって
ゲート信号ＳＧを電源電圧ＶDDに固定することができ
る。
【００１４】
【発明の効果】以上説明したように本発明は、入力パッ
ドと入力バッファ回路の間に他の場所に使用するＮチャ
ンネルＭＯＳトランジスタを接続し、そのゲート用トラ
ンジスタのゲートを電源端子に接続することにより、電
源電圧よりも大きな電位の入力信号が入った時にも入力
バッファ回路の各ＭＯＳトランジスタにかかるゲートと
基板間の電圧を抑えることが出来る。
ドと入力バッファ回路の間に他の場所に使用するＮチャ
ンネルＭＯＳトランジスタを接続し、そのゲート用トラ
ンジスタのゲートを電源端子に接続することにより、電
源電圧よりも大きな電位の入力信号が入った時にも入力
バッファ回路の各ＭＯＳトランジスタにかかるゲートと
基板間の電圧を抑えることが出来る。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の半導体集積回路装置の一例の回路図であ
る。
る。
１ 入力パッド ２ 電源端子 ３ 入力バッファ回路 Ｍ ゲート用ＮチャンネルＭＯＳトランジスタ Ｎ ＮチャンネルＭＯＳトランジスタ Ｐ ＰチャンネルＭＯＳトランジスタ Ｒ プルアップ抵抗 Ｇ 共通ゲート電極 ＧＭ ゲート用トランジスタゲート電極 ＳＩ 入力信号 ＳＧ ゲート信号 ＳＯ 出力信号 ＶDD 電源電圧
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＣＭＯＳインバータ型入力バッファ回路
の共通ゲート電極と入力パッドとの間に接続されたゲー
ト用Ｎチャンネル型ＭＯＳトランジスタを有し、該ゲー
ト用Ｎチャンネル型ＭＯＳトランジスタのゲート電極が
電源端子に接続され、前記ゲート用Ｎチャンネル型ＭＯ
Ｓトランジスタのしきい値電圧の絶対値が、同一基盤上
の他の部分に使用されているＮチャンネル型ＭＯＳトラ
ンジスタのしきい値電圧の絶対値よりも低いことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188502A JPH0536919A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188502A JPH0536919A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536919A true JPH0536919A (ja) | 1993-02-12 |
Family
ID=16224852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188502A Pending JPH0536919A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536919A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169250A (ja) * | 1992-11-30 | 1994-06-14 | Mitsubishi Electric Corp | 半導体集積回路装置の入力回路 |
| US6094067A (en) * | 1997-04-08 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
| JP2003504860A (ja) * | 1999-06-29 | 2003-02-04 | コックレア リミティド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
-
1991
- 1991-07-29 JP JP3188502A patent/JPH0536919A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169250A (ja) * | 1992-11-30 | 1994-06-14 | Mitsubishi Electric Corp | 半導体集積回路装置の入力回路 |
| US6094067A (en) * | 1997-04-08 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
| JP2003504860A (ja) * | 1999-06-29 | 2003-02-04 | コックレア リミティド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
| JP4763192B2 (ja) * | 1999-06-29 | 2011-08-31 | コクレア リミテッド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000704 |