JP2002533971A - 過電圧保護ｉ／ｏバッファ - Google Patents
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Abstract
(57)【要約】
バッファ（１０１）の電源電圧よりも高い電源電圧で動作するモジュール（３１）との協働に適したトライステートＩ／Ｏバッファ（１０１）。バッファ（１０１）の出力（４）に、出力（４）からバッファ（１０１）の電源電圧ライン（ＶＤＤ）への電流漏れを防ぐ過電圧保護回路（１１０）を設ける。過電圧保護回路（１１０）は、ＰＭＯＳブロッキングトランジスタ（１２０）、第１のＰＭＯＳ制御トランジスタ（１３０）、および第２のＮＭＯＳ制御トランジスタ（１４０）を含む。２つの制御トランジスタ（１３０、１４０）は、イネーブル信号（Ｅ）のみから得られる制御信号で制御される。
Description
【０００１】 本発明はＩ／Ｏバッファに関し、より具体的には、トライステートバッファ、
すなわち、その出力が、出力が活性状態で高い第１の状態、出力が活性状態で低
い第２の状態、および、出力が不活性状態で、この出力が外部に対して高いイン
ピーダンスを持つトライステートとも呼ばれる第３の状態の３つの状態の１つに
なり得るバッファに関する。
すなわち、その出力が、出力が活性状態で高い第１の状態、出力が活性状態で低
い第２の状態、および、出力が不活性状態で、この出力が外部に対して高いイン
ピーダンスを持つトライステートとも呼ばれる第３の状態の３つの状態の１つに
なり得るバッファに関する。
【０００２】 本発明は、より具体的には、ＩＣとして、またはＩＣの一部を形成して構成さ
れたＩ／Ｏバッファに関する。
れたＩ／Ｏバッファに関する。
【０００３】 そのような論理バッファは一般に知られており、活性状態では、データ入力で
受け取られた論理レベルに応じて、論理ＨＩＧＨ／ＬＯＷのレベルを出力する。
この種のバッファの重要な仕事は、そのデータ信号を供給する前の回路には負荷
をかけないか、または殆ど負荷をかけないで、負荷に論理出力信号を供給するこ
とである。その時に、ＬＯＷまたは「０」は、ＶＳＳと示され一般に「接地」と
呼ばれる第１の電圧レベルに対応し、ＨＩＧＨまたは「１」は、ＶＤＤと示され
一般に「電源電圧」と呼ばれるより高い第２の電圧レベルに対応する。
受け取られた論理レベルに応じて、論理ＨＩＧＨ／ＬＯＷのレベルを出力する。
この種のバッファの重要な仕事は、そのデータ信号を供給する前の回路には負荷
をかけないか、または殆ど負荷をかけないで、負荷に論理出力信号を供給するこ
とである。その時に、ＬＯＷまたは「０」は、ＶＳＳと示され一般に「接地」と
呼ばれる第１の電圧レベルに対応し、ＨＩＧＨまたは「１」は、ＶＤＤと示され
一般に「電源電圧」と呼ばれるより高い第２の電圧レベルに対応する。
【０００４】 多くの使用の状況で、トライステートバッファの出力はバスに接続されるが、
そのバスには、少なくとも１つの他の論理回路の少なくとも１つの入力が接続さ
れ、他の論理回路の１つまたは複数の出力も接続されている。そのようなバスシ
ステムで、バスの論理レベルは、常に、接続された論理回路の１つで決定される
。接続された回路は、その中の１つだけが活性状態のＨＩＧＨ／ＬＯＷの状態で
あることができるように適当な制御回路によって制御される。その時に、その他
の回路はトライステートであるので、それらの出力はバスに対して高インピーダ
ンスを示し、したがって、前述した１つの回路で供給されるＨＩＧＨ／ＬＯＷの
レベルに殆ど影響しないか、または影響しない。
そのバスには、少なくとも１つの他の論理回路の少なくとも１つの入力が接続さ
れ、他の論理回路の１つまたは複数の出力も接続されている。そのようなバスシ
ステムで、バスの論理レベルは、常に、接続された論理回路の１つで決定される
。接続された回路は、その中の１つだけが活性状態のＨＩＧＨ／ＬＯＷの状態で
あることができるように適当な制御回路によって制御される。その時に、その他
の回路はトライステートであるので、それらの出力はバスに対して高インピーダ
ンスを示し、したがって、前述した１つの回路で供給されるＨＩＧＨ／ＬＯＷの
レベルに殆ど影響しないか、または影響しない。
【０００５】 論理回路は、所定の電源電圧に対して設計される。この電源電圧の従来の値は
５Ｖであるが、最近の回路はもっと低い電源電圧用に開発されている。そのよう
なより低い標準的な電源電圧の例は、３．０Ｖおよび３．３Ｖである。電源電圧
が低くなるほど電力消費が減少するので、これらの回路は、例えばラップトップ
のような電池電源供給システム用に特に開発されている。低電源電圧回路に向か
う傾向の別の理由は、絶えずより小型化に向かう傾向があることであり、このこ
とは、回路構成要素の寸法が常に減少していることを意味している。電源電圧が
同じである時には、回路構成要素は許容されないような高い電界強度に曝される
。
５Ｖであるが、最近の回路はもっと低い電源電圧用に開発されている。そのよう
なより低い標準的な電源電圧の例は、３．０Ｖおよび３．３Ｖである。電源電圧
が低くなるほど電力消費が減少するので、これらの回路は、例えばラップトップ
のような電池電源供給システム用に特に開発されている。低電源電圧回路に向か
う傾向の別の理由は、絶えずより小型化に向かう傾向があることであり、このこ
とは、回路構成要素の寸法が常に減少していることを意味している。電源電圧が
同じである時には、回路構成要素は許容されないような高い電界強度に曝される
。
【０００６】 しかし、実際には、装置には、互いに異なる電源電圧用に設計されたいくつか
の論理回路が含まれる可能性がある。この理由は、例えば、特定の回路のより低
い電源電圧用のバージョンが未だ開発されていないこと、またはより高い電源電
圧のバージョンの性能がより優れていることである可能性がある。したがって、
実際には、Ｉ／Ｏバッファが接続されるバスが、このバッファの電源電圧よりも
高い電源電圧で動作する回路にもまた接続されることが起こる。バッファがトラ
イステートの状態にあり、バスの論理レベルはそのようなより高い電源電圧で動
作する回路によってＨＩＧＨになる状況が起こる可能性がある。その結果として
、Ｉ／Ｏバッファの出力端子に現れる電圧レベルは、その電源電圧レベルＶＤＤ よりも高くなる。そのような状態で、Ｉ／Ｏバッファの出力端子から電源電圧端
子に電流が流れるが、これは望ましくない。さらに、バッファの電源電圧ＶＤＤ の電圧レベルは増加する可能性があり、これもまた望ましくない。したがって、
Ｉ／Ｏバッファは、そのような望ましくない電流を防ぐことができる保護回路を
含む。
の論理回路が含まれる可能性がある。この理由は、例えば、特定の回路のより低
い電源電圧用のバージョンが未だ開発されていないこと、またはより高い電源電
圧のバージョンの性能がより優れていることである可能性がある。したがって、
実際には、Ｉ／Ｏバッファが接続されるバスが、このバッファの電源電圧よりも
高い電源電圧で動作する回路にもまた接続されることが起こる。バッファがトラ
イステートの状態にあり、バスの論理レベルはそのようなより高い電源電圧で動
作する回路によってＨＩＧＨになる状況が起こる可能性がある。その結果として
、Ｉ／Ｏバッファの出力端子に現れる電圧レベルは、その電源電圧レベルＶＤＤ よりも高くなる。そのような状態で、Ｉ／Ｏバッファの出力端子から電源電圧端
子に電流が流れるが、これは望ましくない。さらに、バッファの電源電圧ＶＤＤ の電圧レベルは増加する可能性があり、これもまた望ましくない。したがって、
Ｉ／Ｏバッファは、そのような望ましくない電流を防ぐことができる保護回路を
含む。
【０００７】 そのような過電圧保護を有するＩ／Ｏバッファは、国際特許出願ＷＯ９４／２
９９６１に開示されている。前述した保護回路は、２個のＰＭＯＳトランジスタ
、１個のＮＭＯＳトランジスタ、およびインバータを含む。保護回路は、ＰＭＯ
Ｓプルアップトランジスタのための制御信号で制御され、したがって、データ信
号から得られる。これには、いくつかの欠点がある。
９９６１に開示されている。前述した保護回路は、２個のＰＭＯＳトランジスタ
、１個のＮＭＯＳトランジスタ、およびインバータを含む。保護回路は、ＰＭＯ
Ｓプルアップトランジスタのための制御信号で制御され、したがって、データ信
号から得られる。これには、いくつかの欠点がある。
【０００８】 ＰＭＯＳプルアップトランジスタの制御信号は、前述した文献に記載された回
路では、ＮＡＮＤゲートの論理ユニットで供給される。知られている回路で、こ
の論理ユニットは、ＰＭＯＳプルアップトランジスタを制御するだけでなく、保
護回路も制御するように作用する。このことは、この論理ユニットは、比較的大
きな電流を供給することができなければならず、したがって、相対的に不釣り合
いに大きくしなければならないことを意味している。さらに、この論理ユニット
の出力は、ＰＭＯＳプルアップトランジスタのスイッチング過渡事象だけでなく
、保護回路の過渡事象によっても、具体的には、ＰＭＯＳプルアップトランジス
タと直列に配列されているＰＭＯＳブロッキングトランジスタの過渡事象の影響
を受ける。データ信号の周波数は一般にイネーブル信号の周波数よりもはるかに
高いが、この知られている回路では、ＰＭＯＳプルアップトランジスタの制御信
号はイネーブル信号とデータ信号の両方に基づいて得られるので、このことは、
前述した論理ユニットが動作できる周波数に実際には制限が課せられることを意
味している。
路では、ＮＡＮＤゲートの論理ユニットで供給される。知られている回路で、こ
の論理ユニットは、ＰＭＯＳプルアップトランジスタを制御するだけでなく、保
護回路も制御するように作用する。このことは、この論理ユニットは、比較的大
きな電流を供給することができなければならず、したがって、相対的に不釣り合
いに大きくしなければならないことを意味している。さらに、この論理ユニット
の出力は、ＰＭＯＳプルアップトランジスタのスイッチング過渡事象だけでなく
、保護回路の過渡事象によっても、具体的には、ＰＭＯＳプルアップトランジス
タと直列に配列されているＰＭＯＳブロッキングトランジスタの過渡事象の影響
を受ける。データ信号の周波数は一般にイネーブル信号の周波数よりもはるかに
高いが、この知られている回路では、ＰＭＯＳプルアップトランジスタの制御信
号はイネーブル信号とデータ信号の両方に基づいて得られるので、このことは、
前述した論理ユニットが動作できる周波数に実際には制限が課せられることを意
味している。
【０００９】 公知の回路で、保護回路がデータ信号から得られた制御信号で制御されるとい
うことは、保護回路がオン状態からオフ状態に比較的頻繁に切り換えられること
を意味している。これは、比較的大きな電力損失を伴う。さらに、このことは、
知られている回路は状態の変化に対する応答が比較的遅いことを意味し、これは
周波数範囲の限界を暗示している。
うことは、保護回路がオン状態からオフ状態に比較的頻繁に切り換えられること
を意味している。これは、比較的大きな電力損失を伴う。さらに、このことは、
知られている回路は状態の変化に対する応答が比較的遅いことを意味し、これは
周波数範囲の限界を暗示している。
【００１０】 公知の回路では、ＰＭＯＳブロッキングトランジスタのゲートは、第２のＰＭ
ＯＳトランジスタによって制御される。この第２のＰＭＯＳトランジスタのゲー
トは、内部電源電圧ＶＤＤに接続されている。この回路の出力の電圧レベルが増
加し、内部電源電圧ＶＤＤのレベルよりもほんの僅かだけ高くなったときに、前
述した第２のＰＭＯＳトランジスタは完全導通にはならないで、ＰＭＯＳブロッ
キングトランジスタを漏れ電流によりカットオフにする傾向がある。しかし、こ
れは完全には成功しないで、結果として、漏れ電流もまた、ブロッキングトラン
ジスタおよびプルアップトランジスタを経由して、出力から内部電源ＶＤＤに流
れる。これらのトランジスタは、第２のＰＭＯＳトランジスタよりも大きいので
、この漏れ電流もまた第２のＰＭＯＳトランジスタを通る漏れ電流よりも大きい
。全ての接続されたトライステートバッファについて、この大きな漏れ電流は現
在活性状態の回路で供給されなければならない。現在活性状態の回路がそのよう
に大きな漏れ電流を供給できない場合は、この状態は現在活性状態でそのレベル
をバスに加えた状態にしてはおけない。バスの電圧は、内部電源電圧ＶＤＤのレ
ベルにブロッキングトランジスタの閾値を加えた値よりも下がり、その結果とし
て、前記漏れ電流が常に維持されるようになる。
ＯＳトランジスタによって制御される。この第２のＰＭＯＳトランジスタのゲー
トは、内部電源電圧ＶＤＤに接続されている。この回路の出力の電圧レベルが増
加し、内部電源電圧ＶＤＤのレベルよりもほんの僅かだけ高くなったときに、前
述した第２のＰＭＯＳトランジスタは完全導通にはならないで、ＰＭＯＳブロッ
キングトランジスタを漏れ電流によりカットオフにする傾向がある。しかし、こ
れは完全には成功しないで、結果として、漏れ電流もまた、ブロッキングトラン
ジスタおよびプルアップトランジスタを経由して、出力から内部電源ＶＤＤに流
れる。これらのトランジスタは、第２のＰＭＯＳトランジスタよりも大きいので
、この漏れ電流もまた第２のＰＭＯＳトランジスタを通る漏れ電流よりも大きい
。全ての接続されたトライステートバッファについて、この大きな漏れ電流は現
在活性状態の回路で供給されなければならない。現在活性状態の回路がそのよう
に大きな漏れ電流を供給できない場合は、この状態は現在活性状態でそのレベル
をバスに加えた状態にしてはおけない。バスの電圧は、内部電源電圧ＶＤＤのレ
ベルにブロッキングトランジスタの閾値を加えた値よりも下がり、その結果とし
て、前記漏れ電流が常に維持されるようになる。
【００１１】 本発明の目的は、上記の欠点を無くすること、または少なくとも軽減すること
である。
である。
【００１２】 本発明の主要な目的は、改良された性能を有する過電圧保護Ｉ／Ｏバッファを
提供することである。
提供することである。
【００１３】 本発明の別の目的は、構成要素の数を少なくしたＩ／Ｏバッファを提供するこ
とである。
とである。
【００１４】 本発明の他の重要な目的は、保護回路の制御回路がイネーブル信号だけから得
られる保護回路を有するＩ／Ｏバッファを提供することである。
られる保護回路を有するＩ／Ｏバッファを提供することである。
【００１５】 本発明のこれらおよびその他の態様、特徴および利点は、本発明によるＩ／Ｏ
バッファの好ましい実施形態についての下記の図面を参照した説明によって明ら
かにする。図面では、同一または類似の要素は、同じ参照数字で示す。
バッファの好ましい実施形態についての下記の図面を参照した説明によって明ら
かにする。図面では、同一または類似の要素は、同じ参照数字で示す。
【００１６】 図１は、全体として参照数字１で示されるＩ／Ｏバッファの基本的な原理を図
示する。バッファ１は、ソース１１、ドレイン１２およびゲート１３を有するＰ
ＭＯＳプルアップ電界効果トランジスタ１０と、ソース２１、ドレイン２２およ
びゲート２３を有するＮＭＯＳプルダウン電界効果トランジスタ２０とを含む。
ＰＭＯＳプルアップ電界効果トランジスタ１０のドレイン１２とＮＭＯＳプルダ
ウン電界効果トランジスタ２０のドレイン２２は、互いに接続され、出力信号Ｘ
を供給する出力端子４に接続されている。ＰＭＯＳプルアップ電界効果トランジ
スタ１０のソース１１は電源電圧ＶＤＤに接続され、ＮＭＯＳプルダウン電界効
果トランジスタ２０のソース２１は、以下でゼロレベルと呼ばれる基準電圧レベ
ルＶＳＳに接続されている。
示する。バッファ１は、ソース１１、ドレイン１２およびゲート１３を有するＰ
ＭＯＳプルアップ電界効果トランジスタ１０と、ソース２１、ドレイン２２およ
びゲート２３を有するＮＭＯＳプルダウン電界効果トランジスタ２０とを含む。
ＰＭＯＳプルアップ電界効果トランジスタ１０のドレイン１２とＮＭＯＳプルダ
ウン電界効果トランジスタ２０のドレイン２２は、互いに接続され、出力信号Ｘ
を供給する出力端子４に接続されている。ＰＭＯＳプルアップ電界効果トランジ
スタ１０のソース１１は電源電圧ＶＤＤに接続され、ＮＭＯＳプルダウン電界効
果トランジスタ２０のソース２１は、以下でゼロレベルと呼ばれる基準電圧レベ
ルＶＳＳに接続されている。
【００１７】 ＰＭＯＳプルアップトランジスタ１０およびＮＭＯＳプルダウントランジスタ
２０は、２つの出力６と７を持つ制御装置５で制御されている。制御装置５の第
１の出力６は、ＰＭＯＳプルアップ電界効果トランジスタ１０のゲート１３に接
続され、制御装置５の第２の出力７は、ＮＭＯＳプルダウントランジスタ２０の
ゲート２３に接続されている。制御装置５は、データ信号Ａを受け取る第１の入
力２を持ち、この入力をまたデータ入力と呼ぶ。制御装置５は、イネーブル信号
Ｅを受け取る第２の入力３を持ち、この入力をまたイネーブル入力と呼ぶ。イネ
ーブル信号の値によって、バッファ１の動作モードが「活性状態」か「トライス
テート」かが決定される。実施によって、バッファ１の活性状態モードは、ＨＩ
ＧＨの値のイネーブル信号Ｅで定義することができるし、バッファ１のトライス
テートモードは、低い値のイネーブル信号Ｅで定義することができるし、または
、その逆にすることができる。
２０は、２つの出力６と７を持つ制御装置５で制御されている。制御装置５の第
１の出力６は、ＰＭＯＳプルアップ電界効果トランジスタ１０のゲート１３に接
続され、制御装置５の第２の出力７は、ＮＭＯＳプルダウントランジスタ２０の
ゲート２３に接続されている。制御装置５は、データ信号Ａを受け取る第１の入
力２を持ち、この入力をまたデータ入力と呼ぶ。制御装置５は、イネーブル信号
Ｅを受け取る第２の入力３を持ち、この入力をまたイネーブル入力と呼ぶ。イネ
ーブル信号の値によって、バッファ１の動作モードが「活性状態」か「トライス
テート」かが決定される。実施によって、バッファ１の活性状態モードは、ＨＩ
ＧＨの値のイネーブル信号Ｅで定義することができるし、バッファ１のトライス
テートモードは、低い値のイネーブル信号Ｅで定義することができるし、または
、その逆にすることができる。
【００１８】 制御装置５は、入力信号ＡがＨＩＧＨの時に、バッファ１の活性状態モードで
、２つの出力６と７にＬＯＷの信号を生成するように構成されている。これによ
って、ＮＭＯＳプルダウントランジスタ２０はカットオフであるが、ＰＭＯＳプ
ルアップトランジスタ１０は導通になる。その結果、出力端子４の電圧は、ＶＤ Ｄ レベルに引き上げられる。
、２つの出力６と７にＬＯＷの信号を生成するように構成されている。これによ
って、ＮＭＯＳプルダウントランジスタ２０はカットオフであるが、ＰＭＯＳプ
ルアップトランジスタ１０は導通になる。その結果、出力端子４の電圧は、ＶＤ Ｄ レベルに引き上げられる。
【００１９】 制御装置５は、さらに、入力信号ＡがＬＯＷの時に、バッファ１の活性状態モ
ードで、２つの出力６と７にＨＩＧＨ信号を生成するように構成されている。こ
れによって、主ＰＭＯＳトランジスタはカットオフであるが、ＮＭＯＳプルダウ
ントランジスタ２０は導通になる。この結果、出力端子４の出力電圧Ｘは、ＶＳ Ｓ レベルに引き下げられる。
ードで、２つの出力６と７にＨＩＧＨ信号を生成するように構成されている。こ
れによって、主ＰＭＯＳトランジスタはカットオフであるが、ＮＭＯＳプルダウ
ントランジスタ２０は導通になる。この結果、出力端子４の出力電圧Ｘは、ＶＳ Ｓ レベルに引き下げられる。
【００２０】 トライステートモードで、制御装置５は、さらに、データ信号Ａの値に無関係
に、第１の出力６にＨＩＧＨ信号を供給し、第２の出力７にＬＯＷ信号を供給す
るように構成されている。その結果、プルアップトランジスタ１０とプルダウン
トランジスタ２０は両方ともオフになる。その時に、ＰＭＯＳプルアップトラン
ジスタ１０は、出力４と電源電圧ＶＤＤの間に高インピーダンスを形成し、一方
で、ＮＭＯＳプルダウントランジスタ２０は、出力４とゼロレベルＶＳＳの間に
高インピーダンスを形成する。この状況で、バッファ１の出力４がバス３０に接
続され、そのバス３０が信号処理手段３２の入力並びに第２の信号供給手段３１
の出力にも接続されている場合は、出力４はバス３０に対して高インピーダンス
を形成し、したがって、信号供給手段３１の出力信号に負荷をかけないので、信
号供給手段３１は、接続されたバッファ１に妨害されることもなく、何ら問題な
くその出力信号を信号処理手段３２に供給することができる。
に、第１の出力６にＨＩＧＨ信号を供給し、第２の出力７にＬＯＷ信号を供給す
るように構成されている。その結果、プルアップトランジスタ１０とプルダウン
トランジスタ２０は両方ともオフになる。その時に、ＰＭＯＳプルアップトラン
ジスタ１０は、出力４と電源電圧ＶＤＤの間に高インピーダンスを形成し、一方
で、ＮＭＯＳプルダウントランジスタ２０は、出力４とゼロレベルＶＳＳの間に
高インピーダンスを形成する。この状況で、バッファ１の出力４がバス３０に接
続され、そのバス３０が信号処理手段３２の入力並びに第２の信号供給手段３１
の出力にも接続されている場合は、出力４はバス３０に対して高インピーダンス
を形成し、したがって、信号供給手段３１の出力信号に負荷をかけないので、信
号供給手段３１は、接続されたバッファ１に妨害されることもなく、何ら問題な
くその出力信号を信号処理手段３２に供給することができる。
【００２１】 信号供給手段３１が、バッファ１が動作する電源電圧ＶＤＤよりも高い電源電
圧で動作する場合には、バス３０の電圧レベルが電源電圧ＶＤＤよりも高くなる
ことが起こる可能性がある。外部的な原因のために、出力４の電圧が電源電圧Ｖ ＤＤ よりも高い場合は、すなわち、ＰＭＯＳプルアップトランジスタ１０のドレ
イン１２の電圧がこのトランジスタのソース１１の電圧よりも高い場合は、後で
説明するように、ドレイン１２からソース１１に、したがって、出力４からＶＤ Ｄ に、望ましくない漏れ電流が生じる可能性がある。
圧で動作する場合には、バス３０の電圧レベルが電源電圧ＶＤＤよりも高くなる
ことが起こる可能性がある。外部的な原因のために、出力４の電圧が電源電圧Ｖ ＤＤ よりも高い場合は、すなわち、ＰＭＯＳプルアップトランジスタ１０のドレ
イン１２の電圧がこのトランジスタのソース１１の電圧よりも高い場合は、後で
説明するように、ドレイン１２からソース１１に、したがって、出力４からＶＤ Ｄ に、望ましくない漏れ電流が生じる可能性がある。
【００２２】 ＣＭＯＳ技術では、ＰＭＯＳトランジスタは通常Ｎ型ウェルに製造される。こ
れを図２に模式図的に、および機能的に図示する。ここで、基板を全体として参
照数字４０で示す。基板４０の表面部分に、Ｎ型ウェル４１が形成される。Ｎ型
ウェル４１に、２つのＰ＋領域４２と４３が形成され、それらは、それぞれソー
ス端子５２とドレイン端子５３に接続される。ゲート電極５４が、ソース端子５
２とドレイン端子５３の間に配列され、Ｎ型ウェル４１の表面の前記２つのＰ＋
領域４２と４３の間にチャネル領域４４を画定する。
れを図２に模式図的に、および機能的に図示する。ここで、基板を全体として参
照数字４０で示す。基板４０の表面部分に、Ｎ型ウェル４１が形成される。Ｎ型
ウェル４１に、２つのＰ＋領域４２と４３が形成され、それらは、それぞれソー
ス端子５２とドレイン端子５３に接続される。ゲート電極５４が、ソース端子５
２とドレイン端子５３の間に配列され、Ｎ型ウェル４１の表面の前記２つのＰ＋
領域４２と４３の間にチャネル領域４４を画定する。
【００２３】 さらに、Ｎ＋領域４５がＮ型ウェル４１に形成され、Ｎウェル電極５５に接続
される。Ｎウェル電極５５は、電気接続５６でソース電極５２に接続される。
される。Ｎウェル電極５５は、電気接続５６でソース電極５２に接続される。
【００２４】 留意すべきことであるが、Ｐ＋領域４２と４３が実質的に同一であるという条
件で、そのようなＰＭＯＳトランジスタの構造は原理的に対称であり、その結果
、ソースとドレインの端子は原理的に回路で取り替えることができる。しかし、
Ｎウェル端子４５がこれら２つのＰ＋領域４２と４３の中の１つだけに接続され
ているので、Ｎ＋型Ｎウェル端子４５に接続されたＰ＋領域をソースと呼ぶのが
普通になっている。
件で、そのようなＰＭＯＳトランジスタの構造は原理的に対称であり、その結果
、ソースとドレインの端子は原理的に回路で取り替えることができる。しかし、
Ｎウェル端子４５がこれら２つのＰ＋領域４２と４３の中の１つだけに接続され
ているので、Ｎ＋型Ｎウェル端子４５に接続されたＰ＋領域をソースと呼ぶのが
普通になっている。
【００２５】 Ｐ＋領域４２とＮウェル領域４１の間の遷移により、寄生のＰＯＳＩＴＩＯＮ
接合６６２が形成される。また、以下で、この接合を寄生ソース接合６２と呼ぶ
。同様に、Ｐ＋領域４３とＮウェル領域４１の間の遷移で、寄生ドレイン接合６
３が形成される。
接合６６２が形成される。また、以下で、この接合を寄生ソース接合６２と呼ぶ
。同様に、Ｐ＋領域４３とＮウェル領域４１の間の遷移で、寄生ドレイン接合６
３が形成される。
【００２６】 そのようなＰＭＯＳトランジスタのソース端子がＶＤＤに接続されている場合
は、Ｐ＋領域４２、Ｎ＋領域４５およびＮウェル領域４１を含んだ全区域はＶＤ Ｄ の電圧レベルにある。ドレイン端子５３の電圧がＶＤＤよりも高い場合は、寄
生ドレイン接合６３は順方向にバイアスされる。ドレイン端子５３の電圧とソー
ス端子５２の電圧の間の差が、この寄生ドレイン接合６３の閾値よりも大きい場
合は、ドレインからソースに、したがって、図１の例でバス３０からＶＤＤに、
電流が流れる。
は、Ｐ＋領域４２、Ｎ＋領域４５およびＮウェル領域４１を含んだ全区域はＶＤ Ｄ の電圧レベルにある。ドレイン端子５３の電圧がＶＤＤよりも高い場合は、寄
生ドレイン接合６３は順方向にバイアスされる。ドレイン端子５３の電圧とソー
ス端子５２の電圧の間の差が、この寄生ドレイン接合６３の閾値よりも大きい場
合は、ドレインからソースに、したがって、図１の例でバス３０からＶＤＤに、
電流が流れる。
【００２７】 図３は本発明によるＩ／Ｏバッファ１０１の実施形態を示す図である。このバ
ッファでは、過電圧保護回路１１０が、ＰＭＯＳプルアップトランジスタ１０の
ドレイン１２と出力４の間に配列されている。この過電圧保護回路１１０は、Ｐ
ＭＯＳブロッキング電界効果トランジスタ１２０、ＰＭＯＳ型の第１の制御電界
効果トランジスタ１３０、およびＮＭＯＳ型の第２の制御電界効果トランジスタ
１４０を含む。ＰＭＯＳブロッキングトランジスタ１２０のドレイン１２２は、
ＰＭＯＳプルアップトランジスタ１０のドレイン１２に接続され、そのソース１
２１は出力４に接続されている。第１の（ＰＭＯＳ）制御トランジスタ１３０の
ドレイン１３２は、ＰＭＯＳブロッキングトランジスタ１２０のゲート１２３に
接続され、そのソース１３１は出力４に接続されている。第２の（ＮＭＯＳ）制
御トランジスタ１４０のドレイン１４２は、ＰＭＯＳブロッキングトランジスタ
１２０のゲート１２３に接続され、そのソース１４１は接地ＶＳＳに接続されて
いる。２個の制御トランジスタ１３０と１４０のそれぞれのゲート１３３と１４
３は、イネーブル信号Ａを受け取る。
ッファでは、過電圧保護回路１１０が、ＰＭＯＳプルアップトランジスタ１０の
ドレイン１２と出力４の間に配列されている。この過電圧保護回路１１０は、Ｐ
ＭＯＳブロッキング電界効果トランジスタ１２０、ＰＭＯＳ型の第１の制御電界
効果トランジスタ１３０、およびＮＭＯＳ型の第２の制御電界効果トランジスタ
１４０を含む。ＰＭＯＳブロッキングトランジスタ１２０のドレイン１２２は、
ＰＭＯＳプルアップトランジスタ１０のドレイン１２に接続され、そのソース１
２１は出力４に接続されている。第１の（ＰＭＯＳ）制御トランジスタ１３０の
ドレイン１３２は、ＰＭＯＳブロッキングトランジスタ１２０のゲート１２３に
接続され、そのソース１３１は出力４に接続されている。第２の（ＮＭＯＳ）制
御トランジスタ１４０のドレイン１４２は、ＰＭＯＳブロッキングトランジスタ
１２０のゲート１２３に接続され、そのソース１４１は接地ＶＳＳに接続されて
いる。２個の制御トランジスタ１３０と１４０のそれぞれのゲート１３３と１４
３は、イネーブル信号Ａを受け取る。
【００２８】 図３は、さらに制御装置５の例の回路図を示す。この例では、制御装置５は、
ＮＡＮＤゲート１５１、ＡＮＤゲート１５２およびインバータ１５３を含む。Ｎ
ＡＮＤゲート１５１は、その２つのそれぞれの入力でデータ信号とイネーブル信
号Ｅを受け取り、その出力は、制御装置５の第１の出力６を形成し、したがって
、ＰＭＯＳプルアップトランジスタ１０のゲート１３に接続されている。ＡＮＤ
ゲート１５２は、その２つのそれぞれの入力でイネーブル信号Ｅとインバータ１
５３で反転されたデータ信号Ａを受け取り、その結果として、その出力は、制御
装置５の第２の出力７を形成し、したがって、ＮＭＯＳプルダウントランジスタ
２０のゲート２３に接続されている。
ＮＡＮＤゲート１５１、ＡＮＤゲート１５２およびインバータ１５３を含む。Ｎ
ＡＮＤゲート１５１は、その２つのそれぞれの入力でデータ信号とイネーブル信
号Ｅを受け取り、その出力は、制御装置５の第１の出力６を形成し、したがって
、ＰＭＯＳプルアップトランジスタ１０のゲート１３に接続されている。ＡＮＤ
ゲート１５２は、その２つのそれぞれの入力でイネーブル信号Ｅとインバータ１
５３で反転されたデータ信号Ａを受け取り、その結果として、その出力は、制御
装置５の第２の出力７を形成し、したがって、ＮＭＯＳプルダウントランジスタ
２０のゲート２３に接続されている。
【００２９】 活性状態モード（Ｅ＝ＨＩＧＨ）で、データ信号ＡがＬＯＷの時に、制御装置
５の第１の出力６のレベルはＨＩＧＨであり、その結果、ＰＭＯＳプルアップト
ランジスタ１０はカットオフである。制御装置５の第２の出力７のレベルもまた
ＨＩＧＨであり、その結果、ＭＭＯＳプルダウントランジスタ２０は導通する。
したがって、出力４はＬＯＷである。
５の第１の出力６のレベルはＨＩＧＨであり、その結果、ＰＭＯＳプルアップト
ランジスタ１０はカットオフである。制御装置５の第２の出力７のレベルもまた
ＨＩＧＨであり、その結果、ＭＭＯＳプルダウントランジスタ２０は導通する。
したがって、出力４はＬＯＷである。
【００３０】 活性状態のモード（Ｅ＝ＨＩＧＨ）で、データ信号ＡがＨＩＧＨである時に、
制御装置５の第１の出力６のレベルはＬＯＷであり、その結果、ＰＭＯＳプルア
ップトランジスタ１０は導通している。制御装置５の第２の出力７のレベルもま
たＬＯＷであり、その結果、ＭＭＯＳプルダウントランジスタ２０はカットオフ
である。その時、第２のＮＭＯＳ制御トランジスタ１４０のゲート１４３のレベ
ルはＨＩＧＨであり、その結果、第２のＮＭＯＳ制御トランジスタ１４０は導通
し、ＰＭＯＳブロッキングトランジスタ１２０のゲート１２３はＬＯＷレベルに
引っ張られる。その結果、このＰＭＯＳブロッキングトランジスタ１２０もまた
導通する。第１のＰＭＯＳ制御トランジスタ１３０のゲート１３３のレベルはＨ
ＩＧＨであり、その結果、このトランジスタはカットオフである。その時、出力
４のレベルはＨＩＧＨである。
制御装置５の第１の出力６のレベルはＬＯＷであり、その結果、ＰＭＯＳプルア
ップトランジスタ１０は導通している。制御装置５の第２の出力７のレベルもま
たＬＯＷであり、その結果、ＭＭＯＳプルダウントランジスタ２０はカットオフ
である。その時、第２のＮＭＯＳ制御トランジスタ１４０のゲート１４３のレベ
ルはＨＩＧＨであり、その結果、第２のＮＭＯＳ制御トランジスタ１４０は導通
し、ＰＭＯＳブロッキングトランジスタ１２０のゲート１２３はＬＯＷレベルに
引っ張られる。その結果、このＰＭＯＳブロッキングトランジスタ１２０もまた
導通する。第１のＰＭＯＳ制御トランジスタ１３０のゲート１３３のレベルはＨ
ＩＧＨであり、その結果、このトランジスタはカットオフである。その時、出力
４のレベルはＨＩＧＨである。
【００３１】 トライステートモード（Ｅ＝ＬＯＷ）では、制御装置５の第１の出力６のレベ
ルがＨＩＧＨであり、その結果、ＰＭＯＳプルアップトランジスタ１０はカット
オフである。制御装置５の第２の出力７のレベルはＬＯＷであり、その結果、Ｍ
ＭＯＳプルダウントランジスタ２０はカットオフである。その時、第２のＮＭＯ
Ｓ制御トランジスタ１４０のゲート１４３のレベルはＬＯＷであり、その結果、
第２のＮＭＯＳ制御トランジスタ１４０はカットオフである。第１のＰＭＯＳ制
御トランジスタ１３０のゲート１３３のレベルはＬＯＷであり、その結果、外部
供給源により出力４の電圧が増加する場合は、第１のＰＭＯＳ制御トランジスタ
１３０はオンになる。その結果、ブロッキングトランジスタ１２０のゲート１２
３のレベルは、ブロッキングトランジスタ１２０のソース１２１のレベルに引き
上げられるので、このブロッキングトランジスタ１２０はカットオフになり、出
力４の比較的高い電圧レベルはＰＭＯＳプルアップトランジスタ１０に到達する
ことができない。
ルがＨＩＧＨであり、その結果、ＰＭＯＳプルアップトランジスタ１０はカット
オフである。制御装置５の第２の出力７のレベルはＬＯＷであり、その結果、Ｍ
ＭＯＳプルダウントランジスタ２０はカットオフである。その時、第２のＮＭＯ
Ｓ制御トランジスタ１４０のゲート１４３のレベルはＬＯＷであり、その結果、
第２のＮＭＯＳ制御トランジスタ１４０はカットオフである。第１のＰＭＯＳ制
御トランジスタ１３０のゲート１３３のレベルはＬＯＷであり、その結果、外部
供給源により出力４の電圧が増加する場合は、第１のＰＭＯＳ制御トランジスタ
１３０はオンになる。その結果、ブロッキングトランジスタ１２０のゲート１２
３のレベルは、ブロッキングトランジスタ１２０のソース１２１のレベルに引き
上げられるので、このブロッキングトランジスタ１２０はカットオフになり、出
力４の比較的高い電圧レベルはＰＭＯＳプルアップトランジスタ１０に到達する
ことができない。
【００３２】 本発明で提案された回路の主な利点は、制御装置５のゲート１５１と１５２は
、プルアップおよびプルダウンのトランジスタ１０と２０を制御しさえすればよ
く、過電圧保護回路１１０の構成要素によって負荷をかけられないことである。
、プルアップおよびプルダウンのトランジスタ１０と２０を制御しさえすればよ
く、過電圧保護回路１１０の構成要素によって負荷をかけられないことである。
【００３３】 本発明で提案された回路の他の主な利点は、２個の制御トランジスタ１３０、
１４０のゲート１３３、１４３の制御電圧はイネーブル信号Ｅだけから得られて
いるので、過電圧保護回路１１０の構成要素のスイッチング状態がイネーブル信
号Ｅの状態だけに依存し、データ信号Ａに依存しないことである。したがって、
バッファ１０１の過電圧保護回路１１０には、データ信号ＡのＨＩＧＨ／ＬＯＷ
遷移によってＨＩＧＨ／ＬＯＷの出力状態が変化するときに、活性状態で、その
スイッチング状態が変わるような構成要素はなにも含まれていない。その結果、
バッファ１０１は、データ信号Ａの変化に比較的高速に応答することができ、し
たがって、比較的高い周波数を処理することができる。
１４０のゲート１３３、１４３の制御電圧はイネーブル信号Ｅだけから得られて
いるので、過電圧保護回路１１０の構成要素のスイッチング状態がイネーブル信
号Ｅの状態だけに依存し、データ信号Ａに依存しないことである。したがって、
バッファ１０１の過電圧保護回路１１０には、データ信号ＡのＨＩＧＨ／ＬＯＷ
遷移によってＨＩＧＨ／ＬＯＷの出力状態が変化するときに、活性状態で、その
スイッチング状態が変わるような構成要素はなにも含まれていない。その結果、
バッファ１０１は、データ信号Ａの変化に比較的高速に応答することができ、し
たがって、比較的高い周波数を処理することができる。
【００３４】 本発明で提案された回路の他の主要な利点は、トライステートモードでは、第
１のＰＭＯＳ制御トランジスタ１３０のゲート１３３がイネーブル信号Ｅにより
常にＬＯＷレベルに保たれていることであり、その結果、この第１のＰＭＯＳ制
御トランジスタ１３０は、出力４の電圧が少し増加した場合に既にオンしている
ので、出力４の電圧の小さな増加に対しても、ブロッキングトランジスタ１２０
のゲート１２３は出力４の電圧レベルに引き上げられ、したがって、ブロッキン
グトランジスタ１２０は、出力４の小さな電圧増加に対してもうカットオフにな
っている。これは、出力の電圧レベルがＶＤＤに第１の制御トランジスタの閾値
電圧を加えたものより大きくなるまで、ブロッキングトランジスタがカットオフ
しないＷＯ９４／２９９６１から公知の回路と対照をなしている。
１のＰＭＯＳ制御トランジスタ１３０のゲート１３３がイネーブル信号Ｅにより
常にＬＯＷレベルに保たれていることであり、その結果、この第１のＰＭＯＳ制
御トランジスタ１３０は、出力４の電圧が少し増加した場合に既にオンしている
ので、出力４の電圧の小さな増加に対しても、ブロッキングトランジスタ１２０
のゲート１２３は出力４の電圧レベルに引き上げられ、したがって、ブロッキン
グトランジスタ１２０は、出力４の小さな電圧増加に対してもうカットオフにな
っている。これは、出力の電圧レベルがＶＤＤに第１の制御トランジスタの閾値
電圧を加えたものより大きくなるまで、ブロッキングトランジスタがカットオフ
しないＷＯ９４／２９９６１から公知の回路と対照をなしている。
【００３５】 本発明で提案された回路のさらに他の主要な利点は、過電圧保護回路１１０の
構成要素の数が非常に少ないこと、および、これらの構成要素は、追加の製造ス
テップを必要とせずに、バッファ１０１の製造中に特に簡単に実現することがで
きることである。
構成要素の数が非常に少ないこと、および、これらの構成要素は、追加の製造ス
テップを必要とせずに、バッファ１０１の製造中に特に簡単に実現することがで
きることである。
【００３６】 当業者には明らかであろうが、本発明の範囲は以上で述べた例に限定されるこ
となく、添付の特許請求の範囲に定義されるような本発明の範囲から逸脱するこ
となしに、その様々な変更形態および修正形態が可能である。
となく、添付の特許請求の範囲に定義されるような本発明の範囲から逸脱するこ
となしに、その様々な変更形態および修正形態が可能である。
【００３７】 例えば、制御装置５の論理関数は他の方法で実施することができることは、当
業者には明らかであろう。
業者には明らかであろう。
【００３８】 さらに、トライステートモードがＥ＝ＨＩＧＨで特徴付けられ、活性状態モー
ドがＥ＝ＬＯＷで特徴付けられる回路の場合に、上に述べた作用を達成するため
に、インバータおよび／またはＯＲ／ＮＡＮＤの使用により、制御装置５を簡単
に修正できることは、当業者には明らかであろう。
ドがＥ＝ＬＯＷで特徴付けられる回路の場合に、上に述べた作用を達成するため
に、インバータおよび／またはＯＲ／ＮＡＮＤの使用により、制御装置５を簡単
に修正できることは、当業者には明らかであろう。
【００３９】 さらに、本発明は、データ信号Ａが活性状態モードでＬＯＷのときに、および
その逆のときに、その出力がＨＩＧＨである反転バッファにも関係することは明
らかであろう。
その逆のときに、その出力がＨＩＧＨである反転バッファにも関係することは明
らかであろう。
【００４０】 さらに、当業者には明らかであろうが、本発明は３Ｖ／５Ｖ環境または３．３
Ｖ／５Ｖ環境だけでなく、他の電圧レベル環境でも使用することができる。さら
に、また、システムのターンオフ時に、電源ラインの電圧が出力の電圧よりも急
速に減少する場合に、本発明は有用である。
Ｖ／５Ｖ環境だけでなく、他の電圧レベル環境でも使用することができる。さら
に、また、システムのターンオフ時に、電源ラインの電圧が出力の電圧よりも急
速に減少する場合に、本発明は有用である。
【００４１】 さらに、当業者には明らかであろうが、データ信号Ａおよび／またはイネーブ
ル信号Ｅが非常に小さい場合に、これらの信号をバッファで増幅することができ
る。
ル信号Ｅが非常に小さい場合に、これらの信号をバッファで増幅することができ
る。
【図１】 Ｉ／Ｏバッファの基本的な原理を示す図。
【図２】 ＰＭＯＳトランジスタの構造を示す図。
【図３】 本発明によるＩ／Ｏバッファの好ましい回路図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/003 (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 レーヌ、ジェイ．エム．ビエントイエス オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F038 AV06 BH07 BH13 BH15 CD02 CD08 DF01 EZ20 5F048 AA02 AA05 AB05 AB07 AC03 BA01 CC16 CC19 5J032 AB02 AC03 AC18 5J056 AA04 BB44 BB52 CC00 DD13 DD29 EE11 FF07 FF08 GG09 KK02
Claims (7)
- 【請求項１】 論理データ信号を受け取るためのデータ入力、論理イネーブル信号を受け取る
ためのイネーブル入力、第１の制御出力および第２の制御出力を有する制御装置
と、 電源レベルラインおよび接地レベルラインと、 出力端子と、 前記出力端子および前記電源レベルラインの間に配列され、前記制御装置の前
記第１の制御出力に接続された制御端子を有する第１の電界効果トランジスタと
、 前記出力端子および前記接地レベルラインの間に配列され、前記制御装置の前
記第２の制御出力に接続された制御端子を有する第２の電界効果トランジスタと
、 前記第１の電界効果トランジスタおよび前記出力端子の間に配列された過電圧
保護回路とを備えるトライステートバッファであって、前記過電圧保護回路は、 前記第１の電界効果トランジスタと直列に配列された第３の電界効果トランジ
スタと、 制御端子を有すると共に前記第３の電界効果トランジスタの制御端子および前
記出力端子の間に接続された第４の電界効果トランジスタと、 制御端子を有すると共に前記第３の電界効果トランジスタの前記制御端子に接
続された第５の電界効果トランジスタとを備えており、 前記制御装置は、前記論理イネーブル信号が第１の値である場合、前記論理デ
ータ信号の値に応じて、前記第１の電界効果トランジスタをオンさせ且つ前記第
２の電界効果トランジスタをオフさせるか、または前記第２の電界効果トランジ
スタをオンさせ且つ前記第１の電界効果トランジスタをオフさせるように構成さ
れており、さらに前記論理イネーブル信号の値が第２の値である場合、前記第１
の電界効果トランジスタと前記第２の電界効果トランジスタの両方をオフさせる
ように構成されており、前記第１の電界効果トランジスタと前記第２の電界効果
トランジスタの両方がオフしている状況で、前記出力の電圧レベルが前記接地レ
ベルと前記第４の電界効果トランジスタの閾値電圧の和よりも高いときに、前記
過電圧保護回路が前記第４の電界効果トランジスタをオンさせるように構成され
ていること、および前記第４と第５の電界効果トランジスタの前記制御端子が、
それぞれ前記イネーブル信号のみから排他的に得られる制御信号で制御されるこ
とを特徴とする、トライステートバッファ。 - 【請求項２】 前記過電圧保護回路が、前記第１の電界効果トランジスタと前記第２の電界効
果トランジスタの両方がカットオフである状況で、前記第４の電界効果トランジ
スタを常に導通させるように構成されている、請求項１に記載のバッファ。 - 【請求項３】 前記第４の電界効果トランジスタと前記第５の電界効果トランジスタのそれぞ
れの制御端子が、相互に接続されている、請求項１または２に記載のバッファ。 - 【請求項４】 前記第４の電界効果トランジスタと前記第５の電界効果トランジスタのそれぞ
れの制御端子が、前記イネーブル信号それ自体で制御される、請求項１から３の
いずれかに記載のバッファ。 - 【請求項５】 前記第５の電界効果トランジスタが、前記第３の電界効果トランジスタの制御
端子と前記接地レベルラインの間に接続されている、請求項１から４のいずれか
に記載のバッファ。 - 【請求項６】 前記第１の電界効果トランジスタが、前記電源レベルラインに接続されたソー
スおよび前記制御装置の前記第１の出力に接続されたゲートを有するＰＭＯＳプ
ルアップ電界効果トランジスタであり、 前記第２の電界効果トランジスタが、前記接地レベルラインに接続されたソー
ス、前記出力に接続されたドレイン、および前記制御装置の前記第２の出力に接
続されたゲートを有するＮＭＯＳプルダウン電界効果トランジスタであり、 前記第３の電界効果トランジスタが、前記出力に接続されたソース、および前
記ＰＭＯＳプルアップ電界効果トランジスタの前記ドレインに接続されたドレイ
ンを有するＰＭＯＳブロッキングトランジスタであり、 前記第４の電界効果トランジスタが、前記出力に接続されたソース、および前
記ＰＭＯＳブロッキングトランジスタの前記ゲートに接続されたドレインを有す
る第１のＰＭＯＳ制御トランジスタであり、 前記第５の電界効果トランジスタが、前記接地レベルラインに接続されたソー
ス、および前記ＰＭＯＳブロッキングトランジスタの前記ゲートに接続されたド
レインを有する第２のＮＭＯＳ制御トランジスタであり、さらに、 前記第１のＰＭＯＳ制御トランジスタの前記ゲートおよび前記第２のＮＭＯＳ
制御トランジスタの前記ゲート各々が、前記イネーブル信号から得られた制御信
号を受け取る、請求項１〜６のいずれかに記載のバッファ。 - 【請求項７】 前記第１のＰＭＯＳ制御トランジスタの前記ゲートおよび前記第２のＮＭＯＳ
制御トランジスタのゲートが相互に接続され、前記イネーブル信号を受け取る、
請求項６に記載のバッファ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98204343 | 1998-12-18 | ||
| EP98204343.2 | 1998-12-18 | ||
| PCT/EP1999/009357 WO2000038322A1 (en) | 1998-12-18 | 1999-12-01 | Overvoltage-protected i/o buffer |
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