JPH09121150A - 耐高電圧cmos入力/出力パッド回路 - Google Patents
耐高電圧cmos入力/出力パッド回路Info
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- JPH09121150A JPH09121150A JP8204408A JP20440896A JPH09121150A JP H09121150 A JPH09121150 A JP H09121150A JP 8204408 A JP8204408 A JP 8204408A JP 20440896 A JP20440896 A JP 20440896A JP H09121150 A JPH09121150 A JP H09121150A
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Abstract
ICが混在しているICにおいて、両IC間で、パッド
・トランジスタに損傷を加えたり、あるいは、集積回路
の信頼性または品質の低下のおそれが生じないようにし
て、集積回路に過電圧を印加することが可能な回路を提
供することにある。 【解決手段】CMOS出力駆動回路及び入力受信回路の
耐高電圧性は、2つの新規の技法を用いることによって
得られる。まず、常にオンのシールド・トランジスタを
用いることによって、パッド回路における任意のトラン
ジスタの任意の2端子間における過電圧条件が阻止され
る。次に、PFETデバイスの場合、通常はデバイスの
ソース(VDD)に接続されるバック・ゲート(Nウェル
基板)が、より高い電源VD5に接続するように改善され
る。この結果、順バイアスをかけて、過電流がデバイス
のNウェルに流入するようにしなくても、PFETデバ
イスのドレイン電圧はVDDを超えることが可能になる。
Description
ッド回路に関するものであり、とりわけ、耐高電圧CM
OS入力/出力パッド回路に関するものである。
及び、低電力を追求する最新の集積回路(IC)製造プ
ロセスにおいて、最近はICチップを動作させるのに必
要な電源電圧を低下させる措置が講じられるようになっ
てきた。この電圧を低下させると、製造プロセスにおい
て、集積回路の信頼性及び品質について劣化することな
く、形状寸法を小さくし、性能を向上させることが可能
になる。
力及び出力パッドが、ICの電源電圧より高い外部電圧
によって損傷を受けやすくなる。この状況は、より高い
電圧電源で動作し、入力/出力パッドに電気的に結合さ
れている外部装置によって、該パッドがICの電源より
高い電圧まで駆動される場合に発生することが多い。ま
た、この状況は、ICの電源における過渡スパイクから
生じる可能性もある。過電圧がトランジスタの3つの端
子(ゲート、ソース、ドレイン)のうち任意の2つの間
に生じると損傷を被る。
スに大量の電流が流れるのを放置しておくと、ホット・
キャリヤの注入によって、トランジスタのゲート酸化膜
に損傷を生じる。トランジスタがオンの場合、トランジ
スタのソースとドレイン間に過電圧が印加されると、過
電流が流れて、トランジスタが永久的な損傷を受けるこ
とがある。
る5Vから3.3Vへの移行に見受けられる。この移行
を行うと、5Vと3.3Vの両方で同じバスを駆動する
応用例が実施されつつある。5Vと3.3Vのチップに
よる駆動及び受信論理レベルは通常同じであるため、上
記状況が起り得る。例えば、5Vと3.3Vのチップ
は、両方とも、論理「1」が2.4Vを超える任意の電
圧であり、論理「0」が0.4V以下の任意の電圧であ
るとみなす。しかし、混合IC応用例の結果として、
3.3Vのソースで電力供給を受けるICは、5Vの信
号に耐える必要がある。これらの信号は超高速信号であ
る可能性もあるため、3.3V チップは、増大する伝
送回線のスパイク及び速度の上昇によって生じる反射に
対しても耐性を持たねばならない。
電圧、駆動電圧が異なるICが混在しているICにおい
て、両IC間で、パッド・トランジスタに損傷を加えた
り、あるいは、集積回路の信頼性または品質の低下のお
それが生じないようにして、集積回路に過電圧を印加す
ることが可能な回路を提供することにある。
を低レベル、高レベル、あるいはトライ・ステートにす
るための3つの関連するステージから構成される耐高電
圧CMOS出力駆動回路が含まれている。
出力パッドを低レベルにすると、第1のステージが使用
可能になる。第1のステージには、そのソースがアース
に結合されている第1のNFET(NチャンネルFE
T、以下NFETで記述する)デバイスのゲートに結合
された、インバータが含まれている。第1のNFETの
ドレインは、第2のNFETのソースに結合されてい
る。第2のNFETのゲートは、チップ電源VDDに結合
されており、従って、そのソースにおける電圧がVDD−
VTを超えることはないという保証が得られるが、ここ
で、VTはNFETデバイスのしきい値電圧である。ト
ライ・ステート動作の場合、第2のNFETは、第1の
ステージを出力パッドに生じる過電圧から防護する働き
をする。
出力パッドを高レベルにすると、第2のステージが使用
可能になる。第2のステージには、第1のPFET(P
チャンネルFET、以下PFETで記述する)デバイス
のゲートに結合された、インバータが含まれている。第
2のステージには、そのソースがアースに結合され、そ
のゲートがインバータの入力に結合された、第3のNF
ETデバイスも含まれている。第3のNFETデバイス
のドレインは、第4のNFETデバイスのソースに結合
されており、第4のNFETデバイスのゲートは、その
ソースにおける電圧がVDD−VTを決して超えることが
ないようにチップ電源VDDに結合されている。第4のN
FETデバイスは、従って、トライ・ステート・モード
時にそのドレインに生じる過電圧に対するシールドの働
きをする。第4のNFETデバイスのドレインは、第2
のPFETデバイスのゲートに結合され、第2のPFE
Tデバイスのソースは、チップ電源VDDに結合されてい
る。第2のPFETデバイスのドレインは、第1のPF
ETデバイスのソースに結合され、第1のPFETデバ
イスのゲートは、インバータの出力に結合され、そのド
レインは、出力パッドに結合されている。
ステート・モードで動作する場合、第3のステージが必
要になる。第3のステージには、ソースが出力パッドに
結合され、ゲートがチップ電源VDDに結合され、ドレイ
ンが第4のNFETデバイスのドレインと第2のPFE
Tデバイスのゲートの両方に結合された、第3のPFE
Tデバイスが含まれている。トライ・ステート・モード
において、第1及び第2のステージがディスエイブルに
なると、外部装置によって出力パッドを駆動することが
可能になる。出力パッドが外部からの駆動で低レベルに
なると、第1及び第3のPFETデバイスがオフにな
り、出力パッドが第2のステージから有効に分離され
る。出力パッドが、駆動されてVDD+VTを超える電圧
VD5になると、第2のステージの第1のPFETデバイ
スがオンになり、ドレイン・ゲート間電圧VDG>VDDに
よる過電圧条件にさらされることになる可能性がある。
第2のPFETデバイスのドレインが駆動されてVD5に
なると、第2のPFETデバイスがオンになり、電流が
第1と第2のPFETデバイスを介して出力パッドから
チップ電源に流れる。しかし、本発明の場合には、同時
に、第3のPFETデバイスがオンになって、第2のP
FETデバイスのゲートをVD5にし、これによって、第
2のPFETデバイスがオンになるのが阻止されるた
め、この問題は解消される。このため、その端子のうち
の任意の2つの間における電圧もVDDを超えることがな
く、第1と第2のPFETデバイスを介して、出力パッ
ドからチップ電源に流れる電流もないという保証が得ら
れる。
本発明には、耐高電圧CMOS入力受信回路も含まれて
いる。該受信回路には、ソースが入力パッドに結合さ
れ、ゲートがチップ電源VDDに結合され、ドレインがイ
ンバータの入力に結合されたNFETデバイスが含まれ
ている。NFETデバイスは、そのドレイン・ノードに
おけるVDD−VTの最大電圧を許容することによって受
信回路に対するシールドの働きをする。耐高電圧CMO
S入力受信回路に対する強化策として、ソースがチップ
電源VDDに結合され、ドレインがNFETデバイスのド
レインとインバータの入力の両方に結合され、ゲートが
インバータの出力に結合されたPFETデバイスが挿入
される。PFETは、プル・アップ・デバイスとして機
能し、インバータの入力における論理レベルを高レベル
すなわちVDDにする。
圧COMS入力受信回路の電圧耐性は、2つの新規の技
法を用いることによって得られる。まず、常にオンのシ
ールド・トランジスタを用いることによって、パッド回
路における任意のトランジスタの任意の2端子間におけ
る過電圧条件が阻止される。第2に、PFETデバイス
の場合、通常はデバイスのソース(VDD)に接続される
バック・ゲート(Nウェル基板)が、より高い電源VD5
に接続するように改善される。この結果、順バイアスを
かけて、過電流がデバイスのNウェルに流入するように
しなくても、PFETデバイスのドレイン電圧はVDDを
超えることが可能になる。
ッドを必要とする用途に用いられる本発明による耐高電
圧CMOS入力/出力パッド回路が示されている。図1
には、耐高電圧CMOS出力駆動回路100が示され、
図2には、強化された実施例が示され、図3には、耐高
電圧CMOS入力受信回路200が示されている。
耐高電圧CMOS駆動回路100が示されている。さら
に詳細に後述するように、図1の耐高電圧CMOS出力
駆動回路100によって、出力パッドを3つの状態、す
なわち、低レベル、高レベル、及び、ハイ・インピーダ
ンス(トライ・ステート)の1つにする機能性が得られ
る。耐高電圧CMOS出力駆動回路100の機能性は、
3つの機能ステージ、すなわち、低ステージS1、高ス
テージS2、及び、トライ・ステート・ステージS3に
分割することが可能である。
30に結合された第1のデータ入力ノードN13が含ま
れている。好適な実施例の場合、インバータ2は、図2
に示す、PFETデバイスM15及びNFETデバイス
M16から構成される相補対称インバータを用いて実施
される。インバータ2の出力31は、ノードN12にお
いて第1のNFETデバイスM5のゲート32に結合さ
れている。第1のNFETデバイスM5は、ソース34
がアースに結合され、ドレイン33がノードN10にお
いて第2のNFETデバイスM4のソース37に結合さ
れている。電源VDDは、第2のNFETデバイスM4の
ゲート35に結合されている。第2のNFETデバイス
M4のドレイン36は、パッド・ノードN7に結合され
ている。
に結合された第2のデータ入力ノードN1が含まれてい
る。好適な実施例の場合、インバータ1は、図2に示
す、PFETデバイスM13及びNFETデバイスM1
4から構成される相補対称インバータを用いて実施され
る。インバータ1の出力11は、ノードN2において第
1のPFETデバイスM3のゲート12に結合される。
第2のデータ入力ノードN1は、第3のNFETデバイ
スM9のゲート16にも結合されている。第3のNFE
TデバイスM9は、ソース18がアースに結合され、ド
レイン17が第4のNFETデバイスM8のソース20
に結合されている。第4のNFETデバイスM8は、ゲ
ート19が電源VDDに結合され、ドレイン21が第2の
PFETデバイスM2のゲート25に結合されている。
第2のPFETデバイスM2は、ソース26が電源VDD
に結合され、ドレイン27が第1のPFETデバイスM
3のソース13に結合されている。第1のPFETデバ
イスM3のドレイン14は、パッド・ノードN7に結合
されている。
ース24がパッド・ノードN7に結合され、ゲート22
が電源VDDに結合され、ドレインがノードN4において
NFETデバイスM8のドレイン21と第2のPFET
デバイスM2のゲート25の両方に結合された第3のP
FETデバイスM7が含まれている。
要な設計上の特徴には、PFETデバイスM2、M3、
及び、M7のNウェル基板をVD5の高電源に結合するよ
うに改善することが含まれる。通常、MOSデバイスの
場合、デバイスの基板本体は、内部でソースに結合され
ている。従って、PFETの場合、基板は、通常、チッ
プ電源VDDに結合されることになる。本発明の場合、P
FETデバイスM2、M3、及び、M7のそれぞれの基
板すなわちバック・ゲートを高電源VD5に結合すること
によって、M2、M3、及び、M7のドレイン及びソー
スの電圧はVDDを超えることが可能になるので、順バイ
アスをかけることによって、PFETのNウェルに過電
流が流入し、トランジスタが永久的な損傷を被るといっ
たことは生じない。この状況が生じる可能性が最も高い
のは、耐高電圧CMOS出力駆動回路100がトライ・
ステート・モードで動作しており、外部デバイスが出力
パッド95をVD5にする場合である。しかし、それは、
耐高電圧CMOS出力駆動回路100が出力パッド95
をVDDに駆動している際の過渡現象のいくつかにおける
短い時間に生じる可能性もある。PFETのバック・ゲ
ートをVD5に結合し、ソースをVDDに結合する結果の1
つは、より高いバック・ゲート電圧の導入によってチャ
ネル形成に変化が生じることによる、所与のVGSに対す
るトランジスタのドレイン・ソース間電流IDSの減少で
ある。IDSの減少は、トランジスタのサイズを大きく
することによって克服することが可能である。
ノードN13及びN1において受信する入力データ信号
D0及びD1によって決まる3状態の1つで動作する。D
0及びD1が、両方とも低レベルの場合、耐高電圧CMO
S出力駆動回路100は、出力パッド95を低レベルに
する。D0及びD1が両方とも高レベルの場合、出力パッ
ド95は高レベルに駆動される。D0が高レベル、D1が
低レベルの場合は、耐高電圧CMOS出力駆動回路10
0は、トライ・ステートになる。トライ・ステート動作
中、耐高電圧出力駆動回路100は、外部接続された集
積回路がより高い電源で動作することによって生じる過
電圧状態から保護される。
00は、それぞれ、ノードN13及びノードN1におい
てデータ入力信号D0及びD1を受信する働きをする。低
ステージS1は、ノードN13において入力信号D0を
受信し、高ステージS2及びトライ・ステート・ステー
ジS3は、ノードN1において入力信号D1を受信す
る。入力データD0及びD1は、低レベルまたは高レベ
ル、すなわち、受信電圧レベルVlowまたはVhighとい
う2進値である。好適な実施例の場合、Vlow=0V、
Vhigh=3.3Vである。さらに、耐高電圧CMOS出
力駆動回路100に用いられるNFET及びPFET
は、それぞれ、しきい値電圧VTを特徴とする。好適な
実施例の場合、NFETのしきい値電圧、VTは約0.
7Vであり、PFETのしきい値電圧、VTは約0.6
〜0.8Vである。
5を低レベルにする働きをする場合、入力データ信号D
0及びD1は、両方とも低レベルになり、従って、N1及
びN13は、両方とも、電位がVlowになる。低ステー
ジS1は、出力パッド95を低レベルにする機能を果た
す。Vlowは、インバータ2によってVhighに反転され
る。インバータ2の出力31は、ノードN12におい
て、NFETデバイスM5のゲート32に結合されてい
るので、ゲート32も電位はVhighになる。NFETデ
バイスM5のソース34は、アースに結合されているの
で、ゲート・ソース間電圧VGSは3.3V(VGS=V
high=3.3V)になる。VGS>VTのため、M5がオ
ンになり、ノードN10及びM4のソース37が大地電
位になる。M4のゲート35は、VDDに結合されている
ので、ゲート・ソース間電圧VGSが、しきい値電圧VT
を超えて、M4がオンになり、パッド・ノードN7にお
いて出力パッド95が大地電位すなわちVlowになる。
ージS2は、下記のようにディスエイブルになる。電位
がVlowのノードN1がインバータ1の入力に結合さ
れ、その出力11から反転信号Vhighが送り出される。
PFETデバイスM3のゲート12が、ノードN2にお
いてインバータ1に結合され、従って、電位がVhighに
なる。PFETデバイスM3のソース13は、VDD+V
Tを超えないので、PFETデバイスM3はオフにな
り、高ステージS2はディスエイブルになる。
・ステート・ステージS3が同様にディスエイブルにな
る。低ステージS1によって低レベルになる(Vlow)
出力パッド95は、ノードN7においてPFETデバイ
スM7のソース24に結合されるので、PFETデバイ
スM7のソース24も電位Vlowになる。次に、PFE
TデバイスM7のゲート22がチップ電源VDDに結合さ
れるので、正のゲート・ソース間電圧VGSによってM7
がオフになり、この結果、トライ・ステート・ステージ
S3がディスエイブルになる。
5を高レベルにする働きをする場合、入力データ信号D
0及びD1は、両方とも高レベルになり、従って、N1及
びN13は、両方とも、電位がVhighになる。
ージS2が、出力パッド・ノードN7を高レベルにする
働きをする。N1は、そのソース18がアース
(Vlow)に結合されたNFETデバイスM9のゲート
16に結合されるので、ゲート・ソース間電圧VGSがV
Tを超えて、NFETデバイスM9がオンになり、電流
がドレイン17からソース18に引き込まれ、ノードN
3がVlowになる。NFETデバイスM8のソース20
は、電位がVlowのノードN3においてNFETデバイ
スM9のドレイン17に結合される。NFETデバイス
M8のゲートは、チップ電源VDDに結合され、ゲート・
ソース間電圧VGSがVTを超えるので、M8がオンにな
り、ノードN4におけるPFETデバイスM2のゲート
25がVlowになる。PFETデバイスM2のソース2
6は、チップ電源VDDに結合されるので、ゲート・ソー
ス間電圧VGSがVTを超えて、PFETデバイスM2が
オンになり、PFETデバイスM3のソース13がノー
ドN6においてVDD=Vhighになる。同時に、データ信
号D1を受信するようにノードN1において結合された
インバータ1の入力10は、電位がVhighになる。イン
バータ1は、信号を反転し、ノードN2においてPFE
TデバイスM3のゲート12に結合された出力11から
Vlowを送り出す。PFETデバイスM3のソース13
は、電位がVhighになるので、ゲート・ソース間電圧V
GSがVTを超え、PFETデバイスM3がオンになっ
て、出力パッド・ノードN7がVhighになる。
作しており、出力パッドを下記のように高レベルにする
場合、トライ・ステート・ステージS3がディスエイブ
ルになる。PFETデバイスM7のソース24は、出力
パッド・ノードN7に結合され、詳細に上述のように、
高ステージS2によって高レベルに駆動されてVhighに
なる。PFETデバイスM7のゲート22は、チップ電
源VDDに結合され、ソース電圧はVDD+VTを超えない
ので、M7がオフになり、トライ・ステート・ステージ
S3がディスエイブルになる。
テージS1は下記のようにディスエイブルになる。ノー
ドN13がインバータ2の入力30に結合され、その出
力31から反転信号Vlowが送り出される。出力31
は、ノードN12においてNFETデバイスM5のゲー
ト32に結合されるので、NFETデバイスM5におけ
るゲート・ソース間電圧VGSがゼロになり、NFETデ
バイスM5がオフになる。NFETデバイスM4のゲー
ト35がチップ電源VDDに結合されるので、NFETデ
バイスM4は、通常オンになり、ノードN10はパッド
・ノードN7の電圧に従うことになる。しかし、パッド
・ノードN7の電圧がVDD−VTによって決まるレベル
以上になると、NFETデバイスM4が飽和に達し、ノ
ードN10における電圧はVDD−VTにとどまることに
なる。以上の説明から明らかなように、NFETデバイ
スM4は、シールドの働きをして、低ステージ1の回路
要素が、任意のデバイスの任意の2端子間においてVDD
を超える電圧を受けないように保護する。好適実施例に
おいて、最高の電圧が発生するのは、出力パッドノード
N7が低レベルであり、VDD電圧が最大の3.6Vの時
である。
ート・モードで動作する場合、別のデバイスによって、
出力パッド・ノードN7が結合された外部バスを駆動で
きるようにするため、低ステージS1及び高ステージS
2がディスエイブルになる。トライ・ステート・モード
の場合、入力データ信号D0及びD1が、それぞれ、高レ
ベル及び低レベルになるので、N13は電位がVhighに
なり、N1は電位がVlowになる。
イスに起因する過電圧状態から耐高電圧CMOS出力駆
動回路100を保護する働きをする。外部デバイスは、
耐高電圧CMOS出力駆動回路100のチップ電源VDD
に対応するものより高いチップ電源VD5で動作すること
が可能である。好適な実施例の場合、VD5=5V及びV
DD=3.3Vであり、従って、VD5>VDD。図2に示す
ように、高電圧のVD5によって生じる損傷を防止する
ため、トライ・ステート・ステージS3は、シールドN
FETデバイスM4、M8、及び、M10に連係して動
作し、耐高電圧CMOS出力駆動回路100の任意のデ
バイスの任意の2端子間には、VDD以上の電圧は生じな
いという保証が得られるようにする。
データD0が高レベルの場合、ノードN13の電位はV
highになる。詳細に上述のように、ノードN13におけ
る電位Vhighによって、NFETデバイスM5がディス
エイブルになる。NFETデバイスM4のゲート35
は、チップ電源VDDに結合されているので、NFETデ
バイスM4がオンになる。ドレイン36に結合されたパ
ッド・ノードN7における電圧がVDD−VTを超える
と、NFETデバイスM4が飽和し、従って、ノードN
10は、決してVDD−VTの電圧すなわち 2.6Vを
超えることがない。NFETデバイスM4は、出力パッ
ド95が外部デバイスによってVD5以上になる場合に、
出力ステージにおけるデバイスが、低ステージ1の任意
のデバイスの任意の2端子間における過電圧状態(すな
わち、好適な実施例の場合、3.6Vを超える)にさら
されないように保護することになるので、耐高電圧CM
OS出力駆動回路100の設計にとって重要である。図
1から明らかなように、パッド・ノードN7が外部駆動
によってVD5になると、M4が飽和し、好適な実施例の
場合、VGS=VDD−VT ≒2.6V、及び、VDS=VD5
−VGS≒2.4Vになる。M4がオンになると、NFE
TデバイスM5のドレイン33に結合されたノードN1
0は、VDD−VTの電位になる可能性があり、耐高電圧
CMOS出力駆動回路100がトライ・ステート・モー
ドで動作している場合、ゲート32の電位がVlowのた
め、M5がオフになり、保護されるドレイン・ソース間
電圧VDSがVDD−VTに等しくなる。
信号D1は低レベルであり、従って、ノードN1は電位
がVlowになる。詳細に上述のように、ノードN1にお
ける電位Vlowによって、パッド・ノードN7がVDD+
VTすなわち 4V未満になると、PFETデバイスM
3とPFETデバイスM7の両方がディスエイブルにな
る。トライ・ステート・モードの場合、外部デバイスに
よって、パッド・ノードN7がVD5にされ、M3とM7
の両方が電流を供給して、ノードN4及びN6がVD5に
なる可能性がある。
スM8はNFETデバイスM9に対するシールドの働き
をする、すなわち、NFETデバイスM8がなければ、
ノードN3がノードN4に結合され、NFETデバイス
M9が、VD5のドレイン・ソース間電圧による過電圧状
態にさらされることになる。シールドNFETデバイス
M8を所定位置に配置すると、ノードN3は、好適な実
施例の場合、最大でVDD−VT、すなわち、〜2.6V
になる。従って、M9のドレイン・ソース間電圧はVDD
−VTになる。NFETデバイスM8のドレイン・ソー
ス間電圧は、好適な実施例の場合、VD5−(VDD−
VT)すなわち〜2.4Vになる。
がVD5になる場合、PFETデバイスM3がオンにな
り、ノードN6におけるM3のソース13はVD5にな
る。ノードN5とN6の間におけるPFETデバイスM
2の両端間における過電圧状態を回避し、PFETデバ
イスM2及びM3が出力パッドからVDDに電流を引き込
むのを阻止するため、PFETデバイスM7を含むトラ
イ・ステート・ステージS3が必要になる。PFETデ
バイスM7は、PFETデバイスM2のゲートをVD5ま
で駆動し、そのゲート・ソース間電圧VGSをゼロまで低
下させることによって、PFETデバイスM2を保護す
る。PFETデバイスM7によって、PFETデバイス
M2がオフの状態にとどまり、電流を供給しないという
保証も得られる。
CMOS出力駆動回路100における全てのデバイスが
保護される。これは、任意のデバイスの任意の2端子間
における過電圧状態とM2及びM3を介して出力パッド
からVDDに流れる過電流の両方を阻止するシールド・ト
ランジスタを用いることによって実現する。さらに、順
バイアスをかけて、過電流を流し、その結果、PFET
のゲート酸化物に損傷を生じさせたり、あるいは、ホッ
ト・キャリヤの注入による損傷を与えたりすることがな
いようにして、PFETのドレインにおける電圧がVDD
を超えることができるようにするため、PFETデバイ
スの基板は、VDDではなくVD5になるように改善され
る。
力駆動回路100の強化バージョンである、好適な本発
明の代替実施例が示されている。図2に示す実施例の場
合、2つの追加NFETデバイスM10及びM11、及
び、インバータ3が、耐高電圧CMOS出力駆動回路に
挿入される。NFETデバイスM10は、ソース43が
パッド・ノードN7に結合され、ゲート41がチップ電
源VDDに結合され、ドレイン42がノードN9において
インバータ3の入力45に結合される。インバータ3
は、出力46がNFETデバイスM11のゲート47に
結合され、M11のソース49は、アースに結合され、
ドレイン48は、ノードN3に結合される。好適な実施
例の場合、インバータ3は、PFETデバイスM17と
NFETデバイスM18から構成されるCMOSインバ
ータを用いて実施される。
モードで動作しており、外部デバイスが、出力パッド9
5を最初に高レベルにし、次に低レベルにする場合に、
PFETデバイスM2の放電遅延時間を短縮することに
ある。M10、インバータ3、及び、M11を含むこの
ループは、外部デバイスがバスを高レベルから低レベル
にした後、再充電の準備を行う働きをする。外部デバイ
スによって、出力パッド95が高レベルからVD5になる
と、PFETデバイスM7は、M2のゲート25をVD5
にする働きをする。外部デバイスが、引き続き、出力パ
ッド95を低レベルにすると、NFETデバイスM10
のソース43がVlowを受信して、M10をオンにし、
M10のゲート42及びインバータ3の入力45をV
lowにする。インバータ3は、その出力46から反転入
力信号Vhighを発生し、該信号はNFETデバイスM1
1のゲート47に結合されて、M11をオンにし、ノー
ドN3においてM8のソース20をVlowにする。M8
がオンになると、M2のゲート25の電位がVlowにな
り、PFETデバイスM2がオンになって、PFETデ
バイスM3のソース13がノードN6においてVDDにな
る。このループがなければ、出力パッド95が、外部デ
バイスによって低レベルになると、M7及びM3はディ
スエイブルになる。M7及びM3がディスエイブルにな
る瞬間、ノードN4は、電位がVD5のままであり、ノー
ドN6は、電位が VD5のままである。PFETデバイ
スM2は、オフになるまで、ゆっくりと放電する。M1
0、インバータ3、及び、M11を含むループは、M2
のゲート25を迅速にVlowにすることによって、放電
プロセスをスピード・アップする。
は、追加PFETデバイスM12が含まれている。PF
ETデバイスM12は、インバータ3によって生じる望
ましくない静電電流を除去する。前述のように、M1
0、インバータ3、及び、M11を含むループにおける
インバータ3は、相補対称デバイスPFETデバイスM
17及びNFETデバイスM18によって実施される。
図2から明らかなように、インバータ3の入力に結合さ
れたノードN9は、出力パッドがVD5にされても、シ
ールドNFETデバイスM10のため、VDD−VTの最
大値に達する。インバータ3に対する入力は、真の高レ
ベル状態VDDにはないため、PFETデバイスM17は
真にカット・オフされるわけではなく、NFETデバイ
スM18は真に飽和するわけではないので、インバータ
3においてVDDからアースにわずかな静電電流が生じる
ことになる。この静電電流を除去するため、ソース52
がチップ電源VDDに結合された追加PFETデバイスM
12が導入され、そのドレイン53はインバータ3の入
力45に結合され、そのゲート51はインバータ3の出
力に結合される。追加PFETデバイスM12は、プル
・アップ・トランジスタの働きをし、ノードN9におけ
るインバータ3の入力をVDD−VTからVDDに引き上げ
るので、PFETデバイスM17が真にカット・オフさ
れ、NFETデバイスM18が真に飽和する。
追加PFETデバイスM1を備えた、耐高電圧CMOS
出力駆動回路100に対する追加強化案が示されてい
る。NFETデバイスM6は、NFETデバイスM5の
ソース34に関してノードN11におけるアース信号を
クリーンに保ち、ドライバによって引き込まれる可能性
のある電流を制限するための電流制限プル・ダウン・ト
ランジスタの働きをする。同様に、PFETデバイスM
1は、PFETデバイスM2のソース26に関してノー
ドN5におけるチップ電源信号VDDをクリーンに保ち、
ドライバによって供給される可能性のある電流を制限す
るための電流制限プル・アップ・トランジスタの働きを
する。
びNFETデバイスM6の代わりとして、並列FET電
流制限ラダーに置き換えることも可能であり、この場
合、ラダーの有効抵抗は、ラダーのFETデバイスのそ
れぞれにおけるゲート電圧のデジタル制御を介してデジ
タル式に選択可能である。FETサイズは、2mA、4
mA、8mA等の一般的な電流の供給に合わせることが
可能である。
200が示されている。図3において明らかなように、
耐高電圧CMOS入力受信回路200には、NFETデ
バイスM19及びインバータ4が含まれている。NFE
TデバイスM19は、ソース60がパッド・ノードN7
において出力パッド95に結合され、ゲート61がチッ
プ電源信号VDDに結合され、ドレイン62がノードN2
0においてインバータ4の入力80に結合されている。
インバータ4の出力81は、チップの内部回路要素(不
図示)によって用いられるように入力ノードN21に結
合される。好適な実施例の場合、インバータ4は、PF
ETデバイスM20及びNFETデバイスM21から構
成される相補対称インバータを用いて実施される。
いて、NFETデバイスM19は、シールド・デバイス
の働きをする。ゲート61は、チップ電源信号VDDに結
合されるので、出力パッド95が外部デバイスによって
VD5になったとしても、M19のドレイン62に結合さ
れたノードM20が、VDD−VTを超えることは決して
ない。従って、M19は、チップの内部回路要素を過電
圧状態から保護する。
する強化案には、追加PFETデバイスM22が含まれ
ている。PFETデバイスM22は、プル・アップ・ト
ランジスタの働きをし、ノードN20をVDD−VTから
VDDにブーストして、望ましくない静電電流を除去す
る。
00と耐高電圧CMOS入力受信回路200は、同じ出
力パッドに設けられている。ドライバ/受信器の組み合
わせによって、例えば、データ・バスにおけるデータ回
線に必要とされる入力と出力の両方を必要とするパッド
のための二重機能性が得られる。
が、以下、本発明の各実施態様の例を示す。
0)を受信して、第1の反転信号を発生するように結合
された第1のインバータ(2)と、チップ・アースに結
合されたソース(34)、前記第1の反転信号を受信す
るように結合されたゲート(32)、及び、ドレイン
(33)を備える第1のNチャネルFETデバイス(M
5)と、前記第1のNチャネルFETデバイス(M5)
の前記ドレイン(33)に結合されたソース(37)、
チップ電源(VDD)に結合されたゲート(35)、及
び、出力パッド・ノード(N7、95)に結合されたド
レイン(36)を備える第2のNチャネルFETデバイ
ス(M4)を含む、前記出力パッド・ノード(N7、9
5)を低レベルにする第1のステージ(低ステージ、S
1)と、第2の入力データ信号(D1)を受信して、第
2の反転信号を発生するように結合された第2のインバ
ータ(1)と、前記第2の反転信号を受信するように結
合されたゲート(12)を備え、さらに、前記出力パッ
ド・ノード(N7、95)に結合されたドレイン(1
4)、高電源(VD5)に結合されたバック・ゲート、及
び、ソース(13)を備える第1のPチャネルFETデ
バイス(M3)と、前記第2の入力データ信号(D1)
を受信するように結合されたゲート(16)、前記チッ
プ・アースに結合されたソース(18)、及び、ドレイ
ン(17)を備えた第3のNチャネルFETデバイス
(M9)と、前記第3のNチャネルFETデバイス(M
9)の前記ドレイン(17)に結合されたソース(2
0)、前記チップ電源(VDD)に結合されたゲート(1
9)、及び、ドレイン(21)を備えた第4のNチャネ
ルFETデバイス(M8)と、前記第4のNチャネルF
ETデバイス(M8)の前記ドレイン(21)に結合さ
れたゲート(25)、前記高電源(VD5)に結合された
バック・ゲート、前記チップ電源(VDD)に結合された
ソース(26)、及び、前記第1のPチャネルFETデ
バイス(M3)の前記ソース(13)に結合されたドレ
イン(27)を備える第2のPチャネルFETデバイス
(M2)を含む、前記出力パッド・ノード(N7、9
5)を高レベルにする第2のステージ(高ステージ、S
2)と、前記出力パッド・ノード(N7、95)に結合
されたソース(24)、前記チップ電源(VDD)に結合
されたゲート(22)、前記高電源(VD5)に結合され
たバック・ゲート、及び、前記第4のNチャネルFET
デバイス(M8)のドレイン(21)及び前記第2のP
チャネルFETデバイス(M2)の前記ゲート(25)
に結合されたドレインを備える第3のPチャネルFET
デバイス(M7)を含む第3のステージ(トライ・ステ
ート・ステージ、S3)と、を含む出力ドライバ回路
(100)を含む集積回路用の耐高電圧CMOSパッド
回路。
(N7、95)に結合されたソース(60)、前記チッ
プ電源(VDD)に結合されたゲート(61)、及び、ド
レイン(62)を備える受信NチャネルFETデバイス
(M19)と、前記受信NチャネルFETデバイス(M
19)の前記ドレイン(62)に結合された入力(8
0)、及び、受信ノード(N21)に結合され、集積回
路の内部回路要素によって用いられるための反転論理受
信信号を発生する出力(81)を備える受信インバータ
を含む受信回路(200)を含むことを特徴とする、実
施態様1に記載の耐高電圧CMOSパッド回路。
00)が、前記出力パッド・ノード(N7、95)に結
合されたソース(43)、前記チップ電源(VDD)に結
合されたゲート(41)、及び、ドレイン(42)を備
える第5のNチャネルFET(M10)と、前記第5の
NチャネルFETデバイス(M10)の前記ドレイン
(42)に結合された入力(45)、及び、出力(4
6)を備える遅延抑制強化回路インバータ(3)と、前
記遅延抑制強化回路インバータの前記出力(46)に結
合されたゲート(47)、前記チップ・アースに結合さ
れたソース(49)、及び、前記第3のNチャネルFE
Tデバイス(M9)の前記ドレイン(17)及び前記第
4のNチャネルFETデバイス(M8)の前記ソース
(20)に結合されたドレイン(48)を備える第6の
NチャネルFETデバイス(M11)を含む前記遅延抑
制強化回路を含むことを特徴とする、実施態様1または
2に記載の耐高電圧CMOSパッド回路。
さらに、前記遅延抑制強化回路インバータ(3)におけ
る静電電流を除去するためのプル・アップ・デバイスを
含むことと、前記プル・アップ・デバイスが、前記チッ
プ電源(VDD)と遅延抑制強化回路インバータ入力(4
5)の間に結合されることを特徴とする実施態様3に記
載の耐高電圧CMOSプル・アップ回路。
スが、前記チップ電源(VDD)に結合されたソース(5
2)、前記遅延抑制強化回路インバータ出力(46)に
結合されたゲート(51)、及び、前記遅延抑制強化回
路インバータ入力(45)に結合されたドレイン(5
3)を備えたPチャネルFETデバイス(M12)を含
むことを特徴とする実施態様4に記載の耐高電圧CMO
Sプル・アップ回路。
(D0)を受信し、反転信号を発生するように結合され
たインバータ(2)と、チップ・アースに結合されたソ
ース(34)、前記反転信号を受信するように結合され
たゲート(32)、及び、ドレイン(33)を備える第
1のNチャネルFETデバイス(M5)と、前記第1の
NチャネルFETデバイス(M5)の前記ドレイン(3
3)に結合されたソース(37)、チップ電源(VDD)
に結合されたゲート(35)、及び、出力パッド・ノー
ド(N7、95)に結合されたドレイン(36)を備え
た第2のNチャネルFETデバイス(M4)を含む、集
積回路の前記出力パッド・ノード(N7、95)を論理
レベル低レベルにするための耐高電圧CMOSプル・ダ
ウン回路。
(D1)を受信して、反転信号を発生するように結合さ
れたインバータ(1)と、前記反転信号を受信するよう
に結合されたゲート(12)を備え、さらに、出力パッ
ド・ノード(N7、95)に結合されたドレイン(1
4)、高電源(VD5)に結合されたバック・ゲート、及
び、ソース(13)を備えた第1のPチャネルFETデ
バイス(M3)と、入力イネーブル信号(D1)を受信
するように結合されたゲート(16)、チップ・アース
に結合されたソース(18)、及び、ドレイン(17)
を備える第1のNチャネルFETデバイス(M9)と、
前記第1のNチャネルFETデバイス(M9)の前記ド
レイン(17)に結合されたソース(20)、チップ電
源(VDD)に結合されたゲート(19)、及び、ドレイ
ン(21)を備える第2のNチャネルFETデバイス
(M8)と、前記第2のNチャネルFETデバイス(M
8)の前記ドレイン(21)に結合されたゲート(2
5)、前記高電源(VD5)に結合されたバック・ゲー
ト、前記チップ電源(VDD)に結合されたソース(2
6)、及び、前記第1のPチャネルFETデバイス(M
3)の前記ソース(13)に結合されたドレイン(2
7)第2のPチャネルFETデバイス(M2)と、前記
出力パッド・ノード(N7、95)に結合されたソース
(24)、前記チップ電源(VDD)に結合されたゲート
(22)、前記高電源(VD5)に結合されたバック・ゲ
ート、及び、前記第2のNチャネルFETデバイス(M
8)の前記ドレイン(21)及び前記第2のPチャネル
FETデバイス(M2)の前記ゲート(25)に結合さ
れたドレインを備える第3のPチャネルFETデバイス
(M7)を含む、集積回路の前記出力パッド・ノード
(N7、95)を論理レベル高レベルにするための耐高
電圧CMOSプル・アップ回路。
(N7、95)に結合されたソース(43)、前記チッ
プ電源(VDD)に結合されたゲート(41)、及び、ド
レイン(42)を備える第3のNチャネルFETデバイ
ス(M10)と、前記第3のNチャネルFETデバイス
(M10)の前記ドレイン(42)に結合された入力
(45)を備え、さらに、出力(46)を備える遅延抑
制強化回路インバータ(3)と、前記遅延抑制強化回路
インバータ出力(46)に結合されたゲート(47)、
前記チップ・アースに結合されたソース(49)、及
び、前記第1のNチャネルFETデバイス(M9)の前
記ドレイン(17)及び前記第2のNチャネルFETデ
バイス(M8)の前記ソース(20)に結合されたドレ
イン(48)を備える第4のNチャネルFETデバイス
(M11)を含む、遅延抑制強化回路を含むことを特徴
とする実施態様7に記載の耐高電圧CMOSプル・アッ
プ回路。
前記遅延抑制強化回路インバータ(3)における静電電
流を除去するためのプル・アップ・デバイスを含むこと
と、前記プル・アップ・デバイスが、前記チップ電源
(VDD)と遅延抑制強化回路インバータ入力(45)の
間に結合されることを特徴とする実施態様8に記載の耐
高電圧CMOSプル・アップ回路。
イスが、前記チップ電源(VDD)に結合されたソース
(52)、遅延抑制強化回路インバータ出力(46)に
結合されたゲート(51)、及び、前記遅延抑制強化回
路インバータ入力(45)に結合されたドレイン(5
3)を含むことを特徴とする実施態様9に記載の耐高電
圧CMOSプル・アップ回路。
は、集積回路の品質、信頼性、または、機能性に悪影響
を及ぼすことなく、過電圧状態にさらすことが可能な、
集積回路のための耐高電圧CMOS入力/出力パッドを
提供する。本発明の耐高電圧CMOS入力/出力パッド
は、外界が0〜5V電源で動作している場合に、0〜
3.3Vの電源を必要とする回路に極めて有効である。
実施例について詳述してきたが、もちろん、本発明の概
念は、別様にさまざまに実施し、用いることが可能であ
り、先行技術による制限がある場合を除いて、前述の請
求項はこうした変更を含むものと解釈されることを意図
したものである。
図である。
動回路の1実施例を示す図である。
図である。
22:PFETデバイス M4、M6、M9、M11、M14、M16、M18:
NFETデバイス M5、M8、M10、M19:シールド・トランジスタ S1:低ステージ S2:高ステージ S3:トライ・ステート・ステージ VDD:低電源電圧 VD5:高電源電圧
Claims (1)
- 【請求項1】第1の入力データ信号を受信して、第1の
反転信号を発生するように結合された第1のインバータ
と、チップ・アースに結合されたソース、前記第1の反
転信号を受信するように結合されたゲート、及び、ドレ
インを備える第1のNチャネルFETデバイスと、前記
第1のNチャネルFETデバイスの前記ドレインに結合
されたソース、チップ電源に結合されたゲート、及び、
出力パッド・ノードに結合されたドレインを備える第2
のNチャネルFETデバイスを含む、前記出力パッド・
ノードを低レベルにする第1のステージと、 第2の入力データ信号を受信して、第2の反転信号を発
生するように結合された第2のインバータと、前記第2
の反転信号を受信するように結合されたゲートを備え、
さらに、前記出力パッド・ノードに結合されたドレイ
ン、高電源に結合されたバック・ゲート、及び、ソース
を備える第1のPチャネルFETデバイスと、前記第2
の入力データ信号を受信するように結合されたゲート、
前記チップ・アースに結合されたソース、及び、ドレイ
ンを備えた第3のNチャネルFETデバイスと、前記第
3のNチャネルFETデバイスの前記ドレインに結合さ
れたソース、前記チップ電源に結合されたゲート、及
び、ドレインを備えた第4のNチャネルFETデバイス
と、前記第4のNチャネルFETデバイスの前記ドレイ
ンに結合されたゲート、前記高電源に結合されたバック
・ゲート、前記チップ電源に結合されたソース、及び、
前記第1のPチャネルFETデバイスの前記ソースに結
合されたドレインを備える第2のPチャネルFETデバ
イスを含む、前記出力パッド・ノードを高レベルにする
第2のステージと、 前記出力パッド・ノードに結合されたソース、前記チッ
プ電源に結合されたゲート、前記高電源に結合されたバ
ック・ゲート、及び、前記第4のNチャネルFETデバ
イスのドレイン及び前記第2のPチャネルFETデバイ
スの前記ゲートに結合されたドレインを備える第3のP
チャネルFETデバイスを含む第3のステージと、を含
む出力ドライバ回路を含む集積回路用の耐高電圧CMO
Sパッド回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US520,218 | 1995-08-28 | ||
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---|---|
JPH09121150A true JPH09121150A (ja) | 1997-05-06 |
JP3916694B2 JP3916694B2 (ja) | 2007-05-16 |
Family
ID=24071665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20440896A Expired - Fee Related JP3916694B2 (ja) | 1995-08-28 | 1996-08-02 | 耐高電圧cmos入力/出力パッド回路 |
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Country | Link |
---|---|
US (1) | US5646809A (ja) |
JP (1) | JP3916694B2 (ja) |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051208 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060106 |
|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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|
A711 | Notification of change in applicant |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060728 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060802 |
|
AA92 | Notification that decision to refuse application was cancelled |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070207 |
|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |