JPH09121150A - 耐高電圧ｃｍｏｓ入力／出力パッド回路 - Google Patents
耐高電圧ｃｍｏｓ入力／出力パッド回路Info
- Publication number
- JPH09121150A JPH09121150A JP8204408A JP20440896A JPH09121150A JP H09121150 A JPH09121150 A JP H09121150A JP 8204408 A JP8204408 A JP 8204408A JP 20440896 A JP20440896 A JP 20440896A JP H09121150 A JPH09121150 A JP H09121150A
- Authority
- JP
- Japan
- Prior art keywords
- coupled
- drain
- source
- node
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明の目的は、電源電圧、駆動電圧が異なる
ＩＣが混在しているＩＣにおいて、両ＩＣ間で、パッド
・トランジスタに損傷を加えたり、あるいは、集積回路
の信頼性または品質の低下のおそれが生じないようにし
て、集積回路に過電圧を印加することが可能な回路を提
供することにある。 【解決手段】ＣＭＯＳ出力駆動回路及び入力受信回路の
耐高電圧性は、２つの新規の技法を用いることによって
得られる。まず、常にオンのシールド・トランジスタを
用いることによって、パッド回路における任意のトラン
ジスタの任意の２端子間における過電圧条件が阻止され
る。次に、ＰＦＥＴデバイスの場合、通常はデバイスの
ソース（ＶDD）に接続されるバック・ゲート（Ｎウェル
基板）が、より高い電源ＶD5に接続するように改善され
る。この結果、順バイアスをかけて、過電流がデバイス
のＮウェルに流入するようにしなくても、ＰＦＥＴデバ
イスのドレイン電圧はＶDDを超えることが可能になる。
ＩＣが混在しているＩＣにおいて、両ＩＣ間で、パッド
・トランジスタに損傷を加えたり、あるいは、集積回路
の信頼性または品質の低下のおそれが生じないようにし
て、集積回路に過電圧を印加することが可能な回路を提
供することにある。 【解決手段】ＣＭＯＳ出力駆動回路及び入力受信回路の
耐高電圧性は、２つの新規の技法を用いることによって
得られる。まず、常にオンのシールド・トランジスタを
用いることによって、パッド回路における任意のトラン
ジスタの任意の２端子間における過電圧条件が阻止され
る。次に、ＰＦＥＴデバイスの場合、通常はデバイスの
ソース（ＶDD）に接続されるバック・ゲート（Ｎウェル
基板）が、より高い電源ＶD5に接続するように改善され
る。この結果、順バイアスをかけて、過電流がデバイス
のＮウェルに流入するようにしなくても、ＰＦＥＴデバ
イスのドレイン電圧はＶDDを超えることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路のパ
ッド回路に関するものであり、とりわけ、耐高電圧ＣＭ
ＯＳ入力／出力パッド回路に関するものである。
ッド回路に関するものであり、とりわけ、耐高電圧ＣＭ
ＯＳ入力／出力パッド回路に関するものである。
【０００２】
【従来の技術】集積密度、高性能、信頼性のある回路、
及び、低電力を追求する最新の集積回路（ＩＣ）製造プ
ロセスにおいて、最近はＩＣチップを動作させるのに必
要な電源電圧を低下させる措置が講じられるようになっ
てきた。この電圧を低下させると、製造プロセスにおい
て、集積回路の信頼性及び品質について劣化することな
く、形状寸法を小さくし、性能を向上させることが可能
になる。
及び、低電力を追求する最新の集積回路（ＩＣ）製造プ
ロセスにおいて、最近はＩＣチップを動作させるのに必
要な電源電圧を低下させる措置が講じられるようになっ
てきた。この電圧を低下させると、製造プロセスにおい
て、集積回路の信頼性及び品質について劣化することな
く、形状寸法を小さくし、性能を向上させることが可能
になる。
【０００３】低電源電圧を用いる結果の１つとして、入
力及び出力パッドが、ＩＣの電源電圧より高い外部電圧
によって損傷を受けやすくなる。この状況は、より高い
電圧電源で動作し、入力／出力パッドに電気的に結合さ
れている外部装置によって、該パッドがＩＣの電源より
高い電圧まで駆動される場合に発生することが多い。ま
た、この状況は、ＩＣの電源における過渡スパイクから
生じる可能性もある。過電圧がトランジスタの３つの端
子（ゲート、ソース、ドレイン）のうち任意の２つの間
に生じると損傷を被る。
力及び出力パッドが、ＩＣの電源電圧より高い外部電圧
によって損傷を受けやすくなる。この状況は、より高い
電圧電源で動作し、入力／出力パッドに電気的に結合さ
れている外部装置によって、該パッドがＩＣの電源より
高い電圧まで駆動される場合に発生することが多い。ま
た、この状況は、ＩＣの電源における過渡スパイクから
生じる可能性もある。過電圧がトランジスタの３つの端
子（ゲート、ソース、ドレイン）のうち任意の２つの間
に生じると損傷を被る。
【０００４】さらに、トランジスタのドレインからソー
スに大量の電流が流れるのを放置しておくと、ホット・
キャリヤの注入によって、トランジスタのゲート酸化膜
に損傷を生じる。トランジスタがオンの場合、トランジ
スタのソースとドレイン間に過電圧が印加されると、過
電流が流れて、トランジスタが永久的な損傷を受けるこ
とがある。
スに大量の電流が流れるのを放置しておくと、ホット・
キャリヤの注入によって、トランジスタのゲート酸化膜
に損傷を生じる。トランジスタがオンの場合、トランジ
スタのソースとドレイン間に過電圧が印加されると、過
電流が流れて、トランジスタが永久的な損傷を受けるこ
とがある。
【０００５】上記状況に関連した例が、集積回路におけ
る５Ｖから３．３Ｖへの移行に見受けられる。この移行
を行うと、５Ｖと３．３Ｖの両方で同じバスを駆動する
応用例が実施されつつある。５Ｖと３．３Ｖのチップに
よる駆動及び受信論理レベルは通常同じであるため、上
記状況が起り得る。例えば、５Ｖと３．３Ｖのチップ
は、両方とも、論理「１」が２．４Ｖを超える任意の電
圧であり、論理「０」が０．４Ｖ以下の任意の電圧であ
るとみなす。しかし、混合ＩＣ応用例の結果として、
３．３Ｖのソースで電力供給を受けるＩＣは、５Ｖの信
号に耐える必要がある。これらの信号は超高速信号であ
る可能性もあるため、３．３Ｖ チップは、増大する伝
送回線のスパイク及び速度の上昇によって生じる反射に
対しても耐性を持たねばならない。
る５Ｖから３．３Ｖへの移行に見受けられる。この移行
を行うと、５Ｖと３．３Ｖの両方で同じバスを駆動する
応用例が実施されつつある。５Ｖと３．３Ｖのチップに
よる駆動及び受信論理レベルは通常同じであるため、上
記状況が起り得る。例えば、５Ｖと３．３Ｖのチップ
は、両方とも、論理「１」が２．４Ｖを超える任意の電
圧であり、論理「０」が０．４Ｖ以下の任意の電圧であ
るとみなす。しかし、混合ＩＣ応用例の結果として、
３．３Ｖのソースで電力供給を受けるＩＣは、５Ｖの信
号に耐える必要がある。これらの信号は超高速信号であ
る可能性もあるため、３．３Ｖ チップは、増大する伝
送回線のスパイク及び速度の上昇によって生じる反射に
対しても耐性を持たねばならない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、電源
電圧、駆動電圧が異なるＩＣが混在しているＩＣにおい
て、両ＩＣ間で、パッド・トランジスタに損傷を加えた
り、あるいは、集積回路の信頼性または品質の低下のお
それが生じないようにして、集積回路に過電圧を印加す
ることが可能な回路を提供することにある。
電圧、駆動電圧が異なるＩＣが混在しているＩＣにおい
て、両ＩＣ間で、パッド・トランジスタに損傷を加えた
り、あるいは、集積回路の信頼性または品質の低下のお
それが生じないようにして、集積回路に過電圧を印加す
ることが可能な回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明には、出力パッド
を低レベル、高レベル、あるいはトライ・ステートにす
るための３つの関連するステージから構成される耐高電
圧ＣＭＯＳ出力駆動回路が含まれている。
を低レベル、高レベル、あるいはトライ・ステートにす
るための３つの関連するステージから構成される耐高電
圧ＣＭＯＳ出力駆動回路が含まれている。
【０００８】耐高電圧ＣＭＯＳ出力駆動回路が動作し、
出力パッドを低レベルにすると、第１のステージが使用
可能になる。第１のステージには、そのソースがアース
に結合されている第１のＮＦＥＴ（ＮチャンネルＦＥ
Ｔ、以下ＮＦＥＴで記述する）デバイスのゲートに結合
された、インバータが含まれている。第１のＮＦＥＴの
ドレインは、第２のＮＦＥＴのソースに結合されてい
る。第２のＮＦＥＴのゲートは、チップ電源ＶDDに結合
されており、従って、そのソースにおける電圧がＶDD−
ＶTを超えることはないという保証が得られるが、ここ
で、ＶTはＮＦＥＴデバイスのしきい値電圧である。ト
ライ・ステート動作の場合、第２のＮＦＥＴは、第１の
ステージを出力パッドに生じる過電圧から防護する働き
をする。
出力パッドを低レベルにすると、第１のステージが使用
可能になる。第１のステージには、そのソースがアース
に結合されている第１のＮＦＥＴ（ＮチャンネルＦＥ
Ｔ、以下ＮＦＥＴで記述する）デバイスのゲートに結合
された、インバータが含まれている。第１のＮＦＥＴの
ドレインは、第２のＮＦＥＴのソースに結合されてい
る。第２のＮＦＥＴのゲートは、チップ電源ＶDDに結合
されており、従って、そのソースにおける電圧がＶDD−
ＶTを超えることはないという保証が得られるが、ここ
で、ＶTはＮＦＥＴデバイスのしきい値電圧である。ト
ライ・ステート動作の場合、第２のＮＦＥＴは、第１の
ステージを出力パッドに生じる過電圧から防護する働き
をする。
【０００９】耐高電圧ＣＭＯＳ出力駆動回路が動作し、
出力パッドを高レベルにすると、第２のステージが使用
可能になる。第２のステージには、第１のＰＦＥＴ（Ｐ
チャンネルＦＥＴ、以下ＰＦＥＴで記述する）デバイス
のゲートに結合された、インバータが含まれている。第
２のステージには、そのソースがアースに結合され、そ
のゲートがインバータの入力に結合された、第３のＮＦ
ＥＴデバイスも含まれている。第３のＮＦＥＴデバイス
のドレインは、第４のＮＦＥＴデバイスのソースに結合
されており、第４のＮＦＥＴデバイスのゲートは、その
ソースにおける電圧がＶDD−ＶTを決して超えることが
ないようにチップ電源ＶDDに結合されている。第４のＮ
ＦＥＴデバイスは、従って、トライ・ステート・モード
時にそのドレインに生じる過電圧に対するシールドの働
きをする。第４のＮＦＥＴデバイスのドレインは、第２
のＰＦＥＴデバイスのゲートに結合され、第２のＰＦＥ
Ｔデバイスのソースは、チップ電源ＶDDに結合されてい
る。第２のＰＦＥＴデバイスのドレインは、第１のＰＦ
ＥＴデバイスのソースに結合され、第１のＰＦＥＴデバ
イスのゲートは、インバータの出力に結合され、そのド
レインは、出力パッドに結合されている。
出力パッドを高レベルにすると、第２のステージが使用
可能になる。第２のステージには、第１のＰＦＥＴ（Ｐ
チャンネルＦＥＴ、以下ＰＦＥＴで記述する）デバイス
のゲートに結合された、インバータが含まれている。第
２のステージには、そのソースがアースに結合され、そ
のゲートがインバータの入力に結合された、第３のＮＦ
ＥＴデバイスも含まれている。第３のＮＦＥＴデバイス
のドレインは、第４のＮＦＥＴデバイスのソースに結合
されており、第４のＮＦＥＴデバイスのゲートは、その
ソースにおける電圧がＶDD−ＶTを決して超えることが
ないようにチップ電源ＶDDに結合されている。第４のＮ
ＦＥＴデバイスは、従って、トライ・ステート・モード
時にそのドレインに生じる過電圧に対するシールドの働
きをする。第４のＮＦＥＴデバイスのドレインは、第２
のＰＦＥＴデバイスのゲートに結合され、第２のＰＦＥ
Ｔデバイスのソースは、チップ電源ＶDDに結合されてい
る。第２のＰＦＥＴデバイスのドレインは、第１のＰＦ
ＥＴデバイスのソースに結合され、第１のＰＦＥＴデバ
イスのゲートは、インバータの出力に結合され、そのド
レインは、出力パッドに結合されている。
【００１０】耐高電圧ＣＭＯＳ出力駆動回路がトライ・
ステート・モードで動作する場合、第３のステージが必
要になる。第３のステージには、ソースが出力パッドに
結合され、ゲートがチップ電源ＶDDに結合され、ドレイ
ンが第４のＮＦＥＴデバイスのドレインと第２のＰＦＥ
Ｔデバイスのゲートの両方に結合された、第３のＰＦＥ
Ｔデバイスが含まれている。トライ・ステート・モード
において、第１及び第２のステージがディスエイブルに
なると、外部装置によって出力パッドを駆動することが
可能になる。出力パッドが外部からの駆動で低レベルに
なると、第１及び第３のＰＦＥＴデバイスがオフにな
り、出力パッドが第２のステージから有効に分離され
る。出力パッドが、駆動されてＶDD＋ＶTを超える電圧
ＶD5になると、第２のステージの第１のＰＦＥＴデバイ
スがオンになり、ドレイン・ゲート間電圧ＶDG＞ＶDDに
よる過電圧条件にさらされることになる可能性がある。
第２のＰＦＥＴデバイスのドレインが駆動されてＶD5に
なると、第２のＰＦＥＴデバイスがオンになり、電流が
第１と第２のＰＦＥＴデバイスを介して出力パッドから
チップ電源に流れる。しかし、本発明の場合には、同時
に、第３のＰＦＥＴデバイスがオンになって、第２のＰ
ＦＥＴデバイスのゲートをＶD5にし、これによって、第
２のＰＦＥＴデバイスがオンになるのが阻止されるた
め、この問題は解消される。このため、その端子のうち
の任意の２つの間における電圧もＶDDを超えることがな
く、第１と第２のＰＦＥＴデバイスを介して、出力パッ
ドからチップ電源に流れる電流もないという保証が得ら
れる。
ステート・モードで動作する場合、第３のステージが必
要になる。第３のステージには、ソースが出力パッドに
結合され、ゲートがチップ電源ＶDDに結合され、ドレイ
ンが第４のＮＦＥＴデバイスのドレインと第２のＰＦＥ
Ｔデバイスのゲートの両方に結合された、第３のＰＦＥ
Ｔデバイスが含まれている。トライ・ステート・モード
において、第１及び第２のステージがディスエイブルに
なると、外部装置によって出力パッドを駆動することが
可能になる。出力パッドが外部からの駆動で低レベルに
なると、第１及び第３のＰＦＥＴデバイスがオフにな
り、出力パッドが第２のステージから有効に分離され
る。出力パッドが、駆動されてＶDD＋ＶTを超える電圧
ＶD5になると、第２のステージの第１のＰＦＥＴデバイ
スがオンになり、ドレイン・ゲート間電圧ＶDG＞ＶDDに
よる過電圧条件にさらされることになる可能性がある。
第２のＰＦＥＴデバイスのドレインが駆動されてＶD5に
なると、第２のＰＦＥＴデバイスがオンになり、電流が
第１と第２のＰＦＥＴデバイスを介して出力パッドから
チップ電源に流れる。しかし、本発明の場合には、同時
に、第３のＰＦＥＴデバイスがオンになって、第２のＰ
ＦＥＴデバイスのゲートをＶD5にし、これによって、第
２のＰＦＥＴデバイスがオンになるのが阻止されるた
め、この問題は解消される。このため、その端子のうち
の任意の２つの間における電圧もＶDDを超えることがな
く、第１と第２のＰＦＥＴデバイスを介して、出力パッ
ドからチップ電源に流れる電流もないという保証が得ら
れる。
【００１１】耐高電圧ＣＭＯＳ出力駆動回路に加えて、
本発明には、耐高電圧ＣＭＯＳ入力受信回路も含まれて
いる。該受信回路には、ソースが入力パッドに結合さ
れ、ゲートがチップ電源ＶDDに結合され、ドレインがイ
ンバータの入力に結合されたＮＦＥＴデバイスが含まれ
ている。ＮＦＥＴデバイスは、そのドレイン・ノードに
おけるＶDD−ＶTの最大電圧を許容することによって受
信回路に対するシールドの働きをする。耐高電圧ＣＭＯ
Ｓ入力受信回路に対する強化策として、ソースがチップ
電源ＶDDに結合され、ドレインがＮＦＥＴデバイスのド
レインとインバータの入力の両方に結合され、ゲートが
インバータの出力に結合されたＰＦＥＴデバイスが挿入
される。ＰＦＥＴは、プル・アップ・デバイスとして機
能し、インバータの入力における論理レベルを高レベル
すなわちＶDDにする。
本発明には、耐高電圧ＣＭＯＳ入力受信回路も含まれて
いる。該受信回路には、ソースが入力パッドに結合さ
れ、ゲートがチップ電源ＶDDに結合され、ドレインがイ
ンバータの入力に結合されたＮＦＥＴデバイスが含まれ
ている。ＮＦＥＴデバイスは、そのドレイン・ノードに
おけるＶDD−ＶTの最大電圧を許容することによって受
信回路に対するシールドの働きをする。耐高電圧ＣＭＯ
Ｓ入力受信回路に対する強化策として、ソースがチップ
電源ＶDDに結合され、ドレインがＮＦＥＴデバイスのド
レインとインバータの入力の両方に結合され、ゲートが
インバータの出力に結合されたＰＦＥＴデバイスが挿入
される。ＰＦＥＴは、プル・アップ・デバイスとして機
能し、インバータの入力における論理レベルを高レベル
すなわちＶDDにする。
【００１２】耐高電圧ＣＭＯＳ出力駆動回路及び耐高電
圧ＣＯＭＳ入力受信回路の電圧耐性は、２つの新規の技
法を用いることによって得られる。まず、常にオンのシ
ールド・トランジスタを用いることによって、パッド回
路における任意のトランジスタの任意の２端子間におけ
る過電圧条件が阻止される。第２に、ＰＦＥＴデバイス
の場合、通常はデバイスのソース（ＶDD）に接続される
バック・ゲート（Ｎウェル基板）が、より高い電源ＶD5
に接続するように改善される。この結果、順バイアスを
かけて、過電流がデバイスのＮウェルに流入するように
しなくても、ＰＦＥＴデバイスのドレイン電圧はＶDDを
超えることが可能になる。
圧ＣＯＭＳ入力受信回路の電圧耐性は、２つの新規の技
法を用いることによって得られる。まず、常にオンのシ
ールド・トランジスタを用いることによって、パッド回
路における任意のトランジスタの任意の２端子間におけ
る過電圧条件が阻止される。第２に、ＰＦＥＴデバイス
の場合、通常はデバイスのソース（ＶDD）に接続される
バック・ゲート（Ｎウェル基板）が、より高い電源ＶD5
に接続するように改善される。この結果、順バイアスを
かけて、過電流がデバイスのＮウェルに流入するように
しなくても、ＰＦＥＴデバイスのドレイン電圧はＶDDを
超えることが可能になる。
【００１３】
【実施例】本明細書の図面には、耐高電圧入力／出力パ
ッドを必要とする用途に用いられる本発明による耐高電
圧ＣＭＯＳ入力／出力パッド回路が示されている。図１
には、耐高電圧ＣＭＯＳ出力駆動回路１００が示され、
図２には、強化された実施例が示され、図３には、耐高
電圧ＣＭＯＳ入力受信回路２００が示されている。
ッドを必要とする用途に用いられる本発明による耐高電
圧ＣＭＯＳ入力／出力パッド回路が示されている。図１
には、耐高電圧ＣＭＯＳ出力駆動回路１００が示され、
図２には、強化された実施例が示され、図３には、耐高
電圧ＣＭＯＳ入力受信回路２００が示されている。
【００１４】１．出力ドライバ 次に図面を詳細に検討すると、図１には、本発明による
耐高電圧ＣＭＯＳ駆動回路１００が示されている。さら
に詳細に後述するように、図１の耐高電圧ＣＭＯＳ出力
駆動回路１００によって、出力パッドを３つの状態、す
なわち、低レベル、高レベル、及び、ハイ・インピーダ
ンス（トライ・ステート）の１つにする機能性が得られ
る。耐高電圧ＣＭＯＳ出力駆動回路１００の機能性は、
３つの機能ステージ、すなわち、低ステージＳ１、高ス
テージＳ２、及び、トライ・ステート・ステージＳ３に
分割することが可能である。
耐高電圧ＣＭＯＳ駆動回路１００が示されている。さら
に詳細に後述するように、図１の耐高電圧ＣＭＯＳ出力
駆動回路１００によって、出力パッドを３つの状態、す
なわち、低レベル、高レベル、及び、ハイ・インピーダ
ンス（トライ・ステート）の１つにする機能性が得られ
る。耐高電圧ＣＭＯＳ出力駆動回路１００の機能性は、
３つの機能ステージ、すなわち、低ステージＳ１、高ス
テージＳ２、及び、トライ・ステート・ステージＳ３に
分割することが可能である。
【００１５】低ステージＳ１には、インバータ２の入力
３０に結合された第１のデータ入力ノードＮ１３が含ま
れている。好適な実施例の場合、インバータ２は、図２
に示す、ＰＦＥＴデバイスＭ１５及びＮＦＥＴデバイス
Ｍ１６から構成される相補対称インバータを用いて実施
される。インバータ２の出力３１は、ノードＮ１２にお
いて第１のＮＦＥＴデバイスＭ５のゲート３２に結合さ
れている。第１のＮＦＥＴデバイスＭ５は、ソース３４
がアースに結合され、ドレイン３３がノードＮ１０にお
いて第２のＮＦＥＴデバイスＭ４のソース３７に結合さ
れている。電源ＶDDは、第２のＮＦＥＴデバイスＭ４の
ゲート３５に結合されている。第２のＮＦＥＴデバイス
Ｍ４のドレイン３６は、パッド・ノードＮ７に結合され
ている。
３０に結合された第１のデータ入力ノードＮ１３が含ま
れている。好適な実施例の場合、インバータ２は、図２
に示す、ＰＦＥＴデバイスＭ１５及びＮＦＥＴデバイス
Ｍ１６から構成される相補対称インバータを用いて実施
される。インバータ２の出力３１は、ノードＮ１２にお
いて第１のＮＦＥＴデバイスＭ５のゲート３２に結合さ
れている。第１のＮＦＥＴデバイスＭ５は、ソース３４
がアースに結合され、ドレイン３３がノードＮ１０にお
いて第２のＮＦＥＴデバイスＭ４のソース３７に結合さ
れている。電源ＶDDは、第２のＮＦＥＴデバイスＭ４の
ゲート３５に結合されている。第２のＮＦＥＴデバイス
Ｍ４のドレイン３６は、パッド・ノードＮ７に結合され
ている。
【００１６】高ステージＳ２には、インバータ１の入力
に結合された第２のデータ入力ノードＮ１が含まれてい
る。好適な実施例の場合、インバータ１は、図２に示
す、ＰＦＥＴデバイスＭ１３及びＮＦＥＴデバイスＭ１
４から構成される相補対称インバータを用いて実施され
る。インバータ１の出力１１は、ノードＮ２において第
１のＰＦＥＴデバイスＭ３のゲート１２に結合される。
第２のデータ入力ノードＮ１は、第３のＮＦＥＴデバイ
スＭ９のゲート１６にも結合されている。第３のＮＦＥ
ＴデバイスＭ９は、ソース１８がアースに結合され、ド
レイン１７が第４のＮＦＥＴデバイスＭ８のソース２０
に結合されている。第４のＮＦＥＴデバイスＭ８は、ゲ
ート１９が電源ＶDDに結合され、ドレイン２１が第２の
ＰＦＥＴデバイスＭ２のゲート２５に結合されている。
第２のＰＦＥＴデバイスＭ２は、ソース２６が電源ＶDD
に結合され、ドレイン２７が第１のＰＦＥＴデバイスＭ
３のソース１３に結合されている。第１のＰＦＥＴデバ
イスＭ３のドレイン１４は、パッド・ノードＮ７に結合
されている。
に結合された第２のデータ入力ノードＮ１が含まれてい
る。好適な実施例の場合、インバータ１は、図２に示
す、ＰＦＥＴデバイスＭ１３及びＮＦＥＴデバイスＭ１
４から構成される相補対称インバータを用いて実施され
る。インバータ１の出力１１は、ノードＮ２において第
１のＰＦＥＴデバイスＭ３のゲート１２に結合される。
第２のデータ入力ノードＮ１は、第３のＮＦＥＴデバイ
スＭ９のゲート１６にも結合されている。第３のＮＦＥ
ＴデバイスＭ９は、ソース１８がアースに結合され、ド
レイン１７が第４のＮＦＥＴデバイスＭ８のソース２０
に結合されている。第４のＮＦＥＴデバイスＭ８は、ゲ
ート１９が電源ＶDDに結合され、ドレイン２１が第２の
ＰＦＥＴデバイスＭ２のゲート２５に結合されている。
第２のＰＦＥＴデバイスＭ２は、ソース２６が電源ＶDD
に結合され、ドレイン２７が第１のＰＦＥＴデバイスＭ
３のソース１３に結合されている。第１のＰＦＥＴデバ
イスＭ３のドレイン１４は、パッド・ノードＮ７に結合
されている。
【００１７】トライ・ステート・ステージＳ３には、ソ
ース２４がパッド・ノードＮ７に結合され、ゲート２２
が電源ＶDDに結合され、ドレインがノードＮ４において
ＮＦＥＴデバイスＭ８のドレイン２１と第２のＰＦＥＴ
デバイスＭ２のゲート２５の両方に結合された第３のＰ
ＦＥＴデバイスＭ７が含まれている。
ース２４がパッド・ノードＮ７に結合され、ゲート２２
が電源ＶDDに結合され、ドレインがノードＮ４において
ＮＦＥＴデバイスＭ８のドレイン２１と第２のＰＦＥＴ
デバイスＭ２のゲート２５の両方に結合された第３のＰ
ＦＥＴデバイスＭ７が含まれている。
【００１８】耐高電圧ＣＭＯＳ出力駆動回路１００の重
要な設計上の特徴には、ＰＦＥＴデバイスＭ２、Ｍ３、
及び、Ｍ７のＮウェル基板をＶD5の高電源に結合するよ
うに改善することが含まれる。通常、ＭＯＳデバイスの
場合、デバイスの基板本体は、内部でソースに結合され
ている。従って、ＰＦＥＴの場合、基板は、通常、チッ
プ電源ＶDDに結合されることになる。本発明の場合、Ｐ
ＦＥＴデバイスＭ２、Ｍ３、及び、Ｍ７のそれぞれの基
板すなわちバック・ゲートを高電源ＶD5に結合すること
によって、Ｍ２、Ｍ３、及び、Ｍ７のドレイン及びソー
スの電圧はＶDDを超えることが可能になるので、順バイ
アスをかけることによって、ＰＦＥＴのＮウェルに過電
流が流入し、トランジスタが永久的な損傷を被るといっ
たことは生じない。この状況が生じる可能性が最も高い
のは、耐高電圧ＣＭＯＳ出力駆動回路１００がトライ・
ステート・モードで動作しており、外部デバイスが出力
パッド９５をＶD5にする場合である。しかし、それは、
耐高電圧ＣＭＯＳ出力駆動回路１００が出力パッド９５
をＶDDに駆動している際の過渡現象のいくつかにおける
短い時間に生じる可能性もある。ＰＦＥＴのバック・ゲ
ートをＶD5に結合し、ソースをＶDDに結合する結果の１
つは、より高いバック・ゲート電圧の導入によってチャ
ネル形成に変化が生じることによる、所与のＶGSに対す
るトランジスタのドレイン・ソース間電流ＩDSの減少で
ある。ＩＤＳの減少は、トランジスタのサイズを大きく
することによって克服することが可能である。
要な設計上の特徴には、ＰＦＥＴデバイスＭ２、Ｍ３、
及び、Ｍ７のＮウェル基板をＶD5の高電源に結合するよ
うに改善することが含まれる。通常、ＭＯＳデバイスの
場合、デバイスの基板本体は、内部でソースに結合され
ている。従って、ＰＦＥＴの場合、基板は、通常、チッ
プ電源ＶDDに結合されることになる。本発明の場合、Ｐ
ＦＥＴデバイスＭ２、Ｍ３、及び、Ｍ７のそれぞれの基
板すなわちバック・ゲートを高電源ＶD5に結合すること
によって、Ｍ２、Ｍ３、及び、Ｍ７のドレイン及びソー
スの電圧はＶDDを超えることが可能になるので、順バイ
アスをかけることによって、ＰＦＥＴのＮウェルに過電
流が流入し、トランジスタが永久的な損傷を被るといっ
たことは生じない。この状況が生じる可能性が最も高い
のは、耐高電圧ＣＭＯＳ出力駆動回路１００がトライ・
ステート・モードで動作しており、外部デバイスが出力
パッド９５をＶD5にする場合である。しかし、それは、
耐高電圧ＣＭＯＳ出力駆動回路１００が出力パッド９５
をＶDDに駆動している際の過渡現象のいくつかにおける
短い時間に生じる可能性もある。ＰＦＥＴのバック・ゲ
ートをＶD5に結合し、ソースをＶDDに結合する結果の１
つは、より高いバック・ゲート電圧の導入によってチャ
ネル形成に変化が生じることによる、所与のＶGSに対す
るトランジスタのドレイン・ソース間電流ＩDSの減少で
ある。ＩＤＳの減少は、トランジスタのサイズを大きく
することによって克服することが可能である。
【００１９】耐高電圧ＣＭＯＳ出力駆動回路１００は、
ノードＮ１３及びＮ１において受信する入力データ信号
Ｄ0及びＤ1によって決まる３状態の１つで動作する。Ｄ
0及びＤ1が、両方とも低レベルの場合、耐高電圧ＣＭＯ
Ｓ出力駆動回路１００は、出力パッド９５を低レベルに
する。Ｄ0及びＤ1が両方とも高レベルの場合、出力パッ
ド９５は高レベルに駆動される。Ｄ0が高レベル、Ｄ1が
低レベルの場合は、耐高電圧ＣＭＯＳ出力駆動回路１０
０は、トライ・ステートになる。トライ・ステート動作
中、耐高電圧出力駆動回路１００は、外部接続された集
積回路がより高い電源で動作することによって生じる過
電圧状態から保護される。
ノードＮ１３及びＮ１において受信する入力データ信号
Ｄ0及びＤ1によって決まる３状態の１つで動作する。Ｄ
0及びＤ1が、両方とも低レベルの場合、耐高電圧ＣＭＯ
Ｓ出力駆動回路１００は、出力パッド９５を低レベルに
する。Ｄ0及びＤ1が両方とも高レベルの場合、出力パッ
ド９５は高レベルに駆動される。Ｄ0が高レベル、Ｄ1が
低レベルの場合は、耐高電圧ＣＭＯＳ出力駆動回路１０
０は、トライ・ステートになる。トライ・ステート動作
中、耐高電圧出力駆動回路１００は、外部接続された集
積回路がより高い電源で動作することによって生じる過
電圧状態から保護される。
【００２０】一般に、耐高電圧ＣＭＯＳ出力駆動回路１
００は、それぞれ、ノードＮ１３及びノードＮ１におい
てデータ入力信号Ｄ0及びＤ1を受信する働きをする。低
ステージＳ１は、ノードＮ１３において入力信号Ｄ0を
受信し、高ステージＳ２及びトライ・ステート・ステー
ジＳ３は、ノードＮ１において入力信号Ｄ1を受信す
る。入力データＤ0及びＤ1は、低レベルまたは高レベ
ル、すなわち、受信電圧レベルＶlowまたはＶhighとい
う２進値である。好適な実施例の場合、Ｖlow＝０Ｖ、
Ｖhigh＝３．３Ｖである。さらに、耐高電圧ＣＭＯＳ出
力駆動回路１００に用いられるＮＦＥＴ及びＰＦＥＴ
は、それぞれ、しきい値電圧ＶTを特徴とする。好適な
実施例の場合、ＮＦＥＴのしきい値電圧、ＶTは約０．
７Ｖであり、ＰＦＥＴのしきい値電圧、ＶTは約０．６
〜０．８Ｖである。
００は、それぞれ、ノードＮ１３及びノードＮ１におい
てデータ入力信号Ｄ0及びＤ1を受信する働きをする。低
ステージＳ１は、ノードＮ１３において入力信号Ｄ0を
受信し、高ステージＳ２及びトライ・ステート・ステー
ジＳ３は、ノードＮ１において入力信号Ｄ1を受信す
る。入力データＤ0及びＤ1は、低レベルまたは高レベ
ル、すなわち、受信電圧レベルＶlowまたはＶhighとい
う２進値である。好適な実施例の場合、Ｖlow＝０Ｖ、
Ｖhigh＝３．３Ｖである。さらに、耐高電圧ＣＭＯＳ出
力駆動回路１００に用いられるＮＦＥＴ及びＰＦＥＴ
は、それぞれ、しきい値電圧ＶTを特徴とする。好適な
実施例の場合、ＮＦＥＴのしきい値電圧、ＶTは約０．
７Ｖであり、ＰＦＥＴのしきい値電圧、ＶTは約０．６
〜０．８Ｖである。
【００２１】ａ．低レベルにする 耐高電圧ＣＭＯＳ出力駆動回路１００が、出力パッド９
５を低レベルにする働きをする場合、入力データ信号Ｄ
0及びＤ1は、両方とも低レベルになり、従って、Ｎ１及
びＮ１３は、両方とも、電位がＶlowになる。低ステー
ジＳ１は、出力パッド９５を低レベルにする機能を果た
す。Ｖlowは、インバータ２によってＶhighに反転され
る。インバータ２の出力３１は、ノードＮ１２におい
て、ＮＦＥＴデバイスＭ５のゲート３２に結合されてい
るので、ゲート３２も電位はＶhighになる。ＮＦＥＴデ
バイスＭ５のソース３４は、アースに結合されているの
で、ゲート・ソース間電圧ＶGSは３．３Ｖ（ＶGS＝Ｖ
high＝３．３Ｖ）になる。ＶGS＞ＶTのため、Ｍ５がオ
ンになり、ノードＮ１０及びＭ４のソース３７が大地電
位になる。Ｍ４のゲート３５は、ＶDDに結合されている
ので、ゲート・ソース間電圧ＶGSが、しきい値電圧ＶT
を超えて、Ｍ４がオンになり、パッド・ノードＮ７にお
いて出力パッド９５が大地電位すなわちＶlowになる。
５を低レベルにする働きをする場合、入力データ信号Ｄ
0及びＤ1は、両方とも低レベルになり、従って、Ｎ１及
びＮ１３は、両方とも、電位がＶlowになる。低ステー
ジＳ１は、出力パッド９５を低レベルにする機能を果た
す。Ｖlowは、インバータ２によってＶhighに反転され
る。インバータ２の出力３１は、ノードＮ１２におい
て、ＮＦＥＴデバイスＭ５のゲート３２に結合されてい
るので、ゲート３２も電位はＶhighになる。ＮＦＥＴデ
バイスＭ５のソース３４は、アースに結合されているの
で、ゲート・ソース間電圧ＶGSは３．３Ｖ（ＶGS＝Ｖ
high＝３．３Ｖ）になる。ＶGS＞ＶTのため、Ｍ５がオ
ンになり、ノードＮ１０及びＭ４のソース３７が大地電
位になる。Ｍ４のゲート３５は、ＶDDに結合されている
ので、ゲート・ソース間電圧ＶGSが、しきい値電圧ＶT
を超えて、Ｍ４がオンになり、パッド・ノードＮ７にお
いて出力パッド９５が大地電位すなわちＶlowになる。
【００２２】Ｄ0とＤ1の両方が低レベルの場合、高ステ
ージＳ２は、下記のようにディスエイブルになる。電位
がＶlowのノードＮ１がインバータ１の入力に結合さ
れ、その出力１１から反転信号Ｖhighが送り出される。
ＰＦＥＴデバイスＭ３のゲート１２が、ノードＮ２にお
いてインバータ１に結合され、従って、電位がＶhighに
なる。ＰＦＥＴデバイスＭ３のソース１３は、ＶDD＋Ｖ
Tを超えないので、ＰＦＥＴデバイスＭ３はオフにな
り、高ステージＳ２はディスエイブルになる。
ージＳ２は、下記のようにディスエイブルになる。電位
がＶlowのノードＮ１がインバータ１の入力に結合さ
れ、その出力１１から反転信号Ｖhighが送り出される。
ＰＦＥＴデバイスＭ３のゲート１２が、ノードＮ２にお
いてインバータ１に結合され、従って、電位がＶhighに
なる。ＰＦＥＴデバイスＭ３のソース１３は、ＶDD＋Ｖ
Tを超えないので、ＰＦＥＴデバイスＭ３はオフにな
り、高ステージＳ２はディスエイブルになる。
【００２３】Ｄ0とＤ1の両方が低レベルの場合、トライ
・ステート・ステージＳ３が同様にディスエイブルにな
る。低ステージＳ１によって低レベルになる（Ｖlow）
出力パッド９５は、ノードＮ７においてＰＦＥＴデバイ
スＭ７のソース２４に結合されるので、ＰＦＥＴデバイ
スＭ７のソース２４も電位Ｖlowになる。次に、ＰＦＥ
ＴデバイスＭ７のゲート２２がチップ電源ＶDDに結合さ
れるので、正のゲート・ソース間電圧ＶGSによってＭ７
がオフになり、この結果、トライ・ステート・ステージ
Ｓ３がディスエイブルになる。
・ステート・ステージＳ３が同様にディスエイブルにな
る。低ステージＳ１によって低レベルになる（Ｖlow）
出力パッド９５は、ノードＮ７においてＰＦＥＴデバイ
スＭ７のソース２４に結合されるので、ＰＦＥＴデバイ
スＭ７のソース２４も電位Ｖlowになる。次に、ＰＦＥ
ＴデバイスＭ７のゲート２２がチップ電源ＶDDに結合さ
れるので、正のゲート・ソース間電圧ＶGSによってＭ７
がオフになり、この結果、トライ・ステート・ステージ
Ｓ３がディスエイブルになる。
【００２４】ｂ．高レベルにする 耐高電圧ＣＭＯＳ出力駆動回路１００が、出力パッド９
５を高レベルにする働きをする場合、入力データ信号Ｄ
0及びＤ1は、両方とも高レベルになり、従って、Ｎ１及
びＮ１３は、両方とも、電位がＶhighになる。
５を高レベルにする働きをする場合、入力データ信号Ｄ
0及びＤ1は、両方とも高レベルになり、従って、Ｎ１及
びＮ１３は、両方とも、電位がＶhighになる。
【００２５】ノードＮ１の電位がＶhighの場合、高ステ
ージＳ２が、出力パッド・ノードＮ７を高レベルにする
働きをする。Ｎ１は、そのソース１８がアース
（Ｖlow）に結合されたＮＦＥＴデバイスＭ９のゲート
１６に結合されるので、ゲート・ソース間電圧ＶGSがＶ
Tを超えて、ＮＦＥＴデバイスＭ９がオンになり、電流
がドレイン１７からソース１８に引き込まれ、ノードＮ
３がＶlowになる。ＮＦＥＴデバイスＭ８のソース２０
は、電位がＶlowのノードＮ３においてＮＦＥＴデバイ
スＭ９のドレイン１７に結合される。ＮＦＥＴデバイス
Ｍ８のゲートは、チップ電源ＶDDに結合され、ゲート・
ソース間電圧ＶGSがＶTを超えるので、Ｍ８がオンにな
り、ノードＮ４におけるＰＦＥＴデバイスＭ２のゲート
２５がＶlowになる。ＰＦＥＴデバイスＭ２のソース２
６は、チップ電源ＶDDに結合されるので、ゲート・ソー
ス間電圧ＶGSがＶTを超えて、ＰＦＥＴデバイスＭ２が
オンになり、ＰＦＥＴデバイスＭ３のソース１３がノー
ドＮ６においてＶDD＝Ｖhighになる。同時に、データ信
号Ｄ１を受信するようにノードＮ１において結合された
インバータ１の入力１０は、電位がＶhighになる。イン
バータ１は、信号を反転し、ノードＮ２においてＰＦＥ
ＴデバイスＭ３のゲート１２に結合された出力１１から
Ｖlowを送り出す。ＰＦＥＴデバイスＭ３のソース１３
は、電位がＶhighになるので、ゲート・ソース間電圧Ｖ
ＧＳがＶTを超え、ＰＦＥＴデバイスＭ３がオンになっ
て、出力パッド・ノードＮ７がＶhighになる。
ージＳ２が、出力パッド・ノードＮ７を高レベルにする
働きをする。Ｎ１は、そのソース１８がアース
（Ｖlow）に結合されたＮＦＥＴデバイスＭ９のゲート
１６に結合されるので、ゲート・ソース間電圧ＶGSがＶ
Tを超えて、ＮＦＥＴデバイスＭ９がオンになり、電流
がドレイン１７からソース１８に引き込まれ、ノードＮ
３がＶlowになる。ＮＦＥＴデバイスＭ８のソース２０
は、電位がＶlowのノードＮ３においてＮＦＥＴデバイ
スＭ９のドレイン１７に結合される。ＮＦＥＴデバイス
Ｍ８のゲートは、チップ電源ＶDDに結合され、ゲート・
ソース間電圧ＶGSがＶTを超えるので、Ｍ８がオンにな
り、ノードＮ４におけるＰＦＥＴデバイスＭ２のゲート
２５がＶlowになる。ＰＦＥＴデバイスＭ２のソース２
６は、チップ電源ＶDDに結合されるので、ゲート・ソー
ス間電圧ＶGSがＶTを超えて、ＰＦＥＴデバイスＭ２が
オンになり、ＰＦＥＴデバイスＭ３のソース１３がノー
ドＮ６においてＶDD＝Ｖhighになる。同時に、データ信
号Ｄ１を受信するようにノードＮ１において結合された
インバータ１の入力１０は、電位がＶhighになる。イン
バータ１は、信号を反転し、ノードＮ２においてＰＦＥ
ＴデバイスＭ３のゲート１２に結合された出力１１から
Ｖlowを送り出す。ＰＦＥＴデバイスＭ３のソース１３
は、電位がＶhighになるので、ゲート・ソース間電圧Ｖ
ＧＳがＶTを超え、ＰＦＥＴデバイスＭ３がオンになっ
て、出力パッド・ノードＮ７がＶhighになる。
【００２６】耐高電圧ＣＭＯＳ出力駆動回路１００が動
作しており、出力パッドを下記のように高レベルにする
場合、トライ・ステート・ステージＳ３がディスエイブ
ルになる。ＰＦＥＴデバイスＭ７のソース２４は、出力
パッド・ノードＮ７に結合され、詳細に上述のように、
高ステージＳ２によって高レベルに駆動されてＶhighに
なる。ＰＦＥＴデバイスＭ７のゲート２２は、チップ電
源ＶDDに結合され、ソース電圧はＶDD＋ＶTを超えない
ので、Ｍ７がオフになり、トライ・ステート・ステージ
Ｓ３がディスエイブルになる。
作しており、出力パッドを下記のように高レベルにする
場合、トライ・ステート・ステージＳ３がディスエイブ
ルになる。ＰＦＥＴデバイスＭ７のソース２４は、出力
パッド・ノードＮ７に結合され、詳細に上述のように、
高ステージＳ２によって高レベルに駆動されてＶhighに
なる。ＰＦＥＴデバイスＭ７のゲート２２は、チップ電
源ＶDDに結合され、ソース電圧はＶDD＋ＶTを超えない
ので、Ｍ７がオフになり、トライ・ステート・ステージ
Ｓ３がディスエイブルになる。
【００２７】ノードＮ１３の電位がＶhighの場合、低ス
テージＳ１は下記のようにディスエイブルになる。ノー
ドＮ１３がインバータ２の入力３０に結合され、その出
力３１から反転信号Ｖlowが送り出される。出力３１
は、ノードＮ１２においてＮＦＥＴデバイスＭ５のゲー
ト３２に結合されるので、ＮＦＥＴデバイスＭ５におけ
るゲート・ソース間電圧ＶGSがゼロになり、ＮＦＥＴデ
バイスＭ５がオフになる。ＮＦＥＴデバイスＭ４のゲー
ト３５がチップ電源ＶDDに結合されるので、ＮＦＥＴデ
バイスＭ４は、通常オンになり、ノードＮ１０はパッド
・ノードＮ７の電圧に従うことになる。しかし、パッド
・ノードＮ７の電圧がＶDD−ＶTによって決まるレベル
以上になると、ＮＦＥＴデバイスＭ４が飽和に達し、ノ
ードＮ１０における電圧はＶDD−ＶTにとどまることに
なる。以上の説明から明らかなように、ＮＦＥＴデバイ
スＭ４は、シールドの働きをして、低ステージ１の回路
要素が、任意のデバイスの任意の２端子間においてＶDD
を超える電圧を受けないように保護する。好適実施例に
おいて、最高の電圧が発生するのは、出力パッドノード
Ｎ７が低レベルであり、ＶDD電圧が最大の３．６Ｖの時
である。
テージＳ１は下記のようにディスエイブルになる。ノー
ドＮ１３がインバータ２の入力３０に結合され、その出
力３１から反転信号Ｖlowが送り出される。出力３１
は、ノードＮ１２においてＮＦＥＴデバイスＭ５のゲー
ト３２に結合されるので、ＮＦＥＴデバイスＭ５におけ
るゲート・ソース間電圧ＶGSがゼロになり、ＮＦＥＴデ
バイスＭ５がオフになる。ＮＦＥＴデバイスＭ４のゲー
ト３５がチップ電源ＶDDに結合されるので、ＮＦＥＴデ
バイスＭ４は、通常オンになり、ノードＮ１０はパッド
・ノードＮ７の電圧に従うことになる。しかし、パッド
・ノードＮ７の電圧がＶDD−ＶTによって決まるレベル
以上になると、ＮＦＥＴデバイスＭ４が飽和に達し、ノ
ードＮ１０における電圧はＶDD−ＶTにとどまることに
なる。以上の説明から明らかなように、ＮＦＥＴデバイ
スＭ４は、シールドの働きをして、低ステージ１の回路
要素が、任意のデバイスの任意の２端子間においてＶDD
を超える電圧を受けないように保護する。好適実施例に
おいて、最高の電圧が発生するのは、出力パッドノード
Ｎ７が低レベルであり、ＶDD電圧が最大の３．６Ｖの時
である。
【００２８】ｃ．トライ・ステート・モード 耐高電圧ＣＭＯＳ出力駆動回路１００が、トライ・ステ
ート・モードで動作する場合、別のデバイスによって、
出力パッド・ノードＮ７が結合された外部バスを駆動で
きるようにするため、低ステージＳ１及び高ステージＳ
２がディスエイブルになる。トライ・ステート・モード
の場合、入力データ信号Ｄ0及びＤ1が、それぞれ、高レ
ベル及び低レベルになるので、Ｎ１３は電位がＶhighに
なり、Ｎ１は電位がＶlowになる。
ート・モードで動作する場合、別のデバイスによって、
出力パッド・ノードＮ７が結合された外部バスを駆動で
きるようにするため、低ステージＳ１及び高ステージＳ
２がディスエイブルになる。トライ・ステート・モード
の場合、入力データ信号Ｄ0及びＤ1が、それぞれ、高レ
ベル及び低レベルになるので、Ｎ１３は電位がＶhighに
なり、Ｎ１は電位がＶlowになる。
【００２９】トライ・ステート・ステージは、外部デバ
イスに起因する過電圧状態から耐高電圧ＣＭＯＳ出力駆
動回路１００を保護する働きをする。外部デバイスは、
耐高電圧ＣＭＯＳ出力駆動回路１００のチップ電源ＶDD
に対応するものより高いチップ電源ＶD5で動作すること
が可能である。好適な実施例の場合、ＶD5＝５Ｖ及びＶ
DD＝３．３Ｖであり、従って、ＶD5＞ＶDD。図２に示す
ように、高電圧のＶＤ５によって生じる損傷を防止する
ため、トライ・ステート・ステージＳ３は、シールドＮ
ＦＥＴデバイスＭ４、Ｍ８、及び、Ｍ１０に連係して動
作し、耐高電圧ＣＭＯＳ出力駆動回路１００の任意のデ
バイスの任意の２端子間には、ＶDD以上の電圧は生じな
いという保証が得られるようにする。
イスに起因する過電圧状態から耐高電圧ＣＭＯＳ出力駆
動回路１００を保護する働きをする。外部デバイスは、
耐高電圧ＣＭＯＳ出力駆動回路１００のチップ電源ＶDD
に対応するものより高いチップ電源ＶD5で動作すること
が可能である。好適な実施例の場合、ＶD5＝５Ｖ及びＶ
DD＝３．３Ｖであり、従って、ＶD5＞ＶDD。図２に示す
ように、高電圧のＶＤ５によって生じる損傷を防止する
ため、トライ・ステート・ステージＳ３は、シールドＮ
ＦＥＴデバイスＭ４、Ｍ８、及び、Ｍ１０に連係して動
作し、耐高電圧ＣＭＯＳ出力駆動回路１００の任意のデ
バイスの任意の２端子間には、ＶDD以上の電圧は生じな
いという保証が得られるようにする。
【００３０】トライ・ステート・モードにおいて、入力
データＤ0が高レベルの場合、ノードＮ１３の電位はＶ
highになる。詳細に上述のように、ノードＮ１３におけ
る電位Ｖhighによって、ＮＦＥＴデバイスＭ５がディス
エイブルになる。ＮＦＥＴデバイスＭ４のゲート３５
は、チップ電源ＶDDに結合されているので、ＮＦＥＴデ
バイスＭ４がオンになる。ドレイン３６に結合されたパ
ッド・ノードＮ７における電圧がＶDD−ＶTを超える
と、ＮＦＥＴデバイスＭ４が飽和し、従って、ノードＮ
１０は、決してＶDD−ＶTの電圧すなわち ２．６Ｖを
超えることがない。ＮＦＥＴデバイスＭ４は、出力パッ
ド９５が外部デバイスによってＶD5以上になる場合に、
出力ステージにおけるデバイスが、低ステージ１の任意
のデバイスの任意の２端子間における過電圧状態（すな
わち、好適な実施例の場合、３．６Ｖを超える）にさら
されないように保護することになるので、耐高電圧ＣＭ
ＯＳ出力駆動回路１００の設計にとって重要である。図
１から明らかなように、パッド・ノードＮ７が外部駆動
によってＶD5になると、Ｍ４が飽和し、好適な実施例の
場合、ＶGS＝ＶDD−ＶT ≒２．６Ｖ、及び、ＶDS＝ＶD5
−ＶGS≒２．４Ｖになる。Ｍ４がオンになると、ＮＦＥ
ＴデバイスＭ５のドレイン３３に結合されたノードＮ１
０は、ＶDD−ＶTの電位になる可能性があり、耐高電圧
ＣＭＯＳ出力駆動回路１００がトライ・ステート・モー
ドで動作している場合、ゲート３２の電位がＶlowのた
め、Ｍ５がオフになり、保護されるドレイン・ソース間
電圧ＶDSがＶDD−ＶTに等しくなる。
データＤ0が高レベルの場合、ノードＮ１３の電位はＶ
highになる。詳細に上述のように、ノードＮ１３におけ
る電位Ｖhighによって、ＮＦＥＴデバイスＭ５がディス
エイブルになる。ＮＦＥＴデバイスＭ４のゲート３５
は、チップ電源ＶDDに結合されているので、ＮＦＥＴデ
バイスＭ４がオンになる。ドレイン３６に結合されたパ
ッド・ノードＮ７における電圧がＶDD−ＶTを超える
と、ＮＦＥＴデバイスＭ４が飽和し、従って、ノードＮ
１０は、決してＶDD−ＶTの電圧すなわち ２．６Ｖを
超えることがない。ＮＦＥＴデバイスＭ４は、出力パッ
ド９５が外部デバイスによってＶD5以上になる場合に、
出力ステージにおけるデバイスが、低ステージ１の任意
のデバイスの任意の２端子間における過電圧状態（すな
わち、好適な実施例の場合、３．６Ｖを超える）にさら
されないように保護することになるので、耐高電圧ＣＭ
ＯＳ出力駆動回路１００の設計にとって重要である。図
１から明らかなように、パッド・ノードＮ７が外部駆動
によってＶD5になると、Ｍ４が飽和し、好適な実施例の
場合、ＶGS＝ＶDD−ＶT ≒２．６Ｖ、及び、ＶDS＝ＶD5
−ＶGS≒２．４Ｖになる。Ｍ４がオンになると、ＮＦＥ
ＴデバイスＭ５のドレイン３３に結合されたノードＮ１
０は、ＶDD−ＶTの電位になる可能性があり、耐高電圧
ＣＭＯＳ出力駆動回路１００がトライ・ステート・モー
ドで動作している場合、ゲート３２の電位がＶlowのた
め、Ｍ５がオフになり、保護されるドレイン・ソース間
電圧ＶDSがＶDD−ＶTに等しくなる。
【００３１】トライ・ステート・モードの場合、データ
信号Ｄ1は低レベルであり、従って、ノードＮ１は電位
がＶlowになる。詳細に上述のように、ノードＮ１にお
ける電位Ｖlowによって、パッド・ノードＮ７がＶDD＋
ＶTすなわち ４Ｖ未満になると、ＰＦＥＴデバイスＭ
３とＰＦＥＴデバイスＭ７の両方がディスエイブルにな
る。トライ・ステート・モードの場合、外部デバイスに
よって、パッド・ノードＮ７がＶD5にされ、Ｍ３とＭ７
の両方が電流を供給して、ノードＮ４及びＮ６がＶD5に
なる可能性がある。
信号Ｄ1は低レベルであり、従って、ノードＮ１は電位
がＶlowになる。詳細に上述のように、ノードＮ１にお
ける電位Ｖlowによって、パッド・ノードＮ７がＶDD＋
ＶTすなわち ４Ｖ未満になると、ＰＦＥＴデバイスＭ
３とＰＦＥＴデバイスＭ７の両方がディスエイブルにな
る。トライ・ステート・モードの場合、外部デバイスに
よって、パッド・ノードＮ７がＶD5にされ、Ｍ３とＭ７
の両方が電流を供給して、ノードＮ４及びＮ６がＶD5に
なる可能性がある。
【００３２】図１から明らかなように、ＮＦＥＴデバイ
スＭ８はＮＦＥＴデバイスＭ９に対するシールドの働き
をする、すなわち、ＮＦＥＴデバイスＭ８がなければ、
ノードＮ３がノードＮ４に結合され、ＮＦＥＴデバイス
Ｍ９が、ＶD5のドレイン・ソース間電圧による過電圧状
態にさらされることになる。シールドＮＦＥＴデバイス
Ｍ８を所定位置に配置すると、ノードＮ３は、好適な実
施例の場合、最大でＶDD−ＶT、すなわち、〜２．６Ｖ
になる。従って、Ｍ９のドレイン・ソース間電圧はＶDD
−ＶTになる。ＮＦＥＴデバイスＭ８のドレイン・ソー
ス間電圧は、好適な実施例の場合、ＶD5−（ＶDD−
ＶT）すなわち〜２．４Ｖになる。
スＭ８はＮＦＥＴデバイスＭ９に対するシールドの働き
をする、すなわち、ＮＦＥＴデバイスＭ８がなければ、
ノードＮ３がノードＮ４に結合され、ＮＦＥＴデバイス
Ｍ９が、ＶD5のドレイン・ソース間電圧による過電圧状
態にさらされることになる。シールドＮＦＥＴデバイス
Ｍ８を所定位置に配置すると、ノードＮ３は、好適な実
施例の場合、最大でＶDD−ＶT、すなわち、〜２．６Ｖ
になる。従って、Ｍ９のドレイン・ソース間電圧はＶDD
−ＶTになる。ＮＦＥＴデバイスＭ８のドレイン・ソー
ス間電圧は、好適な実施例の場合、ＶD5−（ＶDD−
ＶT）すなわち〜２．４Ｖになる。
【００３３】図２において、パッド・ノードＮ７の電圧
がＶD5になる場合、ＰＦＥＴデバイスＭ３がオンにな
り、ノードＮ６におけるＭ３のソース１３はＶD5にな
る。ノードＮ５とＮ６の間におけるＰＦＥＴデバイスＭ
２の両端間における過電圧状態を回避し、ＰＦＥＴデバ
イスＭ２及びＭ３が出力パッドからＶDDに電流を引き込
むのを阻止するため、ＰＦＥＴデバイスＭ７を含むトラ
イ・ステート・ステージＳ３が必要になる。ＰＦＥＴデ
バイスＭ７は、ＰＦＥＴデバイスＭ２のゲートをＶD5ま
で駆動し、そのゲート・ソース間電圧ＶGSをゼロまで低
下させることによって、ＰＦＥＴデバイスＭ２を保護す
る。ＰＦＥＴデバイスＭ７によって、ＰＦＥＴデバイス
Ｍ２がオフの状態にとどまり、電流を供給しないという
保証も得られる。
がＶD5になる場合、ＰＦＥＴデバイスＭ３がオンにな
り、ノードＮ６におけるＭ３のソース１３はＶD5にな
る。ノードＮ５とＮ６の間におけるＰＦＥＴデバイスＭ
２の両端間における過電圧状態を回避し、ＰＦＥＴデバ
イスＭ２及びＭ３が出力パッドからＶDDに電流を引き込
むのを阻止するため、ＰＦＥＴデバイスＭ７を含むトラ
イ・ステート・ステージＳ３が必要になる。ＰＦＥＴデ
バイスＭ７は、ＰＦＥＴデバイスＭ２のゲートをＶD5ま
で駆動し、そのゲート・ソース間電圧ＶGSをゼロまで低
下させることによって、ＰＦＥＴデバイスＭ２を保護す
る。ＰＦＥＴデバイスＭ７によって、ＰＦＥＴデバイス
Ｍ２がオフの状態にとどまり、電流を供給しないという
保証も得られる。
【００３４】以上の説明から明らかなように、耐高電圧
ＣＭＯＳ出力駆動回路１００における全てのデバイスが
保護される。これは、任意のデバイスの任意の２端子間
における過電圧状態とＭ２及びＭ３を介して出力パッド
からＶDDに流れる過電流の両方を阻止するシールド・ト
ランジスタを用いることによって実現する。さらに、順
バイアスをかけて、過電流を流し、その結果、ＰＦＥＴ
のゲート酸化物に損傷を生じさせたり、あるいは、ホッ
ト・キャリヤの注入による損傷を与えたりすることがな
いようにして、ＰＦＥＴのドレインにおける電圧がＶDD
を超えることができるようにするため、ＰＦＥＴデバイ
スの基板は、ＶDDではなくＶD5になるように改善され
る。
ＣＭＯＳ出力駆動回路１００における全てのデバイスが
保護される。これは、任意のデバイスの任意の２端子間
における過電圧状態とＭ２及びＭ３を介して出力パッド
からＶDDに流れる過電流の両方を阻止するシールド・ト
ランジスタを用いることによって実現する。さらに、順
バイアスをかけて、過電流を流し、その結果、ＰＦＥＴ
のゲート酸化物に損傷を生じさせたり、あるいは、ホッ
ト・キャリヤの注入による損傷を与えたりすることがな
いようにして、ＰＦＥＴのドレインにおける電圧がＶDD
を超えることができるようにするため、ＰＦＥＴデバイ
スの基板は、ＶDDではなくＶD5になるように改善され
る。
【００３５】図２には、図１に示す耐高電圧ＣＭＯＳ出
力駆動回路１００の強化バージョンである、好適な本発
明の代替実施例が示されている。図２に示す実施例の場
合、２つの追加ＮＦＥＴデバイスＭ１０及びＭ１１、及
び、インバータ３が、耐高電圧ＣＭＯＳ出力駆動回路に
挿入される。ＮＦＥＴデバイスＭ１０は、ソース４３が
パッド・ノードＮ７に結合され、ゲート４１がチップ電
源ＶDDに結合され、ドレイン４２がノードＮ９において
インバータ３の入力４５に結合される。インバータ３
は、出力４６がＮＦＥＴデバイスＭ１１のゲート４７に
結合され、Ｍ１１のソース４９は、アースに結合され、
ドレイン４８は、ノードＮ３に結合される。好適な実施
例の場合、インバータ３は、ＰＦＥＴデバイスＭ１７と
ＮＦＥＴデバイスＭ１８から構成されるＣＭＯＳインバ
ータを用いて実施される。
力駆動回路１００の強化バージョンである、好適な本発
明の代替実施例が示されている。図２に示す実施例の場
合、２つの追加ＮＦＥＴデバイスＭ１０及びＭ１１、及
び、インバータ３が、耐高電圧ＣＭＯＳ出力駆動回路に
挿入される。ＮＦＥＴデバイスＭ１０は、ソース４３が
パッド・ノードＮ７に結合され、ゲート４１がチップ電
源ＶDDに結合され、ドレイン４２がノードＮ９において
インバータ３の入力４５に結合される。インバータ３
は、出力４６がＮＦＥＴデバイスＭ１１のゲート４７に
結合され、Ｍ１１のソース４９は、アースに結合され、
ドレイン４８は、ノードＮ３に結合される。好適な実施
例の場合、インバータ３は、ＰＦＥＴデバイスＭ１７と
ＮＦＥＴデバイスＭ１８から構成されるＣＭＯＳインバ
ータを用いて実施される。
【００３６】追加ループの目的は、トライ・ステート・
モードで動作しており、外部デバイスが、出力パッド９
５を最初に高レベルにし、次に低レベルにする場合に、
ＰＦＥＴデバイスＭ２の放電遅延時間を短縮することに
ある。Ｍ１０、インバータ３、及び、Ｍ１１を含むこの
ループは、外部デバイスがバスを高レベルから低レベル
にした後、再充電の準備を行う働きをする。外部デバイ
スによって、出力パッド９５が高レベルからＶD5になる
と、ＰＦＥＴデバイスＭ７は、Ｍ２のゲート２５をＶD5
にする働きをする。外部デバイスが、引き続き、出力パ
ッド９５を低レベルにすると、ＮＦＥＴデバイスＭ１０
のソース４３がＶlowを受信して、Ｍ１０をオンにし、
Ｍ１０のゲート４２及びインバータ３の入力４５をＶ
lowにする。インバータ３は、その出力４６から反転入
力信号Ｖhighを発生し、該信号はＮＦＥＴデバイスＭ１
１のゲート４７に結合されて、Ｍ１１をオンにし、ノー
ドＮ３においてＭ８のソース２０をＶlowにする。Ｍ８
がオンになると、Ｍ２のゲート２５の電位がＶlowにな
り、ＰＦＥＴデバイスＭ２がオンになって、ＰＦＥＴデ
バイスＭ３のソース１３がノードＮ６においてＶDDにな
る。このループがなければ、出力パッド９５が、外部デ
バイスによって低レベルになると、Ｍ７及びＭ３はディ
スエイブルになる。Ｍ７及びＭ３がディスエイブルにな
る瞬間、ノードＮ４は、電位がＶD5のままであり、ノー
ドＮ６は、電位が ＶD5のままである。ＰＦＥＴデバイ
スＭ２は、オフになるまで、ゆっくりと放電する。Ｍ１
０、インバータ３、及び、Ｍ１１を含むループは、Ｍ２
のゲート２５を迅速にＶlowにすることによって、放電
プロセスをスピード・アップする。
モードで動作しており、外部デバイスが、出力パッド９
５を最初に高レベルにし、次に低レベルにする場合に、
ＰＦＥＴデバイスＭ２の放電遅延時間を短縮することに
ある。Ｍ１０、インバータ３、及び、Ｍ１１を含むこの
ループは、外部デバイスがバスを高レベルから低レベル
にした後、再充電の準備を行う働きをする。外部デバイ
スによって、出力パッド９５が高レベルからＶD5になる
と、ＰＦＥＴデバイスＭ７は、Ｍ２のゲート２５をＶD5
にする働きをする。外部デバイスが、引き続き、出力パ
ッド９５を低レベルにすると、ＮＦＥＴデバイスＭ１０
のソース４３がＶlowを受信して、Ｍ１０をオンにし、
Ｍ１０のゲート４２及びインバータ３の入力４５をＶ
lowにする。インバータ３は、その出力４６から反転入
力信号Ｖhighを発生し、該信号はＮＦＥＴデバイスＭ１
１のゲート４７に結合されて、Ｍ１１をオンにし、ノー
ドＮ３においてＭ８のソース２０をＶlowにする。Ｍ８
がオンになると、Ｍ２のゲート２５の電位がＶlowにな
り、ＰＦＥＴデバイスＭ２がオンになって、ＰＦＥＴデ
バイスＭ３のソース１３がノードＮ６においてＶDDにな
る。このループがなければ、出力パッド９５が、外部デ
バイスによって低レベルになると、Ｍ７及びＭ３はディ
スエイブルになる。Ｍ７及びＭ３がディスエイブルにな
る瞬間、ノードＮ４は、電位がＶD5のままであり、ノー
ドＮ６は、電位が ＶD5のままである。ＰＦＥＴデバイ
スＭ２は、オフになるまで、ゆっくりと放電する。Ｍ１
０、インバータ３、及び、Ｍ１１を含むループは、Ｍ２
のゲート２５を迅速にＶlowにすることによって、放電
プロセスをスピード・アップする。
【００３７】図２にも示されている様に、代替実施例に
は、追加ＰＦＥＴデバイスＭ１２が含まれている。ＰＦ
ＥＴデバイスＭ１２は、インバータ３によって生じる望
ましくない静電電流を除去する。前述のように、Ｍ１
０、インバータ３、及び、Ｍ１１を含むループにおける
インバータ３は、相補対称デバイスＰＦＥＴデバイスＭ
１７及びＮＦＥＴデバイスＭ１８によって実施される。
図２から明らかなように、インバータ３の入力に結合さ
れたノードＮ９は、出力パッドがＶＤ５にされても、シ
ールドＮＦＥＴデバイスＭ１０のため、ＶDD−ＶTの最
大値に達する。インバータ３に対する入力は、真の高レ
ベル状態ＶDDにはないため、ＰＦＥＴデバイスＭ１７は
真にカット・オフされるわけではなく、ＮＦＥＴデバイ
スＭ１８は真に飽和するわけではないので、インバータ
３においてＶDDからアースにわずかな静電電流が生じる
ことになる。この静電電流を除去するため、ソース５２
がチップ電源ＶDDに結合された追加ＰＦＥＴデバイスＭ
１２が導入され、そのドレイン５３はインバータ３の入
力４５に結合され、そのゲート５１はインバータ３の出
力に結合される。追加ＰＦＥＴデバイスＭ１２は、プル
・アップ・トランジスタの働きをし、ノードＮ９におけ
るインバータ３の入力をＶDD−ＶTからＶDDに引き上げ
るので、ＰＦＥＴデバイスＭ１７が真にカット・オフさ
れ、ＮＦＥＴデバイスＭ１８が真に飽和する。
は、追加ＰＦＥＴデバイスＭ１２が含まれている。ＰＦ
ＥＴデバイスＭ１２は、インバータ３によって生じる望
ましくない静電電流を除去する。前述のように、Ｍ１
０、インバータ３、及び、Ｍ１１を含むループにおける
インバータ３は、相補対称デバイスＰＦＥＴデバイスＭ
１７及びＮＦＥＴデバイスＭ１８によって実施される。
図２から明らかなように、インバータ３の入力に結合さ
れたノードＮ９は、出力パッドがＶＤ５にされても、シ
ールドＮＦＥＴデバイスＭ１０のため、ＶDD−ＶTの最
大値に達する。インバータ３に対する入力は、真の高レ
ベル状態ＶDDにはないため、ＰＦＥＴデバイスＭ１７は
真にカット・オフされるわけではなく、ＮＦＥＴデバイ
スＭ１８は真に飽和するわけではないので、インバータ
３においてＶDDからアースにわずかな静電電流が生じる
ことになる。この静電電流を除去するため、ソース５２
がチップ電源ＶDDに結合された追加ＰＦＥＴデバイスＭ
１２が導入され、そのドレイン５３はインバータ３の入
力４５に結合され、そのゲート５１はインバータ３の出
力に結合される。追加ＰＦＥＴデバイスＭ１２は、プル
・アップ・トランジスタの働きをし、ノードＮ９におけ
るインバータ３の入力をＶDD−ＶTからＶDDに引き上げ
るので、ＰＦＥＴデバイスＭ１７が真にカット・オフさ
れ、ＮＦＥＴデバイスＭ１８が真に飽和する。
【００３８】図２には、追加ＮＦＥＴデバイスＭ６及び
追加ＰＦＥＴデバイスＭ１を備えた、耐高電圧ＣＭＯＳ
出力駆動回路１００に対する追加強化案が示されてい
る。ＮＦＥＴデバイスＭ６は、ＮＦＥＴデバイスＭ５の
ソース３４に関してノードＮ１１におけるアース信号を
クリーンに保ち、ドライバによって引き込まれる可能性
のある電流を制限するための電流制限プル・ダウン・ト
ランジスタの働きをする。同様に、ＰＦＥＴデバイスＭ
１は、ＰＦＥＴデバイスＭ２のソース２６に関してノー
ドＮ５におけるチップ電源信号ＶDDをクリーンに保ち、
ドライバによって供給される可能性のある電流を制限す
るための電流制限プル・アップ・トランジスタの働きを
する。
追加ＰＦＥＴデバイスＭ１を備えた、耐高電圧ＣＭＯＳ
出力駆動回路１００に対する追加強化案が示されてい
る。ＮＦＥＴデバイスＭ６は、ＮＦＥＴデバイスＭ５の
ソース３４に関してノードＮ１１におけるアース信号を
クリーンに保ち、ドライバによって引き込まれる可能性
のある電流を制限するための電流制限プル・ダウン・ト
ランジスタの働きをする。同様に、ＰＦＥＴデバイスＭ
１は、ＰＦＥＴデバイスＭ２のソース２６に関してノー
ドＮ５におけるチップ電源信号ＶDDをクリーンに保ち、
ドライバによって供給される可能性のある電流を制限す
るための電流制限プル・アップ・トランジスタの働きを
する。
【００３９】電流制限デバイスＰＦＥＴデバイスＭ１及
びＮＦＥＴデバイスＭ６の代わりとして、並列ＦＥＴ電
流制限ラダーに置き換えることも可能であり、この場
合、ラダーの有効抵抗は、ラダーのＦＥＴデバイスのそ
れぞれにおけるゲート電圧のデジタル制御を介してデジ
タル式に選択可能である。ＦＥＴサイズは、２ｍＡ、４
ｍＡ、８ｍＡ等の一般的な電流の供給に合わせることが
可能である。
びＮＦＥＴデバイスＭ６の代わりとして、並列ＦＥＴ電
流制限ラダーに置き換えることも可能であり、この場
合、ラダーの有効抵抗は、ラダーのＦＥＴデバイスのそ
れぞれにおけるゲート電圧のデジタル制御を介してデジ
タル式に選択可能である。ＦＥＴサイズは、２ｍＡ、４
ｍＡ、８ｍＡ等の一般的な電流の供給に合わせることが
可能である。
【００４０】２．受信器 図３には、本発明による耐高電圧ＣＭＯＳ入力受信回路
２００が示されている。図３において明らかなように、
耐高電圧ＣＭＯＳ入力受信回路２００には、ＮＦＥＴデ
バイスＭ１９及びインバータ４が含まれている。ＮＦＥ
ＴデバイスＭ１９は、ソース６０がパッド・ノードＮ７
において出力パッド９５に結合され、ゲート６１がチッ
プ電源信号ＶDDに結合され、ドレイン６２がノードＮ２
０においてインバータ４の入力８０に結合されている。
インバータ４の出力８１は、チップの内部回路要素（不
図示）によって用いられるように入力ノードＮ２１に結
合される。好適な実施例の場合、インバータ４は、ＰＦ
ＥＴデバイスＭ２０及びＮＦＥＴデバイスＭ２１から構
成される相補対称インバータを用いて実施される。
２００が示されている。図３において明らかなように、
耐高電圧ＣＭＯＳ入力受信回路２００には、ＮＦＥＴデ
バイスＭ１９及びインバータ４が含まれている。ＮＦＥ
ＴデバイスＭ１９は、ソース６０がパッド・ノードＮ７
において出力パッド９５に結合され、ゲート６１がチッ
プ電源信号ＶDDに結合され、ドレイン６２がノードＮ２
０においてインバータ４の入力８０に結合されている。
インバータ４の出力８１は、チップの内部回路要素（不
図示）によって用いられるように入力ノードＮ２１に結
合される。好適な実施例の場合、インバータ４は、ＰＦ
ＥＴデバイスＭ２０及びＮＦＥＴデバイスＭ２１から構
成される相補対称インバータを用いて実施される。
【００４１】耐高電圧ＣＭＯＳ入力受信回路２００にお
いて、ＮＦＥＴデバイスＭ１９は、シールド・デバイス
の働きをする。ゲート６１は、チップ電源信号ＶDDに結
合されるので、出力パッド９５が外部デバイスによって
ＶD5になったとしても、Ｍ１９のドレイン６２に結合さ
れたノードＭ２０が、ＶDD−ＶTを超えることは決して
ない。従って、Ｍ１９は、チップの内部回路要素を過電
圧状態から保護する。
いて、ＮＦＥＴデバイスＭ１９は、シールド・デバイス
の働きをする。ゲート６１は、チップ電源信号ＶDDに結
合されるので、出力パッド９５が外部デバイスによって
ＶD5になったとしても、Ｍ１９のドレイン６２に結合さ
れたノードＭ２０が、ＶDD−ＶTを超えることは決して
ない。従って、Ｍ１９は、チップの内部回路要素を過電
圧状態から保護する。
【００４２】耐高電圧ＣＭＯＳ入力受信回路２００に対
する強化案には、追加ＰＦＥＴデバイスＭ２２が含まれ
ている。ＰＦＥＴデバイスＭ２２は、プル・アップ・ト
ランジスタの働きをし、ノードＮ２０をＶDD−ＶTから
ＶDDにブーストして、望ましくない静電電流を除去す
る。
する強化案には、追加ＰＦＥＴデバイスＭ２２が含まれ
ている。ＰＦＥＴデバイスＭ２２は、プル・アップ・ト
ランジスタの働きをし、ノードＮ２０をＶDD−ＶTから
ＶDDにブーストして、望ましくない静電電流を除去す
る。
【００４３】３．ドライバ／受信器の組み合わせ 好適な実施例の場合、耐高電圧ＣＭＯＳ出力駆動回路１
００と耐高電圧ＣＭＯＳ入力受信回路２００は、同じ出
力パッドに設けられている。ドライバ／受信器の組み合
わせによって、例えば、データ・バスにおけるデータ回
線に必要とされる入力と出力の両方を必要とするパッド
のための二重機能性が得られる。
００と耐高電圧ＣＭＯＳ入力受信回路２００は、同じ出
力パッドに設けられている。ドライバ／受信器の組み合
わせによって、例えば、データ・バスにおけるデータ回
線に必要とされる入力と出力の両方を必要とするパッド
のための二重機能性が得られる。
【００４４】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００４５】〔実施態様１〕第１の入力データ信号（Ｄ
0）を受信して、第１の反転信号を発生するように結合
された第１のインバータ（２）と、チップ・アースに結
合されたソース（３４）、前記第１の反転信号を受信す
るように結合されたゲート（３２）、及び、ドレイン
（３３）を備える第１のＮチャネルＦＥＴデバイス（Ｍ
５）と、前記第１のＮチャネルＦＥＴデバイス（Ｍ５）
の前記ドレイン（３３）に結合されたソース（３７）、
チップ電源（ＶDD）に結合されたゲート（３５）、及
び、出力パッド・ノード（Ｎ７、９５）に結合されたド
レイン（３６）を備える第２のＮチャネルＦＥＴデバイ
ス（Ｍ４）を含む、前記出力パッド・ノード（Ｎ７、９
５）を低レベルにする第１のステージ（低ステージ、Ｓ
１）と、第２の入力データ信号（Ｄ1）を受信して、第
２の反転信号を発生するように結合された第２のインバ
ータ（１）と、前記第２の反転信号を受信するように結
合されたゲート（１２）を備え、さらに、前記出力パッ
ド・ノード（Ｎ７、９５）に結合されたドレイン（１
４）、高電源（ＶD5）に結合されたバック・ゲート、及
び、ソース（１３）を備える第１のＰチャネルＦＥＴデ
バイス（Ｍ３）と、前記第２の入力データ信号（Ｄ1）
を受信するように結合されたゲート（１６）、前記チッ
プ・アースに結合されたソース（１８）、及び、ドレイ
ン（１７）を備えた第３のＮチャネルＦＥＴデバイス
（Ｍ９）と、前記第３のＮチャネルＦＥＴデバイス（Ｍ
９）の前記ドレイン（１７）に結合されたソース（２
０）、前記チップ電源（ＶDD）に結合されたゲート（１
９）、及び、ドレイン（２１）を備えた第４のＮチャネ
ルＦＥＴデバイス（Ｍ８）と、前記第４のＮチャネルＦ
ＥＴデバイス（Ｍ８）の前記ドレイン（２１）に結合さ
れたゲート（２５）、前記高電源（ＶD5）に結合された
バック・ゲート、前記チップ電源（ＶDD）に結合された
ソース（２６）、及び、前記第１のＰチャネルＦＥＴデ
バイス（Ｍ３）の前記ソース（１３）に結合されたドレ
イン（２７）を備える第２のＰチャネルＦＥＴデバイス
（Ｍ２）を含む、前記出力パッド・ノード（Ｎ７、９
５）を高レベルにする第２のステージ（高ステージ、Ｓ
２）と、前記出力パッド・ノード（Ｎ７、９５）に結合
されたソース（２４）、前記チップ電源（ＶDD）に結合
されたゲート（２２）、前記高電源（ＶD5）に結合され
たバック・ゲート、及び、前記第４のＮチャネルＦＥＴ
デバイス（Ｍ８）のドレイン（２１）及び前記第２のＰ
チャネルＦＥＴデバイス（Ｍ２）の前記ゲート（２５）
に結合されたドレインを備える第３のＰチャネルＦＥＴ
デバイス（Ｍ７）を含む第３のステージ（トライ・ステ
ート・ステージ、Ｓ３）と、を含む出力ドライバ回路
（１００）を含む集積回路用の耐高電圧ＣＭＯＳパッド
回路。
0）を受信して、第１の反転信号を発生するように結合
された第１のインバータ（２）と、チップ・アースに結
合されたソース（３４）、前記第１の反転信号を受信す
るように結合されたゲート（３２）、及び、ドレイン
（３３）を備える第１のＮチャネルＦＥＴデバイス（Ｍ
５）と、前記第１のＮチャネルＦＥＴデバイス（Ｍ５）
の前記ドレイン（３３）に結合されたソース（３７）、
チップ電源（ＶDD）に結合されたゲート（３５）、及
び、出力パッド・ノード（Ｎ７、９５）に結合されたド
レイン（３６）を備える第２のＮチャネルＦＥＴデバイ
ス（Ｍ４）を含む、前記出力パッド・ノード（Ｎ７、９
５）を低レベルにする第１のステージ（低ステージ、Ｓ
１）と、第２の入力データ信号（Ｄ1）を受信して、第
２の反転信号を発生するように結合された第２のインバ
ータ（１）と、前記第２の反転信号を受信するように結
合されたゲート（１２）を備え、さらに、前記出力パッ
ド・ノード（Ｎ７、９５）に結合されたドレイン（１
４）、高電源（ＶD5）に結合されたバック・ゲート、及
び、ソース（１３）を備える第１のＰチャネルＦＥＴデ
バイス（Ｍ３）と、前記第２の入力データ信号（Ｄ1）
を受信するように結合されたゲート（１６）、前記チッ
プ・アースに結合されたソース（１８）、及び、ドレイ
ン（１７）を備えた第３のＮチャネルＦＥＴデバイス
（Ｍ９）と、前記第３のＮチャネルＦＥＴデバイス（Ｍ
９）の前記ドレイン（１７）に結合されたソース（２
０）、前記チップ電源（ＶDD）に結合されたゲート（１
９）、及び、ドレイン（２１）を備えた第４のＮチャネ
ルＦＥＴデバイス（Ｍ８）と、前記第４のＮチャネルＦ
ＥＴデバイス（Ｍ８）の前記ドレイン（２１）に結合さ
れたゲート（２５）、前記高電源（ＶD5）に結合された
バック・ゲート、前記チップ電源（ＶDD）に結合された
ソース（２６）、及び、前記第１のＰチャネルＦＥＴデ
バイス（Ｍ３）の前記ソース（１３）に結合されたドレ
イン（２７）を備える第２のＰチャネルＦＥＴデバイス
（Ｍ２）を含む、前記出力パッド・ノード（Ｎ７、９
５）を高レベルにする第２のステージ（高ステージ、Ｓ
２）と、前記出力パッド・ノード（Ｎ７、９５）に結合
されたソース（２４）、前記チップ電源（ＶDD）に結合
されたゲート（２２）、前記高電源（ＶD5）に結合され
たバック・ゲート、及び、前記第４のＮチャネルＦＥＴ
デバイス（Ｍ８）のドレイン（２１）及び前記第２のＰ
チャネルＦＥＴデバイス（Ｍ２）の前記ゲート（２５）
に結合されたドレインを備える第３のＰチャネルＦＥＴ
デバイス（Ｍ７）を含む第３のステージ（トライ・ステ
ート・ステージ、Ｓ３）と、を含む出力ドライバ回路
（１００）を含む集積回路用の耐高電圧ＣＭＯＳパッド
回路。
【００４６】〔実施態様２〕前記入力パッド・ノード
（Ｎ７、９５）に結合されたソース（６０）、前記チッ
プ電源（ＶDD）に結合されたゲート（６１）、及び、ド
レイン（６２）を備える受信ＮチャネルＦＥＴデバイス
（Ｍ１９）と、前記受信ＮチャネルＦＥＴデバイス（Ｍ
１９）の前記ドレイン（６２）に結合された入力（８
０）、及び、受信ノード（Ｎ２１）に結合され、集積回
路の内部回路要素によって用いられるための反転論理受
信信号を発生する出力（８１）を備える受信インバータ
を含む受信回路（２００）を含むことを特徴とする、実
施態様１に記載の耐高電圧ＣＭＯＳパッド回路。
（Ｎ７、９５）に結合されたソース（６０）、前記チッ
プ電源（ＶDD）に結合されたゲート（６１）、及び、ド
レイン（６２）を備える受信ＮチャネルＦＥＴデバイス
（Ｍ１９）と、前記受信ＮチャネルＦＥＴデバイス（Ｍ
１９）の前記ドレイン（６２）に結合された入力（８
０）、及び、受信ノード（Ｎ２１）に結合され、集積回
路の内部回路要素によって用いられるための反転論理受
信信号を発生する出力（８１）を備える受信インバータ
を含む受信回路（２００）を含むことを特徴とする、実
施態様１に記載の耐高電圧ＣＭＯＳパッド回路。
【００４７】〔実施態様３〕前記出力ドライバ回路（１
００）が、前記出力パッド・ノード（Ｎ７、９５）に結
合されたソース（４３）、前記チップ電源（ＶDD）に結
合されたゲート（４１）、及び、ドレイン（４２）を備
える第５のＮチャネルＦＥＴ（Ｍ１０）と、前記第５の
ＮチャネルＦＥＴデバイス（Ｍ１０）の前記ドレイン
（４２）に結合された入力（４５）、及び、出力（４
６）を備える遅延抑制強化回路インバータ（３）と、前
記遅延抑制強化回路インバータの前記出力（４６）に結
合されたゲート（４７）、前記チップ・アースに結合さ
れたソース（４９）、及び、前記第３のＮチャネルＦＥ
Ｔデバイス（Ｍ９）の前記ドレイン（１７）及び前記第
４のＮチャネルＦＥＴデバイス（Ｍ８）の前記ソース
（２０）に結合されたドレイン（４８）を備える第６の
ＮチャネルＦＥＴデバイス（Ｍ１１）を含む前記遅延抑
制強化回路を含むことを特徴とする、実施態様１または
２に記載の耐高電圧ＣＭＯＳパッド回路。
００）が、前記出力パッド・ノード（Ｎ７、９５）に結
合されたソース（４３）、前記チップ電源（ＶDD）に結
合されたゲート（４１）、及び、ドレイン（４２）を備
える第５のＮチャネルＦＥＴ（Ｍ１０）と、前記第５の
ＮチャネルＦＥＴデバイス（Ｍ１０）の前記ドレイン
（４２）に結合された入力（４５）、及び、出力（４
６）を備える遅延抑制強化回路インバータ（３）と、前
記遅延抑制強化回路インバータの前記出力（４６）に結
合されたゲート（４７）、前記チップ・アースに結合さ
れたソース（４９）、及び、前記第３のＮチャネルＦＥ
Ｔデバイス（Ｍ９）の前記ドレイン（１７）及び前記第
４のＮチャネルＦＥＴデバイス（Ｍ８）の前記ソース
（２０）に結合されたドレイン（４８）を備える第６の
ＮチャネルＦＥＴデバイス（Ｍ１１）を含む前記遅延抑
制強化回路を含むことを特徴とする、実施態様１または
２に記載の耐高電圧ＣＭＯＳパッド回路。
【００４８】〔実施態様４〕前記遅延抑制強化回路が、
さらに、前記遅延抑制強化回路インバータ（３）におけ
る静電電流を除去するためのプル・アップ・デバイスを
含むことと、前記プル・アップ・デバイスが、前記チッ
プ電源（ＶDD）と遅延抑制強化回路インバータ入力（４
５）の間に結合されることを特徴とする実施態様３に記
載の耐高電圧ＣＭＯＳプル・アップ回路。
さらに、前記遅延抑制強化回路インバータ（３）におけ
る静電電流を除去するためのプル・アップ・デバイスを
含むことと、前記プル・アップ・デバイスが、前記チッ
プ電源（ＶDD）と遅延抑制強化回路インバータ入力（４
５）の間に結合されることを特徴とする実施態様３に記
載の耐高電圧ＣＭＯＳプル・アップ回路。
【００４９】〔実施態様５〕前記プル・アップ・デバイ
スが、前記チップ電源（ＶDD）に結合されたソース（５
２）、前記遅延抑制強化回路インバータ出力（４６）に
結合されたゲート（５１）、及び、前記遅延抑制強化回
路インバータ入力（４５）に結合されたドレイン（５
３）を備えたＰチャネルＦＥＴデバイス（Ｍ１２）を含
むことを特徴とする実施態様４に記載の耐高電圧ＣＭＯ
Ｓプル・アップ回路。
スが、前記チップ電源（ＶDD）に結合されたソース（５
２）、前記遅延抑制強化回路インバータ出力（４６）に
結合されたゲート（５１）、及び、前記遅延抑制強化回
路インバータ入力（４５）に結合されたドレイン（５
３）を備えたＰチャネルＦＥＴデバイス（Ｍ１２）を含
むことを特徴とする実施態様４に記載の耐高電圧ＣＭＯ
Ｓプル・アップ回路。
【００５０】〔実施態様６〕入力イネーブル信号
（Ｄ0）を受信し、反転信号を発生するように結合され
たインバータ（２）と、チップ・アースに結合されたソ
ース（３４）、前記反転信号を受信するように結合され
たゲート（３２）、及び、ドレイン（３３）を備える第
１のＮチャネルＦＥＴデバイス（Ｍ５）と、前記第１の
ＮチャネルＦＥＴデバイス（Ｍ５）の前記ドレイン（３
３）に結合されたソース（３７）、チップ電源（ＶDD）
に結合されたゲート（３５）、及び、出力パッド・ノー
ド（Ｎ７、９５）に結合されたドレイン（３６）を備え
た第２のＮチャネルＦＥＴデバイス（Ｍ４）を含む、集
積回路の前記出力パッド・ノード（Ｎ７、９５）を論理
レベル低レベルにするための耐高電圧ＣＭＯＳプル・ダ
ウン回路。
（Ｄ0）を受信し、反転信号を発生するように結合され
たインバータ（２）と、チップ・アースに結合されたソ
ース（３４）、前記反転信号を受信するように結合され
たゲート（３２）、及び、ドレイン（３３）を備える第
１のＮチャネルＦＥＴデバイス（Ｍ５）と、前記第１の
ＮチャネルＦＥＴデバイス（Ｍ５）の前記ドレイン（３
３）に結合されたソース（３７）、チップ電源（ＶDD）
に結合されたゲート（３５）、及び、出力パッド・ノー
ド（Ｎ７、９５）に結合されたドレイン（３６）を備え
た第２のＮチャネルＦＥＴデバイス（Ｍ４）を含む、集
積回路の前記出力パッド・ノード（Ｎ７、９５）を論理
レベル低レベルにするための耐高電圧ＣＭＯＳプル・ダ
ウン回路。
【００５１】〔実施態様７〕入力イネーブル信号
（Ｄ1）を受信して、反転信号を発生するように結合さ
れたインバータ（１）と、前記反転信号を受信するよう
に結合されたゲート（１２）を備え、さらに、出力パッ
ド・ノード（Ｎ７、９５）に結合されたドレイン（１
４）、高電源（ＶD5）に結合されたバック・ゲート、及
び、ソース（１３）を備えた第１のＰチャネルＦＥＴデ
バイス（Ｍ３）と、入力イネーブル信号（Ｄ1）を受信
するように結合されたゲート（１６）、チップ・アース
に結合されたソース（１８）、及び、ドレイン（１７）
を備える第１のＮチャネルＦＥＴデバイス（Ｍ９）と、
前記第１のＮチャネルＦＥＴデバイス（Ｍ９）の前記ド
レイン（１７）に結合されたソース（２０）、チップ電
源（ＶDD）に結合されたゲート（１９）、及び、ドレイ
ン（２１）を備える第２のＮチャネルＦＥＴデバイス
（Ｍ８）と、前記第２のＮチャネルＦＥＴデバイス（Ｍ
８）の前記ドレイン（２１）に結合されたゲート（２
５）、前記高電源（ＶD5）に結合されたバック・ゲー
ト、前記チップ電源（ＶDD）に結合されたソース（２
６）、及び、前記第１のＰチャネルＦＥＴデバイス（Ｍ
３）の前記ソース（１３）に結合されたドレイン（２
７）第２のＰチャネルＦＥＴデバイス（Ｍ２）と、前記
出力パッド・ノード（Ｎ７、９５）に結合されたソース
（２４）、前記チップ電源（ＶDD）に結合されたゲート
（２２）、前記高電源（ＶD5）に結合されたバック・ゲ
ート、及び、前記第２のＮチャネルＦＥＴデバイス（Ｍ
８）の前記ドレイン（２１）及び前記第２のＰチャネル
ＦＥＴデバイス（Ｍ２）の前記ゲート（２５）に結合さ
れたドレインを備える第３のＰチャネルＦＥＴデバイス
（Ｍ７）を含む、集積回路の前記出力パッド・ノード
（Ｎ７、９５）を論理レベル高レベルにするための耐高
電圧ＣＭＯＳプル・アップ回路。
（Ｄ1）を受信して、反転信号を発生するように結合さ
れたインバータ（１）と、前記反転信号を受信するよう
に結合されたゲート（１２）を備え、さらに、出力パッ
ド・ノード（Ｎ７、９５）に結合されたドレイン（１
４）、高電源（ＶD5）に結合されたバック・ゲート、及
び、ソース（１３）を備えた第１のＰチャネルＦＥＴデ
バイス（Ｍ３）と、入力イネーブル信号（Ｄ1）を受信
するように結合されたゲート（１６）、チップ・アース
に結合されたソース（１８）、及び、ドレイン（１７）
を備える第１のＮチャネルＦＥＴデバイス（Ｍ９）と、
前記第１のＮチャネルＦＥＴデバイス（Ｍ９）の前記ド
レイン（１７）に結合されたソース（２０）、チップ電
源（ＶDD）に結合されたゲート（１９）、及び、ドレイ
ン（２１）を備える第２のＮチャネルＦＥＴデバイス
（Ｍ８）と、前記第２のＮチャネルＦＥＴデバイス（Ｍ
８）の前記ドレイン（２１）に結合されたゲート（２
５）、前記高電源（ＶD5）に結合されたバック・ゲー
ト、前記チップ電源（ＶDD）に結合されたソース（２
６）、及び、前記第１のＰチャネルＦＥＴデバイス（Ｍ
３）の前記ソース（１３）に結合されたドレイン（２
７）第２のＰチャネルＦＥＴデバイス（Ｍ２）と、前記
出力パッド・ノード（Ｎ７、９５）に結合されたソース
（２４）、前記チップ電源（ＶDD）に結合されたゲート
（２２）、前記高電源（ＶD5）に結合されたバック・ゲ
ート、及び、前記第２のＮチャネルＦＥＴデバイス（Ｍ
８）の前記ドレイン（２１）及び前記第２のＰチャネル
ＦＥＴデバイス（Ｍ２）の前記ゲート（２５）に結合さ
れたドレインを備える第３のＰチャネルＦＥＴデバイス
（Ｍ７）を含む、集積回路の前記出力パッド・ノード
（Ｎ７、９５）を論理レベル高レベルにするための耐高
電圧ＣＭＯＳプル・アップ回路。
【００５２】〔実施態様８〕前記出力パッド・ノード
（Ｎ７、９５）に結合されたソース（４３）、前記チッ
プ電源（ＶDD）に結合されたゲート（４１）、及び、ド
レイン（４２）を備える第３のＮチャネルＦＥＴデバイ
ス（Ｍ１０）と、前記第３のＮチャネルＦＥＴデバイス
（Ｍ１０）の前記ドレイン（４２）に結合された入力
（４５）を備え、さらに、出力（４６）を備える遅延抑
制強化回路インバータ（３）と、前記遅延抑制強化回路
インバータ出力（４６）に結合されたゲート（４７）、
前記チップ・アースに結合されたソース（４９）、及
び、前記第１のＮチャネルＦＥＴデバイス（Ｍ９）の前
記ドレイン（１７）及び前記第２のＮチャネルＦＥＴデ
バイス（Ｍ８）の前記ソース（２０）に結合されたドレ
イン（４８）を備える第４のＮチャネルＦＥＴデバイス
（Ｍ１１）を含む、遅延抑制強化回路を含むことを特徴
とする実施態様７に記載の耐高電圧ＣＭＯＳプル・アッ
プ回路。
（Ｎ７、９５）に結合されたソース（４３）、前記チッ
プ電源（ＶDD）に結合されたゲート（４１）、及び、ド
レイン（４２）を備える第３のＮチャネルＦＥＴデバイ
ス（Ｍ１０）と、前記第３のＮチャネルＦＥＴデバイス
（Ｍ１０）の前記ドレイン（４２）に結合された入力
（４５）を備え、さらに、出力（４６）を備える遅延抑
制強化回路インバータ（３）と、前記遅延抑制強化回路
インバータ出力（４６）に結合されたゲート（４７）、
前記チップ・アースに結合されたソース（４９）、及
び、前記第１のＮチャネルＦＥＴデバイス（Ｍ９）の前
記ドレイン（１７）及び前記第２のＮチャネルＦＥＴデ
バイス（Ｍ８）の前記ソース（２０）に結合されたドレ
イン（４８）を備える第４のＮチャネルＦＥＴデバイス
（Ｍ１１）を含む、遅延抑制強化回路を含むことを特徴
とする実施態様７に記載の耐高電圧ＣＭＯＳプル・アッ
プ回路。
【００５３】〔実施態様９〕前記遅延抑制強化回路が、
前記遅延抑制強化回路インバータ（３）における静電電
流を除去するためのプル・アップ・デバイスを含むこと
と、前記プル・アップ・デバイスが、前記チップ電源
（ＶDD）と遅延抑制強化回路インバータ入力（４５）の
間に結合されることを特徴とする実施態様８に記載の耐
高電圧ＣＭＯＳプル・アップ回路。
前記遅延抑制強化回路インバータ（３）における静電電
流を除去するためのプル・アップ・デバイスを含むこと
と、前記プル・アップ・デバイスが、前記チップ電源
（ＶDD）と遅延抑制強化回路インバータ入力（４５）の
間に結合されることを特徴とする実施態様８に記載の耐
高電圧ＣＭＯＳプル・アップ回路。
【００５４】〔実施態様１０〕前記プル・アップ・デバ
イスが、前記チップ電源（ＶDD）に結合されたソース
（５２）、遅延抑制強化回路インバータ出力（４６）に
結合されたゲート（５１）、及び、前記遅延抑制強化回
路インバータ入力（４５）に結合されたドレイン（５
３）を含むことを特徴とする実施態様９に記載の耐高電
圧ＣＭＯＳプル・アップ回路。
イスが、前記チップ電源（ＶDD）に結合されたソース
（５２）、遅延抑制強化回路インバータ出力（４６）に
結合されたゲート（５１）、及び、前記遅延抑制強化回
路インバータ入力（４５）に結合されたドレイン（５
３）を含むことを特徴とする実施態様９に記載の耐高電
圧ＣＭＯＳプル・アップ回路。
【００５５】
【発明の効果】上述の詳細な説明に基づいて、本発明
は、集積回路の品質、信頼性、または、機能性に悪影響
を及ぼすことなく、過電圧状態にさらすことが可能な、
集積回路のための耐高電圧ＣＭＯＳ入力／出力パッドを
提供する。本発明の耐高電圧ＣＭＯＳ入力／出力パッド
は、外界が０〜５Ｖ電源で動作している場合に、０〜
３．３Ｖの電源を必要とする回路に極めて有効である。
は、集積回路の品質、信頼性、または、機能性に悪影響
を及ぼすことなく、過電圧状態にさらすことが可能な、
集積回路のための耐高電圧ＣＭＯＳ入力／出力パッドを
提供する。本発明の耐高電圧ＣＭＯＳ入力／出力パッド
は、外界が０〜５Ｖ電源で動作している場合に、０〜
３．３Ｖの電源を必要とする回路に極めて有効である。
【００５６】本発明の例証となる、現在のところ好適な
実施例について詳述してきたが、もちろん、本発明の概
念は、別様にさまざまに実施し、用いることが可能であ
り、先行技術による制限がある場合を除いて、前述の請
求項はこうした変更を含むものと解釈されることを意図
したものである。
実施例について詳述してきたが、もちろん、本発明の概
念は、別様にさまざまに実施し、用いることが可能であ
り、先行技術による制限がある場合を除いて、前述の請
求項はこうした変更を含むものと解釈されることを意図
したものである。
【図１】 本発明の耐高電圧ＣＭＯＳ出力駆動回路の略
図である。
図である。
【図２】 図１の耐高電圧ＣＭＯＳの強化された出力駆
動回路の１実施例を示す図である。
動回路の１実施例を示す図である。
【図３】 本発明の耐高電圧ＣＭＯＳ入力受信回路の略
図である。
図である。
１、２、３：インバータ ９５：出力パッド １００：耐高電圧ＣＭＯＳ出力駆動回路 ２００：耐高電圧ＣＭＯＳ入力受信回路 Ｍ１、Ｍ２、Ｍ３、Ｍ７、Ｍ１３、Ｍ１５、Ｍ１７、Ｍ
２２：ＰＦＥＴデバイス Ｍ４、Ｍ６、Ｍ９、Ｍ１１、Ｍ１４、Ｍ１６、Ｍ１８：
ＮＦＥＴデバイス Ｍ５、Ｍ８、Ｍ１０、Ｍ１９：シールド・トランジスタ Ｓ１：低ステージ Ｓ２：高ステージ Ｓ３：トライ・ステート・ステージ ＶDD：低電源電圧 ＶD5：高電源電圧
２２：ＰＦＥＴデバイス Ｍ４、Ｍ６、Ｍ９、Ｍ１１、Ｍ１４、Ｍ１６、Ｍ１８：
ＮＦＥＴデバイス Ｍ５、Ｍ８、Ｍ１０、Ｍ１９：シールド・トランジスタ Ｓ１：低ステージ Ｓ２：高ステージ Ｓ３：トライ・ステート・ステージ ＶDD：低電源電圧 ＶD5：高電源電圧
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 19/094 Ｂ (72)発明者 デイヴィッド・エス・メイトランド アメリカ合衆国コロラド州フォート・コリ ンズ、サウスカウンティ・ロード 11 7100
Claims (1)
- 【請求項１】第１の入力データ信号を受信して、第１の
反転信号を発生するように結合された第１のインバータ
と、チップ・アースに結合されたソース、前記第１の反
転信号を受信するように結合されたゲート、及び、ドレ
インを備える第１のＮチャネルＦＥＴデバイスと、前記
第１のＮチャネルＦＥＴデバイスの前記ドレインに結合
されたソース、チップ電源に結合されたゲート、及び、
出力パッド・ノードに結合されたドレインを備える第２
のＮチャネルＦＥＴデバイスを含む、前記出力パッド・
ノードを低レベルにする第１のステージと、 第２の入力データ信号を受信して、第２の反転信号を発
生するように結合された第２のインバータと、前記第２
の反転信号を受信するように結合されたゲートを備え、
さらに、前記出力パッド・ノードに結合されたドレイ
ン、高電源に結合されたバック・ゲート、及び、ソース
を備える第１のＰチャネルＦＥＴデバイスと、前記第２
の入力データ信号を受信するように結合されたゲート、
前記チップ・アースに結合されたソース、及び、ドレイ
ンを備えた第３のＮチャネルＦＥＴデバイスと、前記第
３のＮチャネルＦＥＴデバイスの前記ドレインに結合さ
れたソース、前記チップ電源に結合されたゲート、及
び、ドレインを備えた第４のＮチャネルＦＥＴデバイス
と、前記第４のＮチャネルＦＥＴデバイスの前記ドレイ
ンに結合されたゲート、前記高電源に結合されたバック
・ゲート、前記チップ電源に結合されたソース、及び、
前記第１のＰチャネルＦＥＴデバイスの前記ソースに結
合されたドレインを備える第２のＰチャネルＦＥＴデバ
イスを含む、前記出力パッド・ノードを高レベルにする
第２のステージと、 前記出力パッド・ノードに結合されたソース、前記チッ
プ電源に結合されたゲート、前記高電源に結合されたバ
ック・ゲート、及び、前記第４のＮチャネルＦＥＴデバ
イスのドレイン及び前記第２のＰチャネルＦＥＴデバイ
スの前記ゲートに結合されたドレインを備える第３のＰ
チャネルＦＥＴデバイスを含む第３のステージと、を含
む出力ドライバ回路を含む集積回路用の耐高電圧ＣＭＯ
Ｓパッド回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US520,218 | 1995-08-28 | ||
| US08/520,218 US5646809A (en) | 1995-08-28 | 1995-08-28 | High voltage tolerant CMOS input/output pad circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121150A true JPH09121150A (ja) | 1997-05-06 |
| JP3916694B2 JP3916694B2 (ja) | 2007-05-16 |
Family
ID=24071665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20440896A Expired - Fee Related JP3916694B2 (ja) | 1995-08-28 | 1996-08-02 | 耐高電圧ｃｍｏｓ入力／出力パッド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5646809A (ja) |
| JP (1) | JP3916694B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017187731A1 (ja) * | 2016-04-25 | 2017-11-02 | 株式会社ソシオネクスト | 入力回路 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043702A (en) * | 1998-01-29 | 2000-03-28 | Sun Microsystems, Inc. | Dynamic biasing for overshoot and undershoot protection circuits |
| US6097237A (en) * | 1998-01-29 | 2000-08-01 | Sun Microsystems, Inc. | Overshoot/undershoot protection scheme for low voltage output buffer |
| US6091265A (en) * | 1998-02-20 | 2000-07-18 | Sun Microsystems, Inc. | Low voltage CMOS input buffer with undershoot/overshoot protection |
| US6141200A (en) * | 1998-04-20 | 2000-10-31 | International Business Machines Corporation | Stacked PFET off-chip driver with a latch bias generator for overvoltage protection |
| US6236236B1 (en) | 1999-06-02 | 2001-05-22 | National Semiconductor Corporation | 2.5 volt input/output buffer circuit tolerant to 3.3 and 5 volts |
| US6256184B1 (en) | 1999-06-16 | 2001-07-03 | International Business Machines Corporation | Method and apparatus for providing electrostatic discharge protection |
| US6147884A (en) * | 1999-06-28 | 2000-11-14 | Agilent Technologies, Inc. | Method and apparatus for low-power charge transition in an I/O system of an integrated circuit |
| US6724595B1 (en) | 2000-02-23 | 2004-04-20 | National Semiconductor Corporation | Output driver with over voltage protection |
| US6369619B1 (en) * | 2000-05-26 | 2002-04-09 | Artisan Components, Inc. | Voltage tolerant input/output circuit |
| US6580291B1 (en) | 2000-12-18 | 2003-06-17 | Cypress Semiconductor Corp. | High voltage output buffer using low voltage transistors |
| US6859074B2 (en) * | 2001-01-09 | 2005-02-22 | Broadcom Corporation | I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off |
| US6798629B1 (en) | 2001-06-15 | 2004-09-28 | Integrated Device Technology, Inc. | Overvoltage protection circuits that utilize capacitively bootstrapped variable voltages |
| US7138836B2 (en) * | 2001-12-03 | 2006-11-21 | Broadcom Corporation | Hot carrier injection suppression circuit |
| US6670829B1 (en) | 2002-07-19 | 2003-12-30 | Pericom Semiconductor Corp. | Isolating circuit for P/N transmission gate during hot-plug insertion |
| US20040013003A1 (en) * | 2002-07-19 | 2004-01-22 | Micron Technology, Inc. | First bit data eye compensation for open drain output driver |
| US6867957B1 (en) | 2002-10-09 | 2005-03-15 | Pericom Semiconductor Corp. | Stacked-NMOS-triggered SCR device for ESD-protection |
| US7504861B2 (en) * | 2003-11-20 | 2009-03-17 | Transpacific Ip, Ltd. | Input stage for mixed-voltage-tolerant buffer with reduced leakage |
| US7378876B2 (en) * | 2006-03-14 | 2008-05-27 | Integrated Device Technology, Inc. | Complementary output inverter |
| US7375555B1 (en) * | 2007-05-15 | 2008-05-20 | Microchip Technology Incorporated | Five volt tolerant integrated circuit signal pad with three volt assist |
| KR101548242B1 (ko) * | 2008-07-21 | 2015-09-04 | 삼성전자주식회사 | 반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치 |
| US8026745B2 (en) | 2009-03-16 | 2011-09-27 | Apple Inc. | Input/output driver with controlled transistor voltages |
| JP2011091708A (ja) * | 2009-10-23 | 2011-05-06 | Elpida Memory Inc | 半導体装置 |
| US8411062B1 (en) | 2012-03-14 | 2013-04-02 | Cypress Semiconductor Corporation | Adaptive drive system |
| WO2016202395A1 (en) * | 2015-06-18 | 2016-12-22 | European Space Agency | High voltage tolerant cmos driver for low-voltage bi-directional communication buses |
| US11101799B2 (en) | 2017-05-24 | 2021-08-24 | SK Hynix Inc. | Voltage driving circuit |
| KR102311490B1 (ko) | 2017-05-26 | 2021-10-13 | 에스케이하이닉스 주식회사 | 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140174A (en) * | 1991-01-25 | 1992-08-18 | Hewlett-Packard Co. | Symmetric edge true/complement buffer/inverter and method therefor |
| US5452171A (en) * | 1992-06-15 | 1995-09-19 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
| US5400202A (en) * | 1992-06-15 | 1995-03-21 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
| US5319259A (en) * | 1992-12-22 | 1994-06-07 | National Semiconductor Corp. | Low voltage input and output circuits with overvoltage protection |
| US5550699A (en) * | 1994-08-15 | 1996-08-27 | Hewlett-Packard Co. | Hot plug tolerant ESD protection for an IC |
-
1995
- 1995-08-28 US US08/520,218 patent/US5646809A/en not_active Expired - Lifetime
-
1996
- 1996-08-02 JP JP20440896A patent/JP3916694B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017187731A1 (ja) * | 2016-04-25 | 2017-11-02 | 株式会社ソシオネクスト | 入力回路 |
| US10439596B2 (en) | 2016-04-25 | 2019-10-08 | Socionext Inc. | Input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5646809A (en) | 1997-07-08 |
| JP3916694B2 (ja) | 2007-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3916694B2 (ja) | 耐高電圧ｃｍｏｓ入力／出力パッド回路 | |
| US5576635A (en) | Output buffer with improved tolerance to overvoltage | |
| EP0668658B1 (en) | Output circuit for use in a semiconductor integrated circuit | |
| EP0614279B1 (en) | Overvoltage tolerant output buffer circuit | |
| JP3258866B2 (ja) | 集積回路 | |
| US5926056A (en) | Voltage tolerant output buffer | |
| US7430100B2 (en) | Buffer circuit with enhanced overvoltage protection | |
| US5966026A (en) | Output buffer with improved tolerance to overvoltage | |
| US5917348A (en) | CMOS bidirectional buffer for mixed voltage applications | |
| US7154309B1 (en) | Dual-mode output driver configured for outputting a signal according to either a selected high voltage/low speed mode or a low voltage/high speed mode | |
| US6300800B1 (en) | Integrated circuit I/O buffer with series P-channel and floating well | |
| US7477075B2 (en) | CMOS output driver using floating wells to prevent leakage current | |
| JPH088719A (ja) | 混合電圧出力バッファ回路 | |
| US6803789B1 (en) | High voltage tolerant output buffer | |
| US5804998A (en) | Voltage upwardly compliant CMOS off-chip driver | |
| US5973530A (en) | Low power, high voltage-tolerant bus holder circuit in low voltage technology | |
| US6630844B1 (en) | Supply voltage detection circuit | |
| US6313672B1 (en) | Over-voltage tolerant integrated circuit I/O buffer | |
| US6169432B1 (en) | High voltage switch for providing voltages higher than 2.5 volts with transistors made using a 2.5 volt process | |
| US5818264A (en) | Dynamic circuit having improved noise immunity and method therefor | |
| US6084431A (en) | Output circuit providing protection against external voltages in excess of power-supply voltage | |
| US7190191B1 (en) | Over-voltage tolerant input buffer having hot-plug capability | |
| KR19990014678A (ko) | 출력회로 | |
| JP2002533971A (ja) | 過電圧保護ｉ／ｏバッファ | |
| US5786720A (en) | 5 volt CMOS driver circuit for driving 3.3 volt line |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051208 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060106 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060308 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060313 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060606 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060629 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060728 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060802 |
|
| AA92 | Notification that decision to refuse application was cancelled |
Free format text: JAPANESE INTERMEDIATE CODE: A971092 Effective date: 20060815 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061201 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070207 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |