JPH09501282A - 過電圧保護 - Google Patents

Abstract

(57)【要約】 本発明は、出力バッファ、及び入／出力バッファを提供し、それらは、バス電圧が大きさで内部電源電圧を越えた場合、又はバッファがパワーダウンされた場合、バスから内部電源への電荷漏洩を遮断する。絶縁トランジスタ（１４０）が、内部電源（ＶＤＤＩ）と、バスに接続される出力端子（ＹＩＯ）との間で、プルアップ・トランジスタ（１３０）と直列に接続される。イネーブル信号（ＥＮ）、及びデータ入力信号（Ａ）に応答して、プルアップ・トランジスタ（１３０）を制御する回路が又、絶縁トランジスタ（１４０）も制御して、その結果ドライバが禁止され、プルアップ・トランジスタ（１３０）がオンである場合、絶縁トランジスタ（１４０）も又オンであり、それによりプルアップ・トランジスタ（１３０）が出力端子（ＹＩＯ）を駆動可能となる。別のトランジスタ（１４６）が回路と絶縁トランジスタ（１４０）のゲートとの間に設けられ、ドライバが禁止された場合、回路からゲートを絶縁する。従って、ドライバが禁止された場合、回路は絶縁トランジスタを制御しない。代わりに、絶縁トランジスタ（１４０）のゲートと出力端子（ＹＩ０）との間に接続された、通過トランジスタ（１５６）により、絶縁トランジスタ（１４０）が制御される。ドライバが禁止された場合、通過トランジスタ（１５６）はオフである。ドライバが禁止され、出力端子上の電圧が、大きさで所定値を越えた場合、通過トランジスタ（１５６）はオンになり、絶縁トランジスタ（１４０）をオフにする。絶縁トランジスタ（１４０）は、幾つかの実施例において、ＰＭＯＳトランジスタである。絶縁トランジスタ（１４０）のドレインは、そのバックゲートに接続されて、ドレイン／バックゲート間ダイオードをオフにする。

Description

【発明の詳細な説明】 過電圧保護 発明の背景 発明の分野 本発明は、過電圧保護に関し、更に詳細には、バッファ出力上の電圧が、大き さでバッファ内部電源電圧を越えた場合、又はバッファがパワーダウンされた場 合、出力、及び入／出力バッファにおける電荷漏洩を防止することに関する。 関連技術の説明 電子システムは、時折、異なる電源電圧により電源供給されるモジュールを組 み合わせる。例えば、バッテリ電源供給されるラップトップ、ノートブック、及 び携帯型コンピュータにおいて、あるモジュールは、３．０Ｖ又は３．３Ｖ電圧 により電源供給され、一方他のモジュールは、５．０Ｖ電圧により電源供給され る。より低い電源電圧の使用により、消費電力が低減され、従ってバッテリを再 充電、又は交換しなければならない前の、システム動作時間が延長可能になる。 しかし、ディスク駆動装置といっったモジュールは、より高い電圧により電源供 給された場合、より良好に動作するので、５．０Ｖにより電源供給される。 ３．３Ｖモジュールと５．０Ｖモジュールが共通バスに接続され、５．０Ｖモ ジュールが、５．０Ｖ信号でバスを駆動する場合、電荷漏洩経路が、バスと３． ３Ｖ電源間に形成される可能性がある。例えば、３．３Ｖモジュールの入／出力 バッファの出力ドライバが、 ３．３Ｖ電圧とバス間に接続された、ＰＭＯＳプルアップ・トランジスタを含む と想定する。バスが、５．０Ｖモジュールにより駆動された場合、３．３Ｖモジ ュールは、３．３ＶでＰＭＯＳトランジスタのゲートを駆動し、そのトランジス タをオフにして、バスを３値状態にする。バス電圧が５．０Ｖに上昇した場合、 ＰＭＯＳトランジスタは、オンになり、バスと３．３Ｖ電源間に、伝導チャンネ ルを与える。更に、ＰＭＯＳトランジスタのバックゲートは通常、３．３Ｖに保 持されるので、ドレイン／バックゲート間ダイオードが、オンになり、バスと３ ．３Ｖ電源間に、別の伝導経路が与えられる。望ましくない結果としては、バス を負荷し、バス信号を劣化させる「バス競合」を生じさせ、バス上に潜在的な偽 信号を生じさせることが含まれる。 選択されたモジュールが、他のモジュールがパワーアップされている間に、パ ワーダウンされた場合、異なる電源電圧がそのシステムで使用されているかどう か、という同様の問題が生じる。例えば、電力を節約、又はモジュールを交換す るために、モジュールがパワーダウンされた場合、漏洩経路が、バスとモジュー ル内電源間に形成され得る。 従って、バスとモジュール内電源間に、漏洩経路を与えない出力ドライバを設 けることが望ましい。 発明の摘要 本発明は、幾つかの実施例において、バス電圧が、大きさで内部電源電圧を越 えた場合、又はモジュールがパワーダウンされた場合、 バスから内部電源への電荷漏洩を遮断する、出力バッファ、及び入／出力バッフ ァを提供する。この機能性は、幾つかの実施例において、以下のように達成され る。絶縁トランジスタが、内部電源と、バスに接続される出力端子との間で、プ ルアップ・トランジスタと直列に接続される。イネーブル信号、及びデータ入力 信号に応答して、プルアップ・トランジスタを制御する回路が又、絶縁トランジ スタも制御して、その結果ドライバが禁止され、プルアップ・トランジスタがオ ンである場合、絶縁トランジスタも又オンであり、それによりプルアップ・トラ ンジスタが出力端子を駆動可能となる。別のトランジスタが、回路と絶縁トラン ジスタのゲートとの間に設けられ、ドライバが禁止された場合、回路からゲート を絶縁する。従って、ドライバが禁止された場合、回路は絶縁トランジスタを制 御しない。代わりに、絶縁トランジスタのゲートと出力端子との間に接続された 、通過トランジスタにより、絶縁トランジスタが制御される。ドライバが禁止さ れた場合、通過トランジスタはオフである。ドライバが禁止され、出力端子上の 電圧が、大きさで内部電源により与えられる電圧を、少なくとも所定値だけ越え た場合、通過トランジスタはオンになり、絶縁トランジスタをオフにする。 絶縁トランジスタは、幾つかの実施例において、ＰＭＯＳトランジスタである 。絶縁トランジスタのドレインは、そのバックゲートに接続されて、ドレイン／ バックゲート間ダイオードをオフにする。 本発明の他の特徴を以下て説明する。本発明は、請求の範囲により規定される 。 図面の簡単な説明 図１−４は、本発明による入／出力バッファの回路図である。 好適な実施例の説明 図１は、出力ドライバ１１４、及び入力バッファ１１８を含む、入／出力バッ ファ１１０の回路図である。ドライバ１１４が、イネーブル端子ＥＮ上の高い信 号により許可された場合、ドライバ１１４は、データ入力端子Ａ上の信号に論理 的に等しい出力信号で、入／出力端子ＹＩＯを駆動する。端子ＥＮ上の信号が低 い場合、ドライバ１１４は、端子ＹＩＯを３値状態にする。バッファ１１８は、 端子ＹＩＯ上の入力信号を増幅して、端子Ｙ上に増幅された信号を与える。 端子ＹＩＯは、１つ以上の他のモジュール（不図示）に接続されたバス（不図 示）に接続される。１つ以上のこれらモジュールは、バッファ１１０の内部電源 電圧ＶＤＤＩよりも高い電圧で、バスを駆動する。一つの例では、バッファ１１ ０は３．３Ｖにより電源供給され、１つ以上の他のモジュールは、５．０Ｖでバ スを駆動することも可能である。以下で説明するように、ドライバ１１４には、 バスが５．０Ｖにある場合、バスからバッファ１１０電源への電荷漏洩を防止す る、過電圧保護回路要素が含まれる。 ドライバ１１４には、イネーブル端子ＥＮに接続された一方の入力、及びデー タ入力端子Ａに接続された他方の入力を有する、ＮＡＮＤゲート１２６が含まれ る。幾つかの実施例において、ゲート１２６を含む全ての論理ゲート、及び全て のインバータは、ＣＭＯＳ 技術で実施される。論理ゲート、及びインバータは、内部電源電圧ＶＤＤＩ（Ｖ ＤＤ 内部）により電源供給される。幾つかの実施例における、論理ゲート、及 びインバータのトランジスタ寸法は、論理ゲート、又はインバータの隣りに示さ れている。従って、幾つかの実施例において、ゲート１２６の各Ｐチャンネルト ランジスタは、４０μｍのチャンネル幅（「ｗｐ＝４０」）を有する。ゲート１ ２６の各Ｎチャンネルトランジスタは、４０μｍのチャンネル幅（「ｗｎ＝４０ 」）を有する。チャンネル長は、別に示されない限り、１μｍである。 ゲート１２６の出力は、ＰＭＯＳプルアップ・トランジスタ１３０のゲートに 接続される。幾つかの実施例におけるトランジスタのチャンネル寸法は、トラン ジスタの隣りに示されている。従って、幾つかの実施例において、トランジスタ １３０は、４１０μｍ／１μｍのチャンネル幅／長さ寸法を有する。 トランジスタ１３０のソースは、電源電圧ＶＤＤＩを受ける電源端子１３６に 接続される。幾つかの実施例において、ＶＤＤＩは３．３Ｖである。トランジス タ１３０のドレインは、ＰＭＯＳトランジスタ１４０のソース１４０．１に接続 され、そのドレインは端子Ｙ１０に接続される。従って、トランジスタ１３０及 び１４０は、端子１３６とＹＩＯ間で直列に接続される。 トランジスタ１４０のバックゲートは、ドレイン１４０．２に接続される。 ＮＡＮＤゲート１２６の出力は、ＮＭＯＳトランジスタ１４６の １つのソース／ドレイン端子に接続され、他のソース／ドレイン端子は、トラン ジスタ１４０のゲートに接続される。ＮＡＮＤゲート１２６の出力は、更にイン バータ１５０の入力に接続され、その出力は、トランジスタ１４６のゲートに接 続される。 トランジスタ１４０のゲートは、ＰＭＯＳトランジスタ１５６のソース／ドレ イン端子１５６．１に接続される。トランジスタ１５６の他のソース／ドレイン 端子１５６．２は、端子ＹＩＯに接続される。そのトランジスタのゲートは、電 源電圧ＶＤＤＩに接続される。トランジスタ１５６のバックゲートは、端子１５ ６．２に接続される。 イネーブル端子ＥＮは、インバータ１６０の入力に接続され、その出力は、Ｎ ＯＲゲート１６４の一方の入力に接続される。ゲート１６４の他方の入力は、デ ータ入力端子Ａに接続される。ゲート１６４の出力は、プルダウンＮＭＯＳトラ ンジスタ１６８のゲートに接続され、そのドレインは、入／出力端子ＹＩＯに接 続され、そのソースは接地に接続される。 入力バッファ１１８は、端子ＹＩＯとＹ間で直列に接続された、インバータ１ ７６、１８０により形成される。 トランジスタ１４０及び１５６を除いて、バッファ１１０の全てのＰＭＯＳト ランジスタのバックゲートは、電源電圧ＶＤＤＩに接続される。バッファ１１０ における全てのＮＭＯＳトランジスタのバックゲートは、接地に接続される。 幾つかの実施例において、ＮＭＯＳトランジスタの閾値電圧ＶＴ Ｎは約０．７Ｖであり、ＰＭＯＳトランジスタの閾値電圧ＶＴＰは約−０．９Ｖ である。 イネーブル端子ＥＮが高い場合、ドライバ１１４は許可される。ゲート１２６ 、１６４は、それぞれデータ入力端子Ａ上の信号を反転する。端子Ａが高い場合 、ゲート１２６の出力は低く、トランジスタ１３０をオンにする。トランジスタ １６４はオンであり、トランジスタ１４０のゲートに低電圧を供給し、従ってト ランジスタ１４０をオンにする。トランジスタ１５６はオフである。プルダウン ・トランジスタ１６８も又オフであり、入／出力端子ＹＩＯは、トランジスタ１ ３０、１４０により、３．３Ｖ信号で駆動される。 端子Ａが低い場合、ゲート１２６の出力は高く、トランジスタ１３０をオフに する。インバータ１５０が、トランジスタ１４６のゲートに、０Ｖを供給して、 そのトランジスタをオフにする。トランジスタ１４６が、トランジスタ１５６の ソース／ドレイン端子１５６．１から、ＮＡＮＤゲート１２６の出力を絶縁し、 それによりソース／ドレイン端子１５６．１、及びトランジスタ１５６のバック ゲートにより形成されるダイオードを介して、ＮＡＮＤゲート１２６の出力から 端子ＹＩＯへの電荷漏洩が防止される。 プルダウン・トランジスタ１６８が、端子ＹＩＯを０Ｖに引く。 イネーブル端子ＥＮが低い場合、トランジスタ１３０、１４０はオフであり、 ドライバ１１４は禁止される。バスが５．０Ｖで駆動される場合、トランジスタ １４０、１５６は、バスから電源ＶＤＤＩへの電荷漏洩を遮断する。更に特定と して、トランジスタ１３０ をオン可能するために、端子ＹＩＯ上の電圧が、少なくともＰＭＯＳ閾値電圧だ け、電圧ＶＤＤＩを越えた場合、トランジスタ１５６は、オンになり、トランジ スタ１４０のゲート上の電圧が、端子Ｙ１０上の電圧にまで上昇する。ゆえに、 トランジスタの電界効果による伝導が抑制される。トランジスタ１４０のソース ／ドレイン端子１４０．２、及びそのバックゲートにより形成されるダイオード を介する伝導も又抑制される。なぜなら、そのバックゲートが、ダイオードが順 方向バイアスされないように、端子１４０．２に接続されるからである。トラン ジスタ１４６はオフであり、ＮＡＮＤゲート１２６が、トランジスタ１４０のゲ ート上の高電圧から保護される。 トランジスタ１５６のバックゲートが、電圧ＶＤＤＩではなく、ソース／ドレ イン端子１５６．２に接続されるので、端子１５６．２、及びバックゲートによ り形成されるダイオードはオフであり、その結果、ダイオードを介して、端子Ｙ ＩＯから電源ＶＤＤＩへの漏洩は何も生じない。 図２は、ゲート・ソース間、及びゲート・ドレイン間電圧が、値５．０Ｖに到 達するのが禁止される回路に適した、入／出力バッファ２１０を示す。５．０Ｖ のゲート・ソース間、及びゲート・ドレイン間電圧は、３．３Ｖ動作に対して設 計された幾つかのバッファにおいて禁止される。というのは、５．０Ｖ電圧が、 かかるバッファにおける薄いゲート酸化膜を傷つける可能性があるからである。 幾つかの実施例において、許容される最大ゲート・ソース間、及び ゲート・ドレイン間電圧は、約４．２Ｖである。入／出力バッファ２１０は、バ ッファ１１０に類似している。禁止電圧を防止するために、バッファ２１０には 、トランジスタ１４６のソース／ドレイン端子１４６．１と、トランジスタ１４ ０のゲートとの間に接続された、ＮＭＯＳトランジスタ２２６が含まれる。トラ ンジスタ２２６のゲートは、電源電圧ＶＤＤＩに接続される。トランジスタ２２ ６は、イネーブル端子ＥＮが低く、トランジスタ１４０のゲート上の電圧が５． ０Ｖである場合、トランジスタ１４６のゲートとソース／ドレイン端子１４６． １間の電圧降下が、５．０Ｖの値に到達するのを防止する。 同様に、端子ＹＩＯとトランジスタ１６８のドレイン間に接続された、ＮＭＯ Ｓトランジスタ２３２は、端子ＥＮが低く（、ゆえに、トランジスタ１６８のゲ ートは０Ｖにある）、端子ＹＩＯ上の電圧が５．０Ｖである場合、トランジスタ １６８のゲート・ドレイン間電圧が、５．０Ｖに到達するのを防止する。 トランジスタ２３２、２２６のゲートは、電圧ＶＤＤＩにあり、ゆえにトラン ジスタ２３２、２２６のゲート・ソース間、及びゲート・ドレイン間電圧は、５ ．０Ｖの下にある。 ゲートが電圧ＶＤＤＩに接続された、ＮＭＯＳトランジスタ２３６は、インバ ータ１７６のトランジスタにおける、ゲート・ソース間、及びゲート・ドレイン 間電圧が、５．０Ｖに到達するのを防止する。トランジスタ２３６は、端子ＹＩ Ｏとインバータ１７６の入力間に接続される。 トランジスタ２３６のゲートが、電圧ＶＤＤＩに接続されるので、トランジス タ２３６は、端子ＹＩＯからインバータ１７６の入力に、多くても電圧ＶＤＤＩ −ＶＴＮを通す。端子ＹＩＯ上の電圧が、３．３Ｖ以上である場合、ブートスト ラップ回路２４２が、インバータ１７６の入力でのノード２４６を電圧ＶＤＤＩ に引いて、ＣＭＯＳインバータ１７６における消費電力を低減する。ブートスト ラップ回路２４２には、ＰＭＯＳトランジスタ２５０が含まれ、そのソースは、 電圧ＶＤＤＩに接続され、そのドレインは、ＮＭＯＳトランジスタ２５４のドレ インに接続される。トランジスタ２５４のソースは、接地に接続される。トラン ジスタ２５０、２５４は、ノード２４６に接続される。それらのドレインは、Ｐ ＭＯＳトランジスタ２５９のゲートに接続され、そのソースは、電源電圧ＶＤＤ Ｉに接続され、そのドレインは、ノード２４６に接続される。 トランジスタ２５０、２５４により形成される、インバータの閾値電圧は、Ｖ ＤＤＩ−ＶＴＮの下である。例えば、幾つかの実施例において、ＶＤＤＩ＝３． ３Ｖ、ＶＴＮ＝０．７Ｖであり、そのインバータ閾値電圧は、ＶＤＤＩの約６０ ％、すなわち約１．９８Ｖである。ゆえに、トランジスタ２３６が、ノードＶＴ ＮをＶＤＤＩ−ＶＴＮに充電する場合、インバータは、トランジスタ２５８のゲ ートを０Ｖに駆動する。次に、トランジスタ２５８は、ノード２４６をＶＤＤＩ にまで引き上げる。従って、トランジスタ２５０がオフになり、消費電力が低減 される。トランジスタ２３６がオフになり、ノード２４６が、端子ＹＩＯから絶 縁される。 ノード２４６上の電圧が、０Ｖである場合、トランジスタ２５８はオフであり 、ノード２４６が、電源電圧ＶＤＤＩから絶縁される。 図３の入／出力バッファ３１０は、図１の入／出力バッファ１１０に類似して いるが、バッファ３１０のトランジスタ１４６のゲートは、電源電圧ＶＤＤＩに 接続される。図１のインバータ１５０は、削除されて、回路が簡略化されている 。トランジスタ１４０のゲートから入／出力端子ＹＩＯへの電荷漏洩を防止する ために、ＰＭＯＳトランジスタ３１８が、トランジスタ１５６と直列に接続され る。更に特定として、トランジスタ３１８のソース／ドレイン端子３１８．１は 、トランジスタ１４０のゲートに接続される。トランジスタ３１８のソース／ド レイン端子３１８．２は、トランジスタ１５６のソース／ドレイン端子１５６． １に接続される。トランジスタ１５６のソース／ドレイン端子１５６．２は、入 ／出力端子ＹＩＯに接続される。ソース／ドレイン端子３１８．１は、トランジ スタ３１８のバックゲートに接続される。ソース／ドレイン端子１５６．２は、 トランジスタ１５６のバックゲートに接続される。トランジスタ３１８、１５６ のゲートは、電源電圧ＶＤＤＩに接続される。 トランジスタ１５６、３１８のバックゲート接続に起因して、トランジスタ３ １８のバックゲート、及びソース／ドレイン端子３１８．２により形成されるダ イオード、及びトランジスタ１５６のバックゲート、及びソース／ドレイン端子 １５６．１により形成されるダイオードは、背中合わせに接続されて、ダイオー ド伝導が抑制される。従って、イネーブル端子ＥＮが高い場合、トランジスタ３ １８、１５６を介する、ダイオード伝導と電界効果による伝導の両方が抑制され るので、トランジスタ１４０のゲートは、入／出力端子ＹＩＯから絶縁される。 イネーブル端子ＥＮが低く、端子ＹＩＯ上の電圧が、少なくともＰＭＯＳ閾値 電圧の絶対値ＩＶＴＰＩだけ、電源電圧ＶＤＤＩを越えた場合、トランジスタ１ ５６、３１８はオンになり、トランジスタ１４０のゲートと、入／出力端子ＹＩ Ｏとの間に、電界効果による伝導が与えられる。 図４の入／出力バッファ４１０は、バッファ３１０に類似しているが、バッフ ァ４１０には、トランジスタ２３２、２３６が含まれ、ゲート・ソース間、及び ゲート・ドレイン間電圧が、５．０Ｖに到達するのを防止する。トランジスタ２ ３２、２３６は、バッファ２１０（図２）におけるように接続される。図４のプ ルアップ回路２４２は、図２のものと類似している。バッファ４１０のトランジ スタ１４６のゲートが、電源電圧ＶＤＤＩに接続され、従ってトランジスタ１４ ６のゲート・ソース間、及びゲート・ドレイン間電圧が、５．０Ｖの下であるの で、バッファ４１０は、図２のトランジスタ２２６を含まない。 本発明を上記の実施例に関して説明したが、他の実施例、及び変形も本発明の 範囲内にある。特に、本発明は、トランジスタ寸法、又は特定のトランジスタ接 続により限定されない。例えば、幾つかの実施例において、トランジスタ１４０ のソースが、電源電圧ＶＤＤＩに接続され、そのドレインが、トランジスタ１３ ０のソースに 接続され、トランジスタ１３０のドレインが、入／出力端子ＹＩＯに接続される ように、トランジスタ１４０、１３０は、互いに入れ替えられる。本発明は、出 力バッファに適しており、すなわち幾つかの実施例において、入力バッファ１１ ８は省かれる。本発明は、特定の電圧値により限定されない。従って、幾つかの 実施例において、ＶＤＤＩは接地の下である。幾つかの実施例において、接地電 圧は、他の基準電圧により置き換えられる。本発明は、特定の製造技術により限 定されない。従って、幾つかの実施例において、本発明は、回路が、Ｐドーピン グされた基板上に形成され、ＰＭＯＳトランジスタが、１つ以上のＮウェル内に 形成される、ＮウェルＣＭＯＳ技術を利用して実施される。他の実施例において 、Ｐウェル技術、又はツインタブ技術が利用される。幾つかの実施例においては 、入／出力バッファ全体が集積化され、一方他の実施例においては、個別部品が 使用される。幾つかの実施例においては、バスは１つ以上のモジュールと一体化 される。他の実施例においては、バスは一体化されない。他の実施例、及び変形 は、請求の範囲により規定される本発明の範囲内にある。

───────────────────────────────────────────────────── 【要約の続き】 トと出力端子（ＹＩ０）との間に接続された、通過トラ ンジスタ（１５６）により、絶縁トランジスタ（１４ ０）が制御される。ドライバが禁止された場合、通過ト ランジスタ（１５６）はオフである。ドライバが禁止さ れ、出力端子上の電圧が、大きさで所定値を越えた場 合、通過トランジスタ（１５６）はオンになり、絶縁ト ランジスタ（１４０）をオフにする。絶縁トランジスタ （１４０）は、幾つかの実施例において、ＰＭＯＳトラ ンジスタである。絶縁トランジスタ（１４０）のドレイ ンは、そのバックゲートに接続されて、ドレイン／バッ クゲート間ダイオードをオフにする。

Claims (1)

1. 【特許請求の範囲】 １．出力ドライバにおいて、 電圧Ｖ１を受けるための電力端子と、 出力端子と、 端子Ｔ１１及びＴ１２を有し、該端子Ｔ１１とＴ１２間の伝導経路を制御 するために、制御端子ＣＴ１を有する回路Ｃ１と、 端子Ｔ２１及びＴ２２を有し、該端子Ｔ２１とＴ２２間の伝導経路を制御 するために、制御端子ＣＴ２を有する回路Ｃ２であって、前記端子Ｔ２１が、前 記端子Ｔ１２に接続され、前記端子Ｔ１１及びＴ２２の一方が、前記電力端子に 接続され、前記端子Ｔ１１及びＴ２２の他方が、前記出力端子に接続される、回 路Ｃ２と、 入力信号、及びイネーブル信号に応答して、前記端子ＣＴ１を制御するた めの回路Ｃ３であって、 前記イネーブル信号が断定されない場合、前記回路Ｃ１は、前記端子Ｔ １１とＴ１２間に伝導経路を与えず、及び前記イネーブル信号が断定された場合 、前記回路Ｃ１を介する、端子Ｔ１１とＴ１２間の伝導経路の伝導性が、前記入 力信号により制御されるような、 回路Ｃ３と、 前記出力端子と前記制御端子ＣＴ２間に、伝導経路を与えるための回路Ｃ ４であって、 動作時に、前記出力端子上の電圧が、大きさで前記電力端 子上の電圧を越えない場合、前記回路Ｃ４は、前記出力端子と前記端子ＣＴ２間 に伝導経路を与えず、及び動作時に、前記出力端子上の電圧が、大きさで少なく とも所定値だけ、前記電力端子上の電圧を越えた場合、前記回路Ｃ４は、前記出 力端子と前記制御端子ＣＴ２間に伝導経路を与え、それによって前記回路Ｃ２が 、前記端子Ｔ２１とＴ２２間に、伝導経路を与えないようにせしめるような、 回路Ｃ４と、 前記回路Ｃ１と前記制御端子ＣＴ２間を介して、伝導経路を与えるための トランジスタＴＲであって、 前記イネーブル信号が断定され、前記回路Ｃ１が、端子Ｔ１１とＴ１２ 間に伝導経路を与える場合、前記回路Ｃ１とＣ２が、前記出力端子に前記電力端 子を直列に接続するように、前記回路Ｃ２は、前記端子Ｔ２１とＴ２２間に伝導 経路を与え、及び前記イネーブル信号が断定されず、前記出力端子上の電圧が、 大きさで少なくとも前記所定値だけ、前記電力端子上の電圧を越えた場合、前記 トランジスタＴＲはオフであるような、 トランジスタＴＲと、 からなるドライバ。 ２．前記イネーブル信号が断定されない場合、前記出力端子上の電圧の如何に かかわらず、前記トランジスタＴＲはオフである、請求項１に記載のドライバ。 ３．前記回路Ｃ１は、前記端子Ｔ１１とＴ１２間に接続されたトランジスタか らなる、請求項１に記載のドライバ。 ４．前記回路Ｃ２は、前記端子Ｔ２１とＴ２２間に接続されたトランジスタＴ Ｒ１からなる、請求項１に記載のドライバ。 ５．前記トランジスタＴＲ１は、電界効果トランジスタであり、前記ドライバ が更に、前記端子Ｔ２２、及び前記トランジスタＴＲＩのバックゲートを前記出 力端子に接続するための手段からなる、請求項４に記載のドライバ。 ６．前記回路Ｃ４は、電流搬送端子、及びバックゲートが、前記出力端子に接 続される、電界効果トランジスタＴＲ２からなる、請求項１に記載のドライバ。 ７．前記回路Ｃ４は、 電流搬送端子ＴＴ２１及びＴＴ２２を有するトランジスタＴＲ２と、 電流搬送端子ＴＴ３１及びＴＴ３２を有するトランジスタＴＲ３と、 前記端子ＴＴ２２を前記端子ＴＴ３１に接続するための手段と、 前記端子ＴＴ２１、及び前記トランジスタＴＲ２のバックゲートを前記出 力端子に接続するための手段と、 前記端子ＴＴ３２、及び前記トランジスタＴＲ３のバックゲートを前記制 御端子ＣＴ２に接続するための手段と、 からなる、請求項１に記載のドライバ。 ８．前記トランジスタＴＲと直列に接続されたトランジスタＴＲ４から更にな り、前記トランジスタＴＲ４は、前記トランジスタＴＲと前記端子ＣＴ２間に接 続され、端子ＴＴ４１とＴＴ４２、及びゲートＴＴ４３を有しており、前記ドラ イバは、前記ゲートＴＴ４３を前記電圧Ｖ１に接続するための手段を備え、前記 トランジスタＴＲ４は、前記端子ＴＴ４１、ＴＴ４２上の電圧が、大きさで前記 電圧Ｖ１を越えた場合、動作時に非伝導性である、請求項１に記載の回路。 ９．Ｖ１とは異なる電圧Ｖ２を受信するための基準端子と、 前記基準端子に接続された端子Ｔ５１を有し、且つ端子Ｔ５２を有する回 路Ｃ５であって、前記端子Ｔ５１とＴ５２間の伝導経路を制御するために、制御 端子ＣＴ５を有する回路Ｃ５と、 前記入力信号、及び前記イネーブル信号に応答して、前記端子ＣＴ５を制 御するための回路Ｃ６と、 前記端子Ｔ５２と前記出力端子間に接続されるトランジスタＴＲ５であっ て、前記ドライバは、前記トランジスタＴＲ５のゲートを前記電圧Ｖ１に接続す るための手段を備え、前記端子Ｔ５２、及び前記出力端子上の電圧が、大きさで 前記トランジスタＴＲ５のゲート上の電圧を越えた場合、動作時に非伝導性であ るトランジスタＴＲ５と、 から更になる、請求項１に記載のドライバ。 １０．請求項１に記載のドライバからなる入／出力バッファであって、前記出力 端子は、前記入／出力バッファの入／出力端子で ある、入／出力バッファにおいて、 前記入／出力端子上の入力信号をバッファリングするための手段と、 端子ＴＴ６１とＴＴ６２、及びゲートＴＴ６３を有するトランジスタＴＲ ６と、 前記ゲートＴＴ６３を前記電圧Ｖ１に接続するための手段と、 前記端子ＴＴ６１を前記入／出力端子に接続するための手段と、 前記端子ＴＴ６２を前記バッファリング手段の入力に接続するための手段 とから更になり、 前記トランジスタＴＲ６は、前記端子ＴＴ６１とＴＴ６２上の電圧が、大 きさで前記ゲートＴＴ６３上の電圧を越えた場合、動作時に非伝導性であること を特徴とする入／出力バッファ。 １１．動作時に、前記入／出力端子上の電圧が、大きさで前記電圧Ｖ１以上であ る場合、前記電圧Ｖ１にまで前記バッファリング手段の入力を引くために、前記 バッファリング手段の前記入力に接続された回路から更になる、請求項１０に記 載の入／出力バッファ。 １２．出力ドライバにおいて、 データ入力端子と、 イネーブル端子と、 電源電圧を受けるための電力端子と、 前記電力端子と前記出力端子間に接続されたプルアップ・ト ランジスタと、 前記プルアップ・トランジスタを制御するための回路であって、前記デー タ入力端子に接続された一方の入力、及び前記イネーブル端子に接続された他方 の入力を有し、前記プルアップ・トランジスタのゲートに接続された出力を有す る回路と、 前記電力端子と前記出力端子間で、前記プルアップ・トランジスタと直列 に接続された絶縁トランジスタであって、動作時に、前記出力端子上の電圧が、 大きさで少なくとも所定値だけ、前記電力端子上の電圧を越えた場合、前記出力 端子から前記電力端子を絶縁する、絶縁トランジスタと、 動作時に、前記出力端子上の電圧が、大きさで少なくとも前記所定値だけ 、前記電力端子上の電圧を越えた場合、前記絶縁トランジスタをオフにするため に、前記出力端子と前記絶縁トランジスタのゲートを相互接続する手段と、 前記プルアップ・トランジスタがオンである場合、前記絶縁トランジスタ をオンにするために、前記絶縁トランジスタの前記ゲートへと、前記回路により 生成された信号を制御自在に通すためのトランジスタＴＲ１であって、前記絶縁 トランジスタのゲート上の電圧が、大きさで少なくとも前記所定値だけ、前記電 力端子上の電圧を越えた場合、オフであるトランジスタＴＲ１と、 からなるドライバ。 １３．前記トランジスタＴＲ１は、前記回路の出力と前記絶縁トラ ンジスタの前記ゲートとの間に接続される、請求項１２に記載のドライバ。 １４．前記回路の出力に接続された入力、及び前記トランジスタＴＲ１のゲート に接続された出力を有するインバータから更になる、請求項１２に記載のドライ バ。 １５．前記ドライバにおけるゲート・ソース間、及びゲート・ドレイン間電圧を 、前記出力端子上の最大電圧よりも大きさで低く維持するために、前記トランジ スタＴＲ１と前記絶縁トランジスタの前記ゲートとの間で、前記トランジスタＴ Ｒ１と直列に接続されるトランジスタＴＲ２から更になる、請求項１２に記載の ドライバ。 １６．出力ドライバの出力端子と電源間の電荷漏洩を防止する方法において、 前記出力ドライバが許可され、プルアップ・トランジスタがオンである場 合、絶縁トランジスタをオンにして、前記電源により与えられる電圧で、プルア ップ・トランジスタ、及び絶縁トランジスタを介して、出力端子を駆動するため に、プルアップ・トランジスタのゲートに、プルアップ・トランジスタと直列に 接続される絶縁トランジスタのゲートを接続するステップと、 前記出力ドライバが禁止、又はパワーダウンされ、前記出力端子上の電圧 が、大きさで少なくとも所定値だけ、電源により与えられる電圧を越えた場合、 プルアップ・トランジスタのゲ ートから、絶縁トランジスタのゲートを切り離し、出力端子に絶縁トランジスタ のゲートを接続し、それにより絶縁トランジスタをオフにするステップと、 を含む方法。 １７．出力端子に絶縁トランジスタのバックゲートを接続するステップを更に含 む、請求項１６に記載の方法。