CN104660248B - 上拉电阻电路 - Google Patents

Abstract

一种上拉电阻电路，包括电源端、输出端、第一PMOS管、第二PMOS管以及控制信号产生单元。所述第一PMOS管的栅极适于输入第一控制信号，所述第二PMOS管的栅极适于输入第二控制信号，所述第一PMOS管的衬底连接所述第二PMOS管的衬底并适于输入偏置电压，所述偏置电压的电压值与所述电源端的电压和所述输出端的电压中较大电压的电压值相等；所述控制信号产生单元适于产生所述第二控制信号。本发明技术方案提供的上拉电阻电路工作于高压容限模式时，无倒灌电流产生，提高了整个集成电路的可靠性。

Description

上拉电阻电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种上拉电阻电路。

背景技术

上拉电阻电路被广泛地应用于集成电路中，尤其在I/O电路中应用较多。许多I/O端口通常需要设置一个默认的高电平，在某些没有信号输入的情况下，通过上拉电阻电路将I/O端口上拉至高电位。

图1是现有的一种上拉电阻电路。参考图1，所述上拉电阻电路包括电源端VDD、输出端OUT以及PMOS管MP0。所述PMOS管MP0的源极和衬底连接所述电源端VDD，所述PMOS管MP0的漏极连接所述输出端OUT，所述PMOS管MP0的栅极适于输入控制信号RE。所述电源端VDD适于接收电源电压，所述输出端OUT连接集成电路的I/O端口。

在正常模式下，即在所述电源端VDD的电压大于或等于所述输出端OUT的电压情况下，当所述控制信号RE为低电平信号时，所述PMOS管MP0导通，所述输出端OUT的电位被上拉至与所述电源端VDD的电位相等；当所述控制信号RE为高电平信号时，所述PMOS管MP0截止，上拉功能无效。

然而，在高压容限模式下，即所述输出端OUT上的电压大于所述电源端VDD上的电压时（例如，所述电源电压通常为3.3V，总线上的电压为5V，当所述输出端OUT与总线连接时），即使所述控制信号RE为高电平信号，由于所述高电平信号的电压不会大于所述电源电压，所述PMOS管MP0仍会导通，导致产生从所述输出端OUT流向所述电源端VDD的倒灌电流。

发明内容

本发明解决的是上拉电阻电路在高压容限模式下产生倒灌电流的问题。

为解决上述问题，本发明提供一种上拉电阻电路，包括：电源端、输出端、第一PMOS管、第二PMOS管以及控制信号产生单元；

所述第一PMOS管的栅极适于输入第一控制信号，所述第一PMOS管的源极连接所述电源端，所述第一PMOS管的漏极连接所述第二PMOS管的源极，所述第一PMOS管的衬底连接所述第二PMOS管的衬底并适于输入偏置电压，所述偏置电压的电压值与所述电源端的电压和所述输出端的电压中较大电压的电压值相等；

所述第二PMOS管的栅极适于输入第二控制信号，所述第二PMOS管的漏极连接所述输出端；

所述控制信号产生单元适于产生所述第二控制信号，在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时所述第二控制信号为低电平信号，在所述电源端的电压小于所述输出端的电压时所述第二控制信号的幅度与所述输出端的电压值相等。

可选的，所述电源端适于输入电源电压，所述输出端连接集成电路的I/O端口。

可选的，所述控制信号产生单元包括第一开关单元和第二开关单元；

所述第一开关单元连接于所述第二PMOS管的栅极和所述输出端之间，所述第二开关单元连接于所述第二PMOS管的栅极和地之间，所述第二开关单元导通时的阻抗大于所述第一开关单元导通时的阻抗；

所述第一开关单元适于在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时断开、在所述电源端的电压小于所述输出端的电压时导通；

所述第二开关单元适于在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时导通。

可选的，所述第一开关单元包括第三PMOS管；

所述第三PMOS管的栅极连接所述电源端，所述第三PMOS管的源极连接所述第二PMOS管的栅极，所述第三PMOS管的漏极连接所述输出端，所述第三PMOS管的衬底适于输入所述偏置电压。

可选的，所述第一开关单元导通时的阻抗与所述第三PMOS管的宽长比相关。

可选的，所述第二开关单元包括第四PMOS管和第一NMOS管；

所述第四PMOS管的栅极连接所述第四PMOS管的漏极和所述第一NMOS管的漏极，所述第四PMOS管的源极连接所述第二PMOS管的栅极，所述第四PMOS管的衬底适于输入所述偏置电压；

所述第一NMOS管的栅极适于输入第三控制信号，所述第三控制信号的电平与所述第一控制信号的电平相反，所述第一NMOS管的源极和所述第一NMOS管的衬底接地。

可选的，所述第二开关单元包括第二NMOS管和第三NMOS管；

所述第二NMOS管的栅极连接所述电源端，所述第二NMOS管的漏极连接所述第二PMOS管的栅极，所述第二NMOS管的源极连接所述第三NMOS管的漏极，所述第二NMOS管的衬底连接所述第三NMOS管的衬底并接地；

所述第三NMOS管的栅极适于输入第三控制信号，所述第三控制信号的电平与所述第一控制信号的电平相反，所述第三NMOS管的源极接地。

可选的，所述上拉电阻电路还包括适于产生所述偏置电压的偏置电压产生电路，所述偏置电压产生电路包括第五PMOS管和第六PMOS管；

所述第五PMOS管的栅极连接所述第六PMOS管的漏极和所述输出端，所述第五PMOS管的源极连接所述电源端和所述第六PMOS管的栅极，所述第五PMOS管的漏极连接所述第六PMOS管的源极、所述第五PMOS管的衬底以及所述第六PMOS管的衬底并适于输出所述偏置电压。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的上拉电阻电路包括串联的第一PMOS管和第二PMOS管，所述第一PMOS管的衬底连接所述第二PMOS管的衬底并适于输入偏置电压，所述偏置电压的电压值与电源端的电压和输出端的电压中较大电压的电压值相等。

在正常模式下，当输入所述第一PMOS管的栅极的第一控制信号为低电平时，控制信号产生单元输出低电平的第二控制信号至所述第二PMOS管的栅极，使所述第一PMOS管和第二PMOS管均导通，实现上拉功能；当输入所述第一PMOS管的栅极的第一控制信号为高电平时，所述第一PMOS管截止，上拉功能无效。

在高压容限模式下，控制信号产生单元输出电平幅度与所述输出端的电压值相等的第二控制信号，并且，由于所述偏置电压与所述输出端的电压相等，所述第二PMOS管的栅极、漏极和衬底的电位相等，导电沟道中无电流产生，即所述第二PMOS管截止。因此，所述上拉电阻电路无倒灌电流产生，提高了整个集成电路的可靠性。

进一步，本发明技术方案提供的上拉电阻电路在高压容限模式下，通过所述第二PMOS管截止阻断所述电源端和所述输出端的通路，无论所述第一PMOS管是否导通，均无倒灌电流产生，因此，消除倒灌电流与所述第一控制信号的状态无关。

附图说明

图1是现有的一种上拉电阻电路；

图2是本发明实施方式的上拉电阻电路的结构示意图；

图3是本发明实施例1的上拉电阻电路的电路图；

图4是本发明实施例2的上拉电阻电路的电路图；

图5是本发明实施例3的偏置电压产生电路的电路图。

具体实施方式

正如背景技术中所描述的，现有的上拉电阻电路在高压容限模式下，会产生由输出端流向电源端的倒灌电流。电源端适于接收电源电压，倒灌电流的产生会使所述电源电压升高，影响由所述电源电压供电的整个集成电路的可靠性。

图2是本发明技术方案提供的上拉电阻电路的结构示意图。参考图2，所述上拉电阻电路包括电源端VDD、输出端OUT、第一PMOS管MP1、第二PMOS管MP2以及控制信号产生单元20。

所述电源端VDD适于输入电源电压，即所述电源端VDD适于连接供电电源。所述上拉电阻电路通常应用于I/O电路中，因此，所述输出端OUT通常连接集成电路的I/O端口。

所述第一PMOS管MP1的栅极适于输入第一控制信号RE1，所述第一控制信号RE1为上拉控制信号；所述第一PMOS管MP1的源极连接所述电源端VDD；所述第一PMOS管MP1的漏极连接所述第二PMOS管MP2的源极，所述第一PMOS管MP1的衬底连接所述第二PMOS管MP2的衬底并适于输入偏置电压Vbias。

所述偏置电压Vbias的电压值与所述电源端VDD的电压和所述输出端OUT的电压中较大电压的电压值相等，即当所述电源端VDD的电压大于所述输出端OUT的电压时，所述偏置电压Vbias与所述电源端VDD的电压相等；当所述输出端OUT的电压大于所述电源端VDD的电压时，所述偏置电压Vbias与所述输出端OUT的电压相等。

所述第二PMOS管MP2的栅极适于输入第二控制信号RE2，所述第二PMOS管MP2的漏极连接所述输出端OUT。

所述控制信号产生单元20适于产生所述第二控制信号RE2，所述第二控制信号RE2的状态与所述上拉电阻电路的工作模式相关。上拉电阻电路通常有两种工作模式：正常模式和高压容限模式，正常模式即上拉电阻电路工作时所述电源端VDD的电压大于或等于所述输出端OUT的电压，高压容限模式即上拉电阻电路工作时所述输出端OUT的电压大于所述电源端VDD的电压。通常，在高压容限模式下，所述输出端OUT的电压与所述电源端VDD的电压之差会大于MOS管的阈值电压。

在正常模式且上拉功能有效的情况下，即在所述电源端VDD的电压大于或等于所述输出端OUT的电压且所述第一控制信号RE1为低电平信号时，所述第二控制信号RE2为低电平信号；在高压容限模式下，即在所述输出端OUT的电压大于所述电源端VDD的电压时，所述第二控制信号RE2的幅度与所述输出端OUT的电压值相等。

以下对本发明实施方式的上拉电阻电路的工作原理进行说明。

在正常模式下，所述电源端VDD的电压大于或等于所述输出端OUT的电压，所述偏置电压Vbias与所述电源端VDD的电压相等。当所述第一控制信号RE1为低电平信号时，所述控制信号产生单元20提供的第二控制信号RE2也为低电平信号，因此，所述第一PMOS管MP1和所述第二PMOS管MP2均导通，所述输出端OUT的电位被上拉至与所述电源端VDD的电位相等；当所述第一控制信号RE1为高电平信号时，所述第一PMOS管MP1截止，无论所述第二控制信号RE2为何种状态，上拉功能无效。

在高压容限模式下，所述输出端OUT的电压大于所述电源端VDD的电压，所述偏置电压Vbias与所述输出端OUT的电压相等，所述控制信号产生单元20提供的第二控制信号RE2的幅度与所述输出端OUT的电压值相等。因此，所述第二PMOS管MP2的栅极、漏极和衬底上的电压均与所述输出端OUT上的电压相等。无论所述第一控制信号RE1为何种状态，所述第二PMOS管MP2的栅极和漏极之间的电压差以及衬底和漏极之间的电压差均为0，所述第二PMOS管MP2的导电沟道中无电流产生，即所述第二PMOS管MP2截止，不会产生由所述输出端OUT流向所述电源端VDD的倒灌电流。

基于上述分析，本发明实施方式提供的上拉电阻电路工作于高压容限模式下时，不会产生由所述输出端OUT流向所述电源端VDD的倒灌电流，提高了整个集成电路的可靠性。并且，消除倒灌电流与所述第一控制信号RE1的状态无关。

继续参考参考图2，在本实施方式中，所述控制信号产生单元20包括第一开关单元21和第二开关单元22。

所述第一开关单元21连接于所述第二PMOS管MP2的栅极和所述输出端OUT之间，所述第二开关单元22连接于所述第二PMOS管MP2的栅极和地之间，所述第二开关单元22导通时的阻抗大于所述第一开关单元21导通时的阻抗。

具体地，所述第一开关单元21的一端连接所述第二开关单元22的一端并适于产生所述第二控制信号RE2，所述第一开关单元21的另一端连接所述输出端OUT，所述第二开关单元22的另一端接地。

所述第一开关单元21适于在所述电源端VDD的电压大于或等于所述输出端OUT的电压且所述第一控制信号RE1为低电平信号时断开，在所述电源端VDD的电压小于所述输出端OUT的电压时导通；所述第二开关单元22适于在所述电源端VDD的电压大于所述输出端OUT的电压且所述第一控制信号RE1为低电平信号时导通。

所述控制信号产生单元20具有多种实现方式，为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

实施例1

图3是本实施例的上拉电阻电路的电路图。参考图3，所述上拉电阻电路包括电源端VDD、输出端OUT、第一PMOS管MP1、第二PMOS管MP2以及控制信号产生单元。

所述电源端VDD、输出端OUT、第一PMOS管MP1和第二PMOS管MP2与图2类似，在此不在赘述。所述控制信号产生单元包括第一开关单元31和第二开关单元32。

在本实施例中，所述第一开关单元31包括第三PMOS管MP3，所述第二开关单元32包括第四PMOS管MP4和第一NMOS管MN1，所述第一开关单元31导通时的阻抗小于所述第二开关单元32导通时的阻抗。因此，当所述第一开关单元31与所述第二开关单元32同时导通时，所述控制信号产生单元产生的第二控制信号RE2为所述第一开关单元31传输的信号。

所述第一开关单元31和所述第二开关单元32均是由MOS管构成，因此，所述第一开关单元31导通时的阻抗与所述第三PMOS管MP3的宽长比相关，所述第二开关单元32导通时的阻抗与所述第四PMOS管MP4的宽长比和所述第一NMOS管MN1的宽长比相关。

具体地，所述第三PMOS管MP3的栅极连接所述电源端VDD；所述第三PMOS管MP3的源极连接所述第二PMOS管MP2的栅极；所述第三PMOS管MP3的漏极连接所述输出端OUT；所述第三PMOS管MP3的衬底连接所述第四PMOS管MP4的衬底并适于输入偏置电压Vbias，所述偏置电压Vbias的电压值与所述电源端VDD的电压和所述输出端OUT的电压中较大电压的电压值相等。

所述第四PMOS管MP4的栅极连接所述第四PMOS管MP4的漏极和所述第一NMOS管MN1的漏极；所述第四PMOS管MP4的源极连接所述第二PMOS管MP2的栅极。

所述第一NMOS管MN1的栅极适于输入第三控制信号RE3；所述第一NMOS管MN1的源极和所述第一NMOS管MN1的衬底接地。

所述第三控制信号RE3的电平与所述第一控制信号RE1的电平相反，即当所述第一控制信号RE1为低电平信号时，所述第三控制信号RE3为高电平信号；当所述第一控制信号RE1为高电平信号时，所述第三控制信号RE3为低电平信号。

以下对本实施例的上拉电阻电路的工作原理进行说明。

在正常模式下，所述电源端VDD的电压大于或等于所述输出端OUT的电压，所述偏置电压Vbias与所述电源端VDD的电压相等。由于所述第三PMOS管MP3的栅极电压与所述电源端VDD的电压相等，所述第三PMOS管MP3的漏极电压与所述输出端OUT的电压相等，所述电源端VDD的电压大于所述输出端OUT的电压，因此，所述第三PMOS管MP3截止，即所述第一开关单元31断开。

当所述第一控制信号RE1为低电平信号时，所述第三控制信号RE3为高电平信号，因此，所述第一NMOS管MN1导通，将所述第四PMOS管MP4的漏极拉至低电位，从而使所述第四PMOS管MP4导通。所述第一NMOS管MN1和所述第四PMOS管MP4均导通，即所述第二开关单元32导通，所述第二PMOS管MP2的栅极被拉低。

因此，在正常模式下，当所述第一控制信号RE1为低电平信号时，所述第二控制信号RE2为低电平信号，所述第一PMOS管MP1和所述第二PMOS管MP2均导通，所述输出端OUT的电位被上拉至与所述电源端VDD的电位相等。

当所述第一控制信号RE1为高电平信号时，所述第一PMOS管MP1截止，无论所述第二控制信号RE2为何种状态，上拉功能无效。

在高压容限模式下，所述输出端OUT的电压大于所述电源端VDD的电压，所述偏置电压Vbias与所述输出端OUT的电压相等。由于所述第三PMOS管MP3的栅极电压与所述电源端VDD的电压相等，所述第三PMOS管MP3的漏极电压与所述输出端OUT的电压相等，所述电源端VDD的电压小于所述输出端OUT的电压，因此，所述第三PMOS管MP3导通，即所述第一开关单元31导通。

由于所述第一开关单元31导通时的阻抗小于所述第二开关单元32导通时的阻抗，因此，当所述第一开关单元31导通时，无论所述第二开关单元32是否导通，所述第一开关单元31将所述第二PMOS管MP2的栅极电位拉至与所述输出端OUT的电位相等，即所述控制信号产生单元提供的第二控制信号RE2的电平与所述输出端OUT的电压值相等。

由于所述偏置电压Vbias也与所述输出端OUT的电压相等，因此，所述第二PMOS管MP2的栅极、漏极和衬底上的电压均与所述输出端OUT上的电压相等。无论所述第一控制信号RE1为何种状态，所述第二PMOS管MP2的栅极和漏极之间的电压差以及衬底和漏极之间的电压差均为0，所述第二PMOS管MP2的导电沟道中无电流产生，即所述第二PMOS管MP2截止，不会产生由所述输出端OUT流向所述电源端VDD的倒灌电流。

在高压容限模式下，若所述第三控制信号RE3为低电平信号，所述第一NMOS管MN1截止，所述第四PMOS管MP4导通。所述第一NMOS管MN1的漏极接近所述输出端OUT的电压，所述第一NMOS管MN1的源极为地电位，因此，所述第一NMOS管MN1的漏极和源极之间有较高的电压差。但是，由于没有电流流过所述第一NMOS管MN1，保证了所述第一NMOS管MN1的可靠性。

若所述第三控制信号RE3为高电平信号，所述第四PMOS管MP4和所述第一NMOS管MN1均导通。通过所述第四PMOS管MP4和所述第一NMOS管MN1的分压，所述第四PMOS管MP4的漏极和源极之间的电压差以及所述第一NMOS管MN1的漏极和源极之间的电压差均近似为所述输出端OUT的电压的一半，即所述第四PMOS管MP4和所述第一NMOS管MN1均在可靠的工作电压范围之内，保证了所述第四PMOS管MP4和所述第一NMOS管MN1的可靠性。

实施例2

图4是本实施例的上拉电阻电路的电路图。参考图4，所述上拉电阻电路包括电源端VDD、输出端OUT、第一PMOS管MP1、第二PMOS管MP2以及控制信号产生单元。

所述电源端VDD、输出端OUT、第一PMOS管MP1和第二PMOS管MP2与图2类似，在此不在赘述。所述控制信号产生单元包括第一开关单元41和第二开关单元42，所述第一开关单元41导通时的阻抗小于所述第二开关单元42导通时的阻抗。所述第一开关单元41包括第三PMOS管MP3，所述第三PMOS管MP3可参考实施例1中的描述。

所述第二开关单元42包括第二NMOS管MN2和第三NMOS管MN3。

具体地，所述第二NMOS管MN2的栅极连接所述电源端VDD；所述第二NMOS管MN2的漏极连接所述第二PMOS管MP2的栅极；所述第二NMOS管MN2的源极连接所述第三NMOS管MN3的漏极；所述第二NMOS管MN2的衬底连接所述第三NMOS管MN3的衬底并接地。

所述第三NMOS管MN3的栅极适于输入第三控制信号RE3，所述第三NMOS管MN3的源极接地。

所述第三控制信号RE3的电平与所述第一控制信号RE1的电平相反，即当所述第一控制信号RE1为低电平信号时，所述第三控制信号RE3为高电平信号；当所述第一控制信号RE1为高电平信号时，所述第三控制信号RE3为低电平信号。

本实施例的上拉电阻电路的工作原理与实施例1类似。

在正常模式下，所述第三PMOS管MP3截止。当所述第一控制信号RE1为低电平信号时，所述第三控制信号RE3为高电平信号，所述第二NMOS管MN2和所述第三NMOS管MN3导通，所述控制信号产生单元提供的第二控制信号RE2为低电平信号，所述第一PMOS管MP1和所述第二PMOS管MP2均导通，所述输出端OUT的电位被上拉至与所述电源端VDD的电位相等；当所述第一控制信号RE1为高电平信号时，所述第一PMOS管MP1截止，所述上拉电阻电路的上拉功能无效。

在高压容限模式下，所述第三PMOS管MP3导通，使所述第二PMOS管MP2的栅极、漏极和衬底上的电压均与所述输出端OUT上的电压相等，所述第二PMOS管MP2的导电沟道中无电流产生，即所述第二PMOS管MP2截止，不会产生由所述输出端OUT流向所述电源端VDD的倒灌电流。

在高压容限模式下，若所述第三控制信号RE3为低电平信号，所述第二NMOS管MN2导通，所述第三NMOS管MN3截止。所述第三NMOS管MN3的漏极电压为（Vdd-Vth），其中，Vdd为所述电源端VDD上的电压值，Vth为所述第二NMOS管MN2的阈值电压的电压值。因此，保证了所述第二NMOS管MN2和所述第三NMOS管MN3的可靠性。

若所述第三控制信号RE3为高电平信号，所述第二NMOS管MN2和所述第三NMOS管MN3均导通。通过所述第二NMOS管MN2和所述第三NMOS管MN3的分压，所述第二NMOS管MN2的漏极和源极之间的电压差以及所述第三NMOS管MN3的漏极和源极之间的电压差均近似为所述输出端OUT的电压的一半，即所述第四PMOS管MP4和所述第一NMOS管MN1均在可靠的工作电压范围之内，保证了所述第二NMOS管MN2和所述第三NMOS管MN3的可靠性。

实施例3

本实施例的上拉电阻电路包括电源端、输出端、第一PMOS管、第二PMOS管以及控制信号产生单元，还包括适于产生偏置电压Vbias的偏置电压产生电路。所述电源端、输出端、第一PMOS管、第二PMOS管以及控制信号产生单元与实施例1和实施例2类似，在此不在赘述。

图5是本实施例的偏置电压产生电路的电路图。参考图5，所述偏置电压产生电路包括第五PMOS管MP5和第六PMOS管MP6。

具体地，所述第五PMOS管MP5的栅极连接所述第六PMOS管MP6的漏极和输出端OUT，所述第五PMOS管MP5的源极连接电源端VDD和所述第六PMOS管MP6的栅极，所述第五PMOS管MP5的漏极连接所述第六PMOS管MP6的源极、所述第五PMOS管MP5的衬底以及所述第六PMOS管MP6的衬底并适于输出所述偏置电压Vbias。

当所述电源端VDD的电压大于或等于所述输出端OUT的电压时，所述第五PMOS管MP5导通，所述第五PMOS管MP5的漏极电压与所述电源端VDD的电压相等，即所述偏置电压产生电路输出的偏置电压Vbias与所述电源端VDD的电压相等；

当所述输出端OUT的电压大于所述电源端VDD的电压时，所述第六PMOS管MP6导通，所述第六PMOS管MP6的源极电压与所述输出端OUT的电压相等，即所述偏置电压产生电路输出的偏置电压Vbias与所述输出端OUT的电压相等。

综上所述，本发明技术方案提供的上拉电阻电路在高压容限模式时，无倒灌电流产生，提高了整个集成电路的可靠性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种上拉电阻电路，其特征在于，包括电源端、输出端、第一PMOS管、第二PMOS管以及控制信号产生单元；

所述第一PMOS管的栅极适于输入第一控制信号，所述第一PMOS管的源极连接所述电源端，所述第一PMOS管的漏极连接所述第二PMOS管的源极，所述第一PMOS管的衬底连接所述第二PMOS管的衬底并适于输入偏置电压，所述偏置电压的电压值与所述电源端的电压和所述输出端的电压中较大电压的电压值相等；

所述第二PMOS管的栅极适于输入第二控制信号，所述第二PMOS管的漏极连接所述输出端；

所述控制信号产生单元适于产生所述第二控制信号，在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时所述第二控制信号为低电平信号，在所述电源端的电压小于所述输出端的电压时所述第二控制信号的幅度与所述输出端的电压值相等；

所述控制信号产生单元包括第一开关单元和第二开关单元；

所述第一开关单元连接于所述第二PMOS管的栅极和所述输出端之间，所述第二开关单元连接于所述第二PMOS管的栅极和地之间，所述第二开关单元导通时的阻抗大于所述第一开关单元导通时的阻抗；

所述第一开关单元适于在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时断开、在所述电源端的电压小于所述输出端的电压时导通；

所述第二开关单元适于在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时导通；

所述第二开关单元包括第四PMOS管和第一NMOS管；

所述第四PMOS管的栅极连接所述第四PMOS管的漏极和所述第一NMOS管的漏极，所述第四PMOS管的源极连接所述第二PMOS管的栅极，所述第四PMOS管的衬底适于输入所述偏置电压；

所述第一NMOS管的栅极适于输入第三控制信号，所述第三控制信号的电平与所述第一控制信号的电平相反，所述第一NMOS管的源极和所述第一NMOS管的衬底接地。

2.如权利要求1所述的上拉电阻电路，其特征在于，所述电源端适于输入电源电压，所述输出端连接集成电路的I/O端口。

3.如权利要求1所述的上拉电阻电路，其特征在于，所述第一开关单元包括第三PMOS管；

所述第三PMOS管的栅极连接所述电源端，所述第三PMOS管的源极连接所述第二PMOS管的栅极，所述第三PMOS管的漏极连接所述输出端，所述第三PMOS管的衬底适于输入所述偏置电压。

4.如权利要求3所述的上拉电阻电路，其特征在于，所述第一开关单元导通时的阻抗与所述第三PMOS管的宽长比相关。

5.如权利要求1所述的上拉电阻电路，其特征在于，所述控制信号产生单元包括第三PMOS管、第四PMOS管和第一NMOS管；

所述第三PMOS管的栅极连接所述电源端，所述第三PMOS管的源极连接所述第二PMOS管的栅极，所述第三PMOS管的漏极连接所述输出端，所述第三PMOS管的衬底连接所述第四PMOS管的衬底并适于输入所述偏置电压；

所述第四PMOS管的栅极连接所述第四PMOS管的漏极和所述第一NMOS管的漏极，所述第四PMOS管的源极连接所述第二PMOS管的栅极；

所述第一NMOS管的栅极适于输入第三控制信号，所述第三控制信号的电平与所述第一控制信号的电平相反，所述第一NMOS管的源极和所述第一NMOS管的衬底接地。

6.如权利要求1所述的上拉电阻电路，其特征在于，还包括适于产生所述偏置电压的偏置电压产生电路，所述偏置电压产生电路包括第五PMOS管和第六PMOS管；

所述第五PMOS管的栅极连接所述第六PMOS管的漏极和所述输出端，所述第五PMOS管的源极连接所述电源端和所述第六PMOS管的栅极，所述第五PMOS管的漏极连接所述第六PMOS管的源极、所述第五PMOS管的衬底以及所述第六PMOS管的衬底并适于输出所述偏置电压。