JP4932328B2

JP4932328B2 - 送信回路及びその制御方法

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Publication number: JP4932328B2
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Inventors: 秀樹木内
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Description

本発明は送信回路及びその制御方法に関し、特に差動信号を出力するバス駆動回路を有する送信回路及びその制御方法に関する。

近年、自動車制御において、自動車の各部を接続するネットワークとしてＣＡＮ（Controller Area Network）が多く使用されている。ＣＡＮは、１対の信号線上で差動信号を用いてデータ通信を行う。また、ＣＡＮは、シリアルバス通信規格であって、信号線に出力される信号は、送信回路が生成する。この送信回路の一例が特許文献１に開示されている。

ここで、ＣＡＮで使用される一般的な送信回路１０１の回路図を図９に示す。図９に示すように、送信回路１０１は、ＰＭＯＳトランジスタＴｒ１（以下単にトランジスタＴｒ１と称す）、ＮＭＯＳトランジスタＴｒ２（以下単にトランジスタＴｒ２と称す）、逆流防止素子（ダイオードＤ１、Ｄ２）、制御回路１０３とを有している。また、送信回路１０１は、電源端子ＶＤＤ、接地端子ＧＮＤ、出力端子ＣＡＮＨ、ＣＡＮＬを有している。

電源端子ＶＤＤと出力端子ＣＡＮＨとの間には、トランジスタＴｒ１とダイオードＤ１とが直列に接続されている。トランジスタＴｒ１のゲートには、制御回路１０３の制御信号ＣＴＲＬ１が入力されている。また、ダイオードＤ１のアノードは、トランジスタＴｒ１のドレインに接続され、カソードは出力端子ＣＡＮＨに接続される。一方、接地端子ＧＮＤと出力端子ＣＡＮＬとの間には、トランジスタＴｒ２とダイオードＤ２とが直列に接続されている。トランジスタＴｒ２のゲートには、制御回路１０３の制御信号ＣＴＲＬ２が入力されている。また、ダイオードＤ２のアノードは、出力端子ＣＡＮＨに接続され、カソードはトランジスタＴｒ２のドレインに接続される。また、出力端子ＣＡＮＨと出力端子ＣＡＮＬとは、負荷抵抗ＲＬを介して接続されている。

送信回路１０１は、制御回路１０３が出力する制御信号ＣＴＲＬ１、ＣＴＲＬ２によって、トランジスタＴｒ１、Ｔｒ２を制御して負荷抵抗ＲＬに電流を流す。この電流によって、出力端子ＣＡＮＨ、ＣＡＮＬに電位差を発生させることで送信回路１０１は、差動信号を出力する。

ここで、送信回路１０１の動作のタイミングチャートを図１０に示し、送信回路１０１の動作について説明する。図１０に示すように、タイミングＴ１１で制御信号ＣＴＲＬ１がハイレベルになり、制御信号ＣＴＲＬ２がロウレベルになる。これによって、トランジスタＴｒ１、Ｔｒ２は非導通状態になるため、出力端子ＣＡＮＨ、ＣＡＮＬは、それぞれ中間レベルになる。この場合、受信回路１０２が受信するデータは、例えばロウレベル状態を示すＲＥＣＥＳＳＩＶＥとなる。

一方、タイミングＴ１２で制御信号ＣＴＲＬ１がロウレベルになり、制御信号ＣＴＲＬ２がハイレベルになる。これによって、トランジスタＴｒ１、Ｔｒ２は導通状態になり、トランジスタＴｒ１からトランジスタＴｒ２に負荷抵抗ＲＬを介して電流が流れる。負荷抵抗ＲＬに流れる電流によって、出力端子ＣＡＮＨはハイレベルとなり、出力端子ＣＡＮＬはロウレベルとなる。出力端子ＣＡＮＨが出力端子ＣＡＮＬよりも高い電圧である場合、受信回路１０２が受信するデータは、例えばハイレベル状態を示すＤＯＭＩＮＡＮＴとなる。

また、ＣＡＮが搭載される自動車では、送受信されるデータ信号がノイズの影響を大きく受けることが一般的に知られている。このノイズに対して、データ信号の信頼性を高めるためにＣＡＮでは１対の配線でデータの送受信を行っている。ここで、配線にノイズが混入した場合の送信回路の動作について図１０を参照して説明する。

まず、タイミングＴ１３でデータ信号がＲＥＣＥＳＳＩＶＥとなっている状態で、ノイズが混入した場合について説明する。タイミングＴ１３'でノイズが出力端子ＣＡＮＨに接続される配線と、出力端子ＣＡＮＬに接続される配線とに同じように混入する。このとき、トランジスタＴｒ１、Ｔｒ２は導通状態であるため、出力端子ＣＡＮＨ、ＣＡＮＬは、それぞれ同程度の電位変動となる。受信回路１０２が受信するデータは、出力端子ＣＡＮＨ、ＣＡＮＬの電位差である。従って、この電位差が変動しなければ、受信回路１０２が受信するデータは、ノイズの影響を受けない。

次に、タイミングＴ１４で出力信号がＤＯＭＩＮＡＮＴとなっている状態で、ノイズが混入した場合について説明する。タイミングＴ１４'でノイズが出力端子ＣＡＮＨに接続される配線と、出力端子ＣＡＮＬに接続される配線とに同じように混入する。このとき、トランジスタＴｒ１、Ｔｒ２は非導通状態であるため、出力端子ＣＡＮＨ、ＣＡＮＬは、それぞれ同程度の電位変動となる。受信回路１０２が受信するデータは、出力端子ＣＡＮＨ、ＣＡＮＬの電位差である。従って、この電位差が変動しなければ、受信回路１０２が受信するデータは、ノイズの影響を受けない。

一方、送信回路１０１は、逆流防止素子としてダイオードを使用している。ダイオードは、導通状態から非導通状態に切り替わった後に、蓄積された電荷を放出するために一定時間の間、逆方向に電流を流すチャージストレージ効果を有している。そのため、ダイオードにチャージストレージ効果が発生している間に出力端子の電位が電源電位ＶＤＤよりも大きな電位となるノイズが混入すると、送信回路１０１に流れ込む方向の電流がノイズによって発生する。つまり、プラス側に大きな振幅を有するノイズが混入した場合、ダイオードＤ１にチャージストレージ効果が発生し、出力端子ＣＡＮＨから送信回路１０１に電流が流入する。流入する電流は、出力端子ＣＡＮＨに接続される配線から流入するのもの（経路Ａ'）と、出力端子ＣＡＮＬに接続される配線から負荷抵抗ＲＬを介して流入するもの（経路Ｂ'）とがある。このとき、経路Ｂ'を経由することで、負荷抵抗ＲＬに電流が流れる。これによって、負荷抵抗ＲＬに流れる電流と負荷抵抗ＲＬとによって出力端子ＣＡＮＨと出力端子ＣＡＮＬとの間に電位差が生じる。この電位差によって、データ信号にノイズが乗る（図１０のタイミングＴ１５）。図１０に示す場合では、タイミングＴ１５の後にデータ信号のレベルがＲＥＣＥＳＳＩＶＥレベルを下回るノイズが発生する。

なお、ノイズとチャージストレージ効果によって流れる電流は、トランジスタＴｒ１のドレインとウェルとの間に形成される寄生ダイオードを介して電源電位ＶＤＤに流れる（図９の経路Ａ'、Ｂ'）。ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２との断面図と寄生ダイオードの図を図１１に示す。図１１に示すように、寄生ダイオードは、ＰＭＯＳトランジスタのドレイン領域４３とウェル領域４２との間に形成され、ドレインの電位と電源電圧ＶＤＤとの電位差が寄生ダイオードの閾値を超えた場合に導通状態となる。ＮＭＯＳトランジスタのドレイン領域４７とウェル領域４１との間に形成され、ドレインの電位と接地電圧ＶＳＳとの電位差が寄生ダイオードの閾値を超えた場合に導通状態となる。

従来例では、データ信号に混入するノイズは、ＲＥＣＥＳＳＩＶＥレベルとＤＯＭＩＮＡＮＴレベルとの閾値レベルよりとの差が大きくなるレベルとなる。そのため、受信回路１０２がデータを誤認識することはない。従って、ＣＡＮにおいてはダイオードのチャージストレージ効果によってデータ信号に乗るノイズは、データの送受信に影響することはない。このように、１対の信号線を用い、差動信号の電位差でデータを送受信することでＣＡＮは、データ信号の信頼性を向上させている。
特表２００２−５０９６８２号公報

一方、ＣＡＮの次世代規格として、ＣＡＮよりもデータ通信速度の速いＦｌｅｘＲａｙ規格が現在検討されている。ＣＡＮは、送受信されるコマンドに基づきそれそれの回路が動作するイベントトリガ型の通信を行う規格であり、ＦｌｅｘＲａｙは、所定のタイミングでそれぞれの回路がコマンドを実行するタイムトリガ型の通信を行う規格である。そのため、ＣＡＮではデータを送受信しない間にデータが無い状態を作る必要がないのに対し、ＦｌｅｘＲａｙでは、データを送受信しない間にデータが無い状態を作る必要がある。そのため、ＣＡＮでは、データ信号をＤＯＭＩＮＡＮＴとＲＥＣＥＳＳＩＶＥの２値を使用して送受信するのに対して、ＦｌｅｘＲａｙでは、データ信号を、例えばハイレベルを示すＤａｔａ１、ロウレベルを示すＤａｔａ０、中間レベルを示すＩｄｌｅとの３値を使用して送受信する。ここで、Ｉｄｌｅがデータの無い状態を示す値として使用される。

また、ＦｌｅｘＲａｙでも、バス駆動回路にダイオード等の逆流防止素子を使用した送信回路を使用することが一般的である。ＦｌｅｘＲａｙで使用される送信回路は、バス駆動回路に電流を流さない状態とすることでＩｄｌｅ状態を作る。そのため、Ｄａｔａ１、あるいはＤａｔａ０の状態からＩｄｌｅに移行する際のダイオードにチャージストレージ効果が発生している期間にノイズが混入すると、データ信号にノイズが乗る。

ＣＡＮにおいては、上記説明のように、このノイズの影響は問題とならなかった。しかしながら、ＦｌｅｘＲａｙでは、Ｉｄｌｅを中間電位とし、その上下に閾値を設け、閾値以上をＤａｔａ１とし、閾値以下をＤａｔａ０としているため、このノイズにより、Ｉｄｌｅの信号レベルが閾値を超えた場合、受信回路側がＩｄｌｅをＤａｔａ１あるいはＤａｔａ０と誤認識する問題がある。

したがって、ＦｌｅｘＲａｙのような３値の信号を送受信する送信回路には、送信回路の逆流防止素子としてダイオード等を使用した場合であっても、受信回路に信号の誤認識を生じさせない回路が望まれている。

本発明にかかる送信回路は、第１の観点によれば、出力端子と電源端子との間に逆流防止素子が接続される第１、第２の駆動回路と、前記第１、第２の駆動回路の出力を制御する制御回路とを有する送信回路であって、前記制御回路は、前記第１、第２の駆動回路が第１又は第２の論理レベルを出力する第１の状態から、前記第１、第２の駆動回路が前記第１、第２の論理レベルの中間レベルを出力する第２の状態に移行する間に、前記逆流防止素子を介して前記第１、第２の駆動回路に貫通電流が流れる第３の状態に前記第１、第２の駆動回路を制御するものである。なお、本発明にかかる送信回路の他の観点については、明細書の実施の形態などに記載する。

本発明にかかる送信回路は、第１の観点によれば、逆流防止素子（例えば、ダイオード）を非導通状態とする前に、均等な導通状態とすることで、チャージストレージ効果とノイズによって発生する逆流電流を第１の駆動回路と第２の駆動回路とに均等に流すことが可能である。これによって、第１、第２の駆動回路の出力の間に負荷抵抗が接続される場合であっても、負荷抵抗に電流が流れることはなく、第１、第２の駆動回路の出力信号の電位差は変動しない。従って、データ信号は、ノイズの影響を受けることが無い。つまり、本発明にかかる送信回路によれば、データ信号のノイズに対する耐性を向上させることが可能である。

一方、本発明にかかる送信回路の制御方法は、第１の観点によれば、出力端子と第１の電源との間に第１の電流量設定回路と第１の逆流防止素子とが直列に接続され、前記出力端子と第２の電源との間に第２の電流量設定回路と第２の逆流防止素子とが直列に接続される第１の駆動回路と、出力端子と前記第１の電源との間に第３の電流量設定回路と第３の逆流防止素子とが直列に接続され、前記出力端子と前記第２の電源との間に第４の電流量設定回路と第４の逆流防止素子とが直列に接続される第２の駆動回路とを有する送信回路の制御方法であって、前記第１、第４の電流量設定回路と前記第２、第３の電流量設定回路とのいずれか一方が電流出力を行う第１の状態から、前記第１乃至第４の電流量設定回路が電流出力を行わない第２の状態に移行する間に前記第１乃至第４の電流量設定回路が所定の電流を出力する第３の状態に制御する方法である。

本発明にかかる送信回路の制御方法は、第１の観点によれば、第１から第４の逆流防止素子（例えば、ダイオード）を非導通状態とする前に、均等な導通状態とする方法である。これによって、チャージストレージ効果とノイズによって発生する逆流電流を第１の駆動回路と第２の駆動回路とに均等に流すことが可能である。つまり、第１、第２の駆動回路の出力の間に接続される負荷抵抗にノイズによる電流が流れることはなく、第１、第２の駆動回路が出力する差動信号によって生成されるデータ信号は、ノイズの影響を受けることが無い。

本発明にかかる送信回路及びその制御方法によれば、チャージストレージ効果とノイズに起因するデータ信号のノイズを抑制し、データ信号の信頼性を向上させることが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる送信回路は、例えばＦｌｅｘＲａｙ規格に基づいた通信を行う回路のような３値のデータ信号を用いて送受信する回路である。図１に実施の形態１にかかる送信回路１０の回路図を示す。また、図１では、送信回路１０が出力する信号を受信する受信回路２０と、１対のデータ配線を接続する負荷抵抗ＲＬが示されている。送信回路１０は、この負荷抵抗ＲＬの両端に電位差を生成し、受信回路２０は、この電位差に基づきデータを受信する。

送信回路１０は、電源端子ＶＤＤ、接地端子ＶＳＳ、第１、第２の出力端子（例えば、出力端子ＢＰ、ＢＭ）を有している。また、受信回路２０には、送信回路１０の出力端子ＢＰ、ＢＭに対応する入力端子ＢＰ、ＢＰを有している。ここで、以下の説明においては、場合に応じて、送信回路１０の出力端子ＢＰと受信回路２０の入力端子ＢＰとの間を接続する配線をデータ配線ＢＰと称し、送信回路１０の出力端子ＢＭと受信回路２０の入力端子ＢＭとの間を接続する配線をデータ配線ＢＭと称する。

送信回路１０は、第１、第２の駆動回路（例えば、駆動回路１１、１２）、制御回路１３を有している。駆動回路１１は、第１の電流量設定回路（例えば、電流量設定回路１４）、第２の電流量設定回路（例えば、電流量設定回路１５）、第１、第２の逆流防止素子（例えば、ダイオードＤ１、Ｄ２）を有している。電流量設定回路１４は、制御回路１３が出力する制御信号ＣＴＲＬ１に応じて、設定される所定量の電流を出力する。電流量設定回路１５は、制御回路１３が出力する制御信号ＣＴＲＬ２に応じて、設定される所定量の電流を引き込む。

駆動回路１１は、電源端子ＶＤＤと接地端子ＶＳＳとの間に電流量設定回路１４、１５が直列に接続されている。また、電流量設定回路１４、１５の間には、ダイオードＤ１、Ｄ２とが直列に接続されている。ダイオードＤ１、Ｄ２との間の接点は出力端子ＢＰに接続されている。

駆動回路１２は、第３の電流量設定回路（例えば、電流量設定回路１６）、第４の電流量設定回路（例えば、電流量設定回路１７）、第３、第４の逆流防止素子（例えば、ダイオードＤ３、Ｄ４）を有している。電流量設定回路１６は、制御回路１３が出力する制御信号ＣＴＲＬ３に応じて、設定される所定量の電流を出力する。電流量設定回路１７は、制御回路１３が出力する制御信号ＣＴＲＬ４に応じて、設定される所定量の電流を引き込む。

駆動回路１２は、電源端子ＶＤＤと接地端子ＶＳＳとの間に電流量設定回路１６、１７が直列に接続されている。また、電流量設定回路１６、１７の間には、ダイオードＤ３、Ｄ４とが直列に接続されている。ダイオードＤ３、Ｄ４との間の接点は出力端子ＢＭに接続されている。

電流量設定回路１４〜１７について詳細に説明する。電流量設定回路１４は、ＰＭＯＳトランジスタＴｒ１（以下単にトランジスタＴｒ１と称す）、電流調整抵抗（例えば、抵抗Ｒ１）を有している。トランジスタＴｒ１のゲートには、制御回路１３が出力する制御信号ＣＴＲＬ１が入力されている。トランジスタＴｒ１のソースは、電源端子ＶＤＤに接続されており、ドレインは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、ダイオードＤ１のアノードに接続されている。

電流量設定回路１５は、ＮＭＯＳトランジスタＴｒ２（以下単にトランジスタＴｒ２と称す）、電流調整抵抗（例えば、抵抗Ｒ２）を有している。トランジスタＴｒ２のゲートには、制御回路１３が出力する制御信号ＣＴＲＬ２が入力されている。トランジスタＴｒ２のソースは、接地端子ＶＳＳに接続されており、ドレインは、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は、ダイオードＤ２のカソードに接続されている。

電流量設定回路１６は、ＰＭＯＳトランジスタＴｒ３（以下単にトランジスタＴｒ３と称す）、電流調整抵抗（例えば、抵抗Ｒ３）を有している。トランジスタＴｒ３のゲートには、制御回路１３が出力する制御信号ＣＴＲＬ３が入力されている。トランジスタＴｒ３のソースは、電源端子ＶＤＤに接続されており、ドレインは、抵抗Ｒ３の一端に接続されている。抵抗Ｒ３の他端は、ダイオードＤ３のアノードに接続されている。

電流量設定回路１７は、ＰＭＯＳトランジスタＴｒ４（以下単にトランジスタＴｒ４と称す）、電流調整抵抗（例えば、抵抗Ｒ４）を有している。トランジスタＴｒ４のゲートには、制御回路１３が出力する制御信号ＣＴＲＬ４が入力されている。トランジスタＴｒ４のソースは、接地端子ＶＳＳに接続されており、ドレインは、抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端は、ダイオードＤ４のカソードに接続されている。

トランジスタＴｒ１とトランジスタＴｒ４とが導通状態となっている場合、負荷抵抗ＲＬを介してトランジスタＴｒ１からトランジスタＴｒ４に電流が流れる。負荷抵抗ＲＬに流れる電流の電流量と負荷抵抗ＲＬの抵抗値とに基づき出力端子ＢＰ、ＢＭの電圧が決まる。一方、トランジスタＴｒ２とトランジスタＴｒ３とが導通状態となっている場合、負荷抵抗ＲＬを介してトランジスタＴｒ３からトランジスタＴｒ２に電流が流れる。負荷抵抗ＲＬに流れる電流の電流量と負荷抵抗ＲＬの抵抗値とに基づき出力端子ＢＰ、ＢＭの電圧が決まる。

また、負荷抵抗ＲＬに流れる電流の電流量は、トランジスタＴｒ１、Ｔｒ４のオン抵抗及び抵抗Ｒ１、Ｒ４、ＲＬの抵抗値によって定まるが、トランジスタのオン抵抗及び負荷抵抗ＲＬよりも抵抗Ｒ１、Ｒ４の抵抗値を高くすることにより、抵抗Ｒ１、Ｒ４の抵抗値ちよって実質的に調整することが可能である。また、電流量を設定するために抵抗Ｒ１、Ｒ４を用いずに、トランジスタＴｒ１、Ｔｒ４のオン抵抗を変えることにより調整することも可能である。これは、具体的には、例えばトランジスタのゲート長は一定にしたまま、ゲート幅を狭めることでトランジスタのサイズを変更し、オン抵抗の抵抗値を調整する。この場合、上記の抵抗Ｒ１〜Ｒ４は必要ない。

ここで、送信回路１０の動作のタイミングチャートを図２に示し、図２を参照して送信回路１０の動作について説明する。なお、本実施の形態では、トランジスタＴｒ１とトランジスタＴｒ４とが導通状態となり出力されるデータ信号が第１の論理レベル（例えば、Ｄａｔａ１）、あるいはトランジスタＴｒ２とトランジスタＴｒ３とが導通状態となり出力されるデータ信号が第２の論理レベル（例えば、Ｄａｔａ０）となる状態を第１の状態と称す。また、トランジスタＴｒ１〜Ｔｒ４が非導通状態であって、出力されるデータ信号が中間レベル（例えば、Ｉｄｌｅ）状態である場合を第２の状態と称す。

まず、タイミングＴ１からＴ２の間の送信回路１０がＤａｔａ０を出力する期間について説明する。タイミングＴ１で制御信号ＣＴＲＬ１、ＣＴＲＬ２がハイレベルとなると、トランジスタＴｒ１は非導通状態となり、トランジスタＴｒ２が導通状態となる。また、制御信号ＣＴＲＬ３、ＣＴＲＬ４がロウレベルとなると、トランジスタＴｒ３は導通状態となり、トランジスタＴｒ４は非導通状態となる。これによって、負荷抵抗ＲＬを介してトランジスタＴｒ３からトランジスタＴｒ２に電流が流れ、出力端子ＢＰはロウレベルとなり、出力端子ＢＭはハイレベルとなる。このとき、出力端子ＢＰの電圧から出力端子ＢＭの出力を引くと負の電圧となり、この負の電圧がＤａｔａ０の閾値Ｖｔｈ２を下回ると受信回路２０はデータがＤａｔａ０であると認識する。

次に、タイミングＴ２からＴ３の間の送信回路１０がＤａｔａ１を出力する期間について説明する。タイミングＴ２で制御信号ＣＴＲＬ１、ＣＴＲＬ２がロウレベルとなると、トランジスタＴｒ１は導通状態となり、トランジスタＴｒ２が非導通状態となる。また、制御信号ＣＴＲＬ３、ＣＴＲＬ４がハイレベルとなると、トランジスタＴｒ３は非導通状態となり、トランジスタＴｒ４は導通状態となる。これによって、負荷抵抗ＲＬを介してトランジスタＴｒ１からトランジスタＴｒ４に電流が流れ、出力端子ＢＰはハイレベルとなり、出力端子ＢＭはロウレベルとなる。このとき、出力端子ＢＰの電圧から出力端子ＢＭの出力を引くと正の電圧となり、この正の電圧がＤａｔａ１の閾値Ｖｔｈ１を上回ると受信回路２０はデータがＤａｔａ１であると認識する。

続いて、タイミングＴ３からＴ４の間の送信回路１０がＩｄｌｅを出力する期間について説明する。本実施の形態の送信回路１０は、Ｄａｔａ１又はＤａｔａ０からＩｄｌｅに移行する場合に一度トランジスタＴｒ１〜Ｔｒ４を全て導通状態とする（例えば、本実施の形態における第３の状態）。その後、トランジスタＴｒ１〜Ｔｒ４を全て非導通状態（例えば、本実施の形態における第２の状態）とする。これによって、送信回路１０は、Ｉｄｌｅを出力するように動作する。

まず、タイミングＴ３で制御信号ＣＴＲＬ１、ＣＴＲＬ３がロウレベルとすると、トランジスタＴｒ１、Ｔｒ３は導通状態となり、制御信号ＣＴＲＬ２、ＣＴＲＬ４をハイレベルとするとトランジスタＴｒ２、Ｔｒ４が導通状態となる。これによって、駆動回路１１、１２には、電源端子ＶＤＤから接地端子ＶＳＳに貫通電流が流れ、ダイオードＤ１〜Ｄ４は、導通状態となる。また、負荷抵抗ＲＬには電流が流れないため、出力端子ＢＰ、ＢＭは、共に中間電位となる。ここで、タイミングＴ３からＴ３'までの時間は、任意に設定することができるが、例えば数ｎｓｅｃ程度である。なお、駆動回路１１に流れる貫通電流の電流量は、抵抗Ｒ１、Ｒ２の和に基づいて設定され、駆動回路１２に流れる貫通電流の電流量は、抵抗Ｒ３、Ｒ４の和に基づいて設定される。

その後、タイミングＴ３から所定時間が経過したタイミングＴ３'で制御信号ＣＴＲＬ１、ＣＴＲＬ３をハイレベルとし、トランジスタＴｒ１、Ｔｒ３を非導通状態とする。また、制御信号ＣＴＲＬ２、ＣＴＲＬ４をロウレベルとし、トランジスタＴｒ２、Ｔｒ４を非導通状態とする。これによって、ダイオードＤ１〜Ｄ４は、非導通状態となる。また、負荷抵抗ＲＬに電流が流れないために、出力端子ＢＰ、ＢＭは、共に中間電位となる。

一方、データ配線にノイズが混入した場合の動作について説明する。まず、データ配線のデータがＤａｔａ１又はＤａｔａ０であった場合について説明する。この場合、データ配線ＢＰ、ＢＭの電位は、駆動回路１１、１２によって設定されているため、データ配線ＢＰ、ＢＭの電位は、混入したノイズに応じて略同じ変化をする（図２、タイミングＴ４〜Ｔ６）。従って、データ配線ＢＰ、ＢＭの電位差に基づいて定義されるデータ信号に変動は無い。

また、データ信号がＤａｔａ１又はＤａｔａ０からＩｄｌｅに移行する際にノイズが混入した場合について説明する。本実施の形態では、上記説明のように、Ｄａｔａ１又はＤａｔａ０からＩｄｌｅに移行する際に一度トランジスタＴｒ１〜Ｔｒ４を全て導通状態とし、ダイオードＤ１〜Ｄ４が導通状態となるようにする。つまり、トランジスタＴｒ１〜Ｔｒ４が全て導通状態となっている期間では、駆動回路１１、１２は同じ状態であり、データ配線ＢＰ、ＢＭに混入したノイズによる影響は、それぞれ同じものになる。従ってデータ配線ＢＰ、ＢＭの電位変化は略同じものとなり、負荷抵抗ＲＬに電流は流れないため、データ信号がノイズの影響を受けることは無い。

また、図２のタイミングＴ６'でトランジスタＴｒ１〜Ｔｒ４が導通状態から非導通状態に移行するとダイオードにチャージストレージ効果が発生する。このタイミングＴ６'でノイズがデータ配線に混入した場合、データ配線ＢＰで発生するチャージストレージ効果とノイズよる電流は、駆動回路１１のダイオードＤ１とトランジスタＴｒ１を介して電源端子ＶＤＤに流れる。また、データ配線ＢＭで発生するチャージストレージ効果とノイズよる電流は、駆動回路１２のダイオードＤ３とトランジスタＴｒ３を介して電源端子ＶＤＤに流れる。つまり、チャージストレージ効果とノイズによる電流は、それぞれ異なる経路で同じように流れるため、負荷抵抗ＲＬに流れることは無い。従って、データ配線ＢＰ、ＢＭの電位差は変動しないため、データ信号にノイズが乗ることは無い。

ここで、Ｄａｔａ１又はＤａｔａ０からＩｄｌｅに移行する場合に、いずれか一方の駆動回路にチャージストレージ効果が発生した場合の動作について説明する。例えば、Ｄａｔａ１又はＤａｔａ０からＩｄｌｅに移行する場合に両方の駆動回路に貫通電流を流す期間を設けない場合、いずれか一方の駆動回路のみでチャージストレージ効果が発生する。この場合、ノイズとチャージストレージ効果によって発生した電流は、チャージストレージ効果が発生している駆動回路を介して流れる。そのため、チャージストレージ効果が発生していない駆動回路に接続される配線から、負荷抵抗ＲＬを介して、チャージストレージ効果が発生している駆動回路に電流が流れる。このとき、負荷抵抗ＲＬの両端に電位差が発生する。この電位差がノイズとしてデータ信号に混入する。このノイズが大きい場合、受信回路２０は、データ信号を誤認識する恐れがある。

これに対し、本実施の形態の送信回路は、逆流防止素子として必要なダイオードのチャージストレージ効果を駆動回路１１、１２で均等に発生させる。これによって、ダイオードが導通状態から非導通状態に移行するタイミングでノイズが混入しても、チャージストレージ効果とノイズによって発生する電流を、それぞれのデータ配線に接続される駆動回路が均等に流す。従って、負荷抵抗ＲＬに電流が流れることは無く、データ配線間の電位差は保持されるため、データ信号はノイズの影響を受けることは無い。

実施の形態２
実施の形態２にかかる送信回路３０の回路図を図３に示す。実施の形態１にかかる送信回路１０の電流量設定回路１４〜１７は、抵抗Ｒ１〜Ｒ４によって負荷抵抗ＲＬに流れる電流量、出力端子ＢＰ、ＢＭの電圧、及び、トランジスタＴｒ１〜Ｔｒ４を全て導通状態としたときの貫通電流の電流量を設定していた。これに対し、実施の形態２にかかる送信回路３０の電流量設定回路３４〜３７は、トランジスタＴｒ１〜Ｔｒ４のトランジスタサイズで負荷抵抗ＲＬに流れる電流量及び出力端子ＢＰ、ＢＭの電圧を設定し、トランジスタＴｒ１ａ〜Ｔｒ４ａのトランジスタサイズで貫通電流の電流量を設定するものである。実施の形態１と実施の形態２とで共通となる部分については同じ符号を付して、説明を省略する。

送信回路３０は、第１、第２の駆動回路（例えば、駆動回路３１、３２）、制御回路３３を有している。駆動回路３１、３２は、実施の形態１の駆動回路１１、１２に相当する回路であって、実施の形態１の電流量設定回路１４〜１７に相当する回路として電流量設定回路３４〜３７を有している。

電流量設定回路３４は、ＰＭＯＳトランジスタＴｒ１（以下単にトランジスタＴｒ１と称す）、ＰＭＯＳトランジスタＴｒ１ａ（以下単にトランジスタＴｒ１ａと称す）を有している。トランジスタＴｒ１、Ｔｒ１ａは、互いに並列に接続されている。トランジスタＴｒ１、Ｔｒ１ａのソースは、それぞれ電源端子ＶＤＤに接続されており、ドレインはダイオードＤ１のアノードに接続されている。また、トランジスタＴｒ１のゲートには、制御回路３３から制御信号ＣＴＲＬ１が入力され、トランジスタＴｒ１ａのゲートには、制御回路３３から制御信号ＣＴＲＬ１ａが入力されている。

電流量設定回路３５は、ＮＭＯＳトランジスタＴｒ２（以下単にトランジスタＴｒ２と称す）、ＮＭＯＳトランジスタＴｒ２ａ（以下単にトランジスタＴｒ２ａと称す）を有している。トランジスタＴｒ２、Ｔｒ２ａは、互いに並列に接続されている。トランジスタＴｒ２、Ｔｒ２ａのソースは、それぞれ接地端子ＶＳＳに接続されており、ドレインはダイオードＤ２のカソードに接続されている。また、トランジスタＴｒ２のゲートには、制御回路３３から制御信号ＣＴＲＬ２が入力され、トランジスタＴｒ２ａのゲートには、制御回路３３から制御信号ＣＴＲＬ２ａが入力されている。

電流量設定回路３６は、ＰＭＯＳトランジスタＴｒ３（以下単にトランジスタＴｒ３と称す）、ＰＭＯＳトランジスタＴｒ３ａ（以下単にトランジスタＴｒ３ａと称す）を有している。トランジスタＴｒ３、Ｔｒ３ａは、互いに並列に接続されている。トランジスタＴｒ３、Ｔｒ３ａのソースは、それぞれ電源端子ＶＤＤに接続されており、ドレインはダイオードＤ３のアノードに接続されている。また、トランジスタＴｒ３のゲートには、制御回路３３から制御信号ＣＴＲＬ３が入力され、トランジスタＴｒ３ａのゲートには、制御回路３３から制御信号ＣＴＲＬ３ａが入力されている。

電流量設定回路３７は、ＮＭＯＳトランジスタＴｒ４（以下単にトランジスタＴｒ４と称す）、ＮＭＯＳトランジスタＴｒ４ａ（以下単にトランジスタＴｒ４ａと称す）を有している。トランジスタＴｒ４、Ｔｒ４ａは、互いに並列に接続されている。トランジスタＴｒ４、Ｔｒ４ａのソースは、それぞれ接地端子ＶＳＳに接続されており、ドレインはダイオードＤ４のカソードに接続されている。また、トランジスタＴｒ４のゲートには、制御回路３３から制御信号ＣＴＲＬ４が入力され、トランジスタＴｒ４ａのゲートには、制御回路３３から制御信号ＣＴＲＬ４ａが入力されている。

ここで、トランジスタＴｒ１〜Ｔｒ４のオン抵抗は、負荷抵抗ＲＬに流れる電流によって発生する電位差が所定値（例えば、製品の規格値）を満たせる電流を出力可能な程度に設定される。また、トランジスタＴｒ１ａ〜Ｔｒ４ａのオン抵抗は、貫通電流を必要最小限にするためにトランジスタＴｒ１〜Ｔｒ４よりも大きく設定される。

これらのトランジスタのオン抵抗の設定について詳細に説明する。トランジスタのオン抵抗は、ゲート長とゲート幅との比に基づいて設定することができる。例えば、ゲート長が同じトランジスタであれば、ゲート幅が大きいトランジスタの方がオン抵抗は小さくなる。ここで、トランジスタＴｒ１とトランジスタＴｒ１ａを例にトランジスタのオン抵抗について具体的に説明する。図４にトランジスタＴｒ１とトランジスタＴｒ１ａの平面レイアウトの概略図を示す。また、図４に示す平面レイアウトの概略図においてＸ−Ｘ'で示される断面に沿ったトランジスタＴｒ１の断面図を図５に示す。なお、図４、図５に示す概略図は、トランジスタのゲート長とゲート幅とトランジスタのオン抵抗の関係を説明するための図であるため、ゲート保護膜などについては、図示を省略している。

図４に示すように、トランジスタＴｒ１とトランジスタＴｒ１ａは、共にＮウェル領域ＮＷ、ソース領域Ｓ、ドレイン領域Ｄ、ゲート電極Ｇを有している。なお、図示しないが、ゲート電極Ｇの下部にはゲート絶縁膜が形成される。トランジスタＴｒ１とトランジスタＴｒ１ａは、共にゲート電極Ｇを介してソース領域Ｓとドレイン領域Ｄとが隣接して形成される。また、ゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄを囲む領域にＮウェル領域ＮＷが形成される。ここで、ソース領域Ｓは、トランジスタＴｒ１とトランジスタＴｒ１ａとにおいてダイオードＤ１のカソードに接続される領域である。ドレイン領域Ｄは、トランジスタＴｒ１とトランジスタＴｒ１ａとにおいて、電源電位ＶＤＤに接続される領域である。

また、図５に図４の概略の断面図を示す。トランジスタＴｒ１は、基板領域Ｐ−ｓｕｂの上層にＮウェル領域ＮＷが形成されている。Ｎウェル領域ＮＷの上層に選択的にソース領域Ｓ及びドレイン領域Ｄが形成されている。ソース領域Ｓの一部とドレイン領域Ｄの一部とを含むＮウェル領域ＮＷの上層には、ゲート絶縁膜を挟んでゲート電極Ｇが形成されている。図５にゲート長Ｌを示す。つまり、ゲート長Ｌは、一般的にゲート絶縁膜下のソース領域Ｓとドレイン領域Ｄの間の距離である。ゲート長Ｌ及びこの方向の断面構造については、図４のトランジスタＴｒ１、トランジスタＴｒ１ａともに同じであるので、断面図はトランジスタＴｒ１のみについて示す。

図４を用いてオン抵抗について説明する。一般的にトランジスタのオン抵抗は、ゲート電圧、トランジスタの製法などが同じであれば、概略的にゲート幅Ｗに対するゲート長Ｌの比（Ｌ／Ｗ）にほぼ比例する。ここでゲート幅Ｗは、ゲート長Ｌに概略直交する方向であって、電流が流れる配線の幅として捉えることができる。図５で示したゲート長Ｌは、活性層の構成によっても変化するため、把握が難しい。そこで以下では、図５、図４に示すようにゲート電極Ｇのソース領域Ｓと接する辺とドレイン領域Ｄと接する辺との距離Ｌ'を用いて概略的に説明する。なお、本実施の形態では、ゲート電極Ｇは矩形で形成され、ゲート電極Ｇとゲート絶縁膜とが接する部分の長さと上部の長さがほぼ同一としているが、そうでない場合には、より正確にはゲート電極とゲート絶縁膜とが接する部分の距離をゲート長Ｌ'とする。ゲート長Ｌ'は、図５に示すように、通常、ゲート長Ｌよりも若干長くなる。デバイスの設計基準にもよるが、一般的には１．２倍から１．５倍程度である。また、通常、一つのデバイスにあっては、ゲート長Ｌ'の値とゲート長Ｌの値とはほぼ比例関係を有している。つまり、ゲート長Ｌ'はゲート長Ｌ、ゲート幅Ｗと比較できる値であるので、説明の簡便さの為に、以下本明細書では、ゲート長Ｌ'を比較ゲート長と呼称する。従って、この比較ゲート長Ｌ'を用いてオン抵抗を述べても一つのデバイスでは、概略的には、オン抵抗の値は、Ｌ'／Ｗにほぼ比例すると言える。

従って、比較ゲート長Ｌ'と略直交する方向のゲート電極Ｇの距離がゲート幅Ｗとなる。図４に示す例においてはトランジスタＴｒ１とトランジスタＴｒ１ａとは、同じ比較ゲート長Ｌ'を有している。一方、トランジスタＴｒ１aのゲート幅Ｗ２は、トランジスタＴｒ１のゲート幅Ｗ１よりも短い。従って、トランジスタＴｒ１aのゲート幅に対する比較ゲート長の比Ｌ'／Ｗ２は、トランジスタＴｒ１のゲート幅Ｗ１に対する比較ゲート長の比Ｌ'／Ｗ１よりも大きい。つまり、トランジスタＴｒ１aのオン抵抗の値は、トランジスタＴｒ１のオン抵抗の値よりも大きくなる。

ここで、出力信号と制御信号ＣＴＲＬ１〜ＣＴＲＬ４、ＣＴＲＬ１ａ〜ＣＴＲＬ４ａとのタイミングチャートを図６に示し、送信回路３０の動作について説明する。まず、タイミングＴ１〜Ｔ３の間の期間の制御信号ＣＴＲＬ１〜ＣＴＲＬ４の動作については、実施の形態１と同じであるため、説明を省略する。一方、制御信号ＣＴＲＬ１ａ〜ＣＴＲＬ４ａは、タイミングＴ１〜Ｔ３の間の期間では、制御信号ＣＴＲＬ１ａ、ＣＴＲＬ３ａがハイレベルとなり、制御信号ＣＴＲＬ２ａ、ＣＴＲＬ４ａがロウレベルとなる。これによって、トランジスタＴｒ１ａ〜Ｔｒ４ａは非導通状態となる。

次に、タイミングＴ３〜Ｔ４で出力信号がＩｄｌｅ状態である場合、制御信号ＣＴＲＬ１、ＣＴＲＬ３は、ハイレベルとなり、制御信号ＣＴＲＬ２、ＣＴＲＬ４がロウレベルとなる。これによって、トランジスタＴｒ１〜Ｔｒ４は非導通状態となる。一方、トランジスタＴｒ１ａ〜Ｔｒ４ａは、タイミングＴ３〜Ｔ３'の所定期間の間は導通状態となり（本実施の形態における第３の状態）、タイミングＴ３'〜Ｔ４の期間は非導通状態（本実施の形態における第２の状態）となる。つまり、制御信号ＣＴＲＬ１ａ、ＣＴＲＬ３ａは、タイミングＴ３〜Ｔ３'の期間でロウレベルとなり、タイミングＴ３'〜Ｔ４の期間ではハイレベルとなる。制御信号ＣＴＲＬ２ａ、ＣＴＲＬ４ａは、タイミングＴ３〜Ｔ３'の期間でハイレベルとなり、タイミングＴ３'〜Ｔ４の期間ではロウレベルとなる。

これによって、タイミングＴ３〜Ｔ３'の間は、ダイオードＤ１〜Ｄ４にトランジスタＴｒ１ａ〜Ｔｒ４ａのオン抵抗に応じた貫通電流が流れ、その後、ダイオードＤ１〜Ｄ４は非導通状態となる。なお、タイミングＴ４〜Ｒ６'の期間の各制御信号は、タイミングＴ１〜Ｔ３'と同様の動作を行う。

ここで、全てのトランジスタが非導通状態となるタイミングＴ６'で外部からノイズが混入した場合の動作について説明する。この場合においても、タイミングＴ６〜Ｔ６'の期間でダイオードＤ１〜Ｄ４にトランジスタＴｒ１ａ〜Ｔｒ４ａのオン抵抗に応じた貫通電流が流れる。そのため、実施の形態１と同様に、ダイオードＤ１、Ｄ３には同程度のチャージストレージ効果が発生する。従って、ノイズとチャージストレージ効果によって流れる電流は、駆動回路３１、３２に均等に流れ、負荷抵抗ＲＬに電流が流れることは無い。つまり、出力端子ＢＰ、ＢＭの電位差は変動しないため、データ信号はノイズの影響を受けることが無い。

上記説明より、実施の形態２にかかる送信回路においても、実施の形態１と同様にノイズとチャージストレージ効果によって発生するデータ信号のノイズを抑制することが可能である。また、実施の形態２にかかる送信回路３０は、ダイオードＤ１〜Ｄ４に発生するチャージストレージ効果を均等に発生させるために流す貫通電流の電流量を、トランジスタサイズをトランジスタＴｒ１〜Ｔｒ４よりも小さくしたトランジスタＴｒ１ａ〜Ｔｒ４ａで設定している。つまり、実施の形態２にかかる送信回路３０は、実施の形態１よりも貫通電流の電流量を小さくすることが可能である。これによって、実施の形態２にかかる送信回路３０は、実施の形態１にかかる送信回路１０よりも小さな消費電力と小さな発熱量とすることが可能である。

なお、実施の形態２においても抵抗を用いて流れる電流を設定することは可能である。トランジスタのゲート長とゲート幅との比によって抵抗値を設定する場合、製造条件のばらつきにより、トランジスタのオン抵抗が大きくばらつく場合がある。このような場合は、抵抗を用いて電流量を調整することが好ましい。

実施の形態２の送信回路において、電流設定抵抗を用いた場合の一例を図７に示す。図７に示す送信回路３０は、トランジスタＴｒ１ａ〜Ｔｒ４ａのそれぞれに電流調整抵抗Ｒ１ａ〜Ｒ４ａが直列に接続される。なお、電流調整抵抗Ｒ１ａ〜Ｒ４ａは、これらの抵抗が接続されるトランジスタとトランジスタに対応して接続されるダイオードとの間に接続される。電流調整抵抗Ｒ１ａ〜Ｒ４ａの抵抗値は、トランジスタＴｒ１ａ〜Ｔｒ４ａのオン抵抗よりも大きく、貫通電流の電流値は、理論的にはトランジスタのオン抵抗の値と電流調整抵抗の抵抗値の和とにより定まるが、実質的には、ほぼ電流調整抵抗Ｒ１ａ〜Ｒ４ａに基づき設定される。

また、トランジスタに電流調整抵抗を接続した他の一例を図８に示す。図８に示す送信回路は、図７に示す送信回路に加えて、トランジスタＴｒ１〜Ｔｒ４のそれぞれに電流調整抵抗Ｒ１〜Ｒ４が直列に接続される。電流調整抵抗Ｒ１〜Ｒ４は、これらの抵抗が接続されるトランジスタとトランジスタに対応して接続されるダイオードとの間に接続される。電流調整抵抗Ｒ１〜Ｒ４の抵抗値は、トランジスタＴｒ１〜Ｔｒ４のオン抵抗よりも大きい。さらに、電流調整抵抗Ｒ１〜Ｒ４の抵抗値は、電流調整抵抗Ｒ１ａ〜Ｒ４ａの抵抗値よりも小さい。これによって、トランジスタＴｒ１〜Ｔｒ４が動作する場合は、電流調整抵抗Ｒ１〜Ｒ４によってトランジスタＴｒ１〜Ｔｒ４に流れる電流の電流量が設定され、貫通電流の電流量は、トランジスタＴｒ１〜Ｔｒ４に流れる電流の電流量よりも小さくなる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、駆動回路に用いるトランジスタのオン抵抗の調整方法の一例として、ゲート幅を変更する、つまりトランジスタサイズを変更する方法を述べたが、ゲート長を変更することでオン抵抗を変更することも勿論可能である。また、駆動回路に貫通電流を流す時間は、ダイオードの特性に応じて適宜変更することが可能である。

実施の形態１にかかる送信回路の回路図である。実施の形態１にかかる送信回路のタイミングチャートを示す図である。実施の形態２にかかる送信回路の回路図である。実施の形態２にかかるトランジスタの平面レイアウトの概略図である。図４に示す平面レイアウトのＸ−Ｘ'断面に沿った断面図である。実施の形態２にかかる送信回路のタイミングチャートを示す図である。実施の形態２にかかる送信回路の他の一例を示す回路図である。実施の形態２にかかる送信回路の他の一例を示す回路図である。従来の送信回路の回路図である。従来の送信回路のタイミングチャートを示す図である。一般的なトランジスタの断面図と寄生ダイオードを示す図である。

符号の説明

１０、３０送信回路
２０受信回路
１１、１２、３１、３２駆動回路
１３、３３制御回路
１４〜１７、３４〜３７、３４'〜３７'、３４''〜３７'' 電流量設定回路
Ｄ１〜Ｄ４ダイオード
Ｔｒ１〜Ｔｒ４、Ｔｒ１ａ〜Ｔｒ４ａトランジスタ
Ｒ１〜Ｒ４、Ｒ１ａ〜Ｒ４ａ抵抗
ＲＬ負荷抵抗

Claims

出力端子と電源端子との間に逆流防止素子が接続される第１、第２の駆動回路と、
前記第１、第２の駆動回路の出力を制御する制御回路とを有する送信回路であって、
前記制御回路は、前記第１、第２の駆動回路が第１又は第２の論理レベルを出力する第１の状態から、前記第１、第２の駆動回路が前記第１、第２の論理レベルの中間レベルを出力する第２の状態に移行する間に、前記逆流防止素子を介して前記第１、第２の駆動回路に貫通電流が流れる第３の状態に前記第１、第２の駆動回路を制御することを特徴とする送信回路。
前記第１、第２の駆動回路は、さらに前記逆流防止素子と直列に接続される電流量設定回路を有し、前記制御回路は、前記電流量設定回路を制御することで前記第１、第２の駆動回路を制御することを特徴とする請求項１に記載の送信回路。
前記電流量設定回路は、トランジスタと、前記トランジスタに直列に接続される抵抗とを有していることを特徴とする請求項２に記載の送信回路。
前記抵抗の抵抗値は、前記トランジスタのオン抵抗の値よりも大きく、前記貫通電流は、実質的に前記抵抗の抵抗値により制約されることを特徴とする請求項３に記載の送信回路。
前記電流量設定回路は、第１のトランジスタと、前記第１のトランジスタと並列に接続され前記第１のトランジスタよりもオン抵抗が大きい第２のトランジスタとを有していることを特徴とする請求項２に記載の送信回路。
前記第１のトランジスタは、前記第１、第２の状態で導通状態となり、前記第３の状態で非導通状態となると共に、
前記第２のトランジスタは、前記第３の状態で導通状態となり、前記第１、第２の状態で非導通状態となることを特徴とする請求項５に記載の送信回路。
前記貫通電流は、前記第２のトランジスタのオン抵抗の抵抗値に基づき設定されることを特徴とする請求項５又は６に記載の送信回路。
出力端子と第１の電源との間に第１の電流量設定回路と第１の逆流防止素子とが直列に接続され、前記出力端子と第２の電源との間に第２の電流量設定回路と第２の逆流防止素子とが直列に接続される第１の駆動回路と、
出力端子と前記第１の電源との間に第３の電流量設定回路と第３の逆流防止素子とが直列に接続され、前記出力端子と前記第２の電源との間に第４の電流量設定回路と第４の逆流防止素子とが直列に接続される第２の駆動回路と、
前記第１乃至第４の電流量設定回路が出力する電流量を制御する制御回路とを有し、
前記制御回路は、前記第１乃至第４の電流量設定回路を、前記第１、第４の電流量設定回路と前記第２、第３の電流量設定回路とのいずれか一方が電流出力を行う第１の状態から、前記第１乃至第４の電流量設定回路が電流出力を行わない第２の状態に移行する間に前記第１乃至第４の電流量設定回路が所定の電流を出力する第３の状態に制御する送信回路。
前記抵抗の抵抗値は、前記トランジスタのオン抵抗の値よりも大きく、前記貫通電流は、実質的に前記抵抗の抵抗値により制約されることを特徴とする請求項８に記載の送信回路。
出力端子と第１の電源との間に第１の電流量設定回路と第１の逆流防止素子とが直列に接続され、前記出力端子と第２の電源との間に第２の電流量設定回路と第２の逆流防止素子とが直列に接続される第１の駆動回路と、
出力端子と前記第１の電源との間に第３の電流量設定回路と第３の逆流防止素子とが直列に接続され、前記出力端子と前記第２の電源との間に第４の電流量設定回路と第４の逆流防止素子とが直列に接続される第２の駆動回路とを有する送信回路の制御方法であって、
前記第１、第４の電流量設定回路と前記第２、第３の電流量設定回路とのいずれか一方が電流出力を行う第１の状態から、前記第１乃至第４の電流量設定回路が電流出力を行わない第２の状態に移行する間に前記第１乃至第４の電流量設定回路が所定の電流を出力する第３の状態に制御する送信回路の制御方法。