JP2000188395A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000188395A JP10365251A JP36525198A JP2000188395A JP 2000188395 A JP2000188395 A JP 2000188395A JP 10365251 A JP10365251 A JP 10365251A JP 36525198 A JP36525198 A JP 36525198A JP 2000188395 A JP2000188395 A JP 2000188395A
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Abstract

(57)【要約】 【課題】 耐圧とオン抵抗とのトレードオフを改善する
新規な半導体装置及びその製造方法を得ることを目的と
する。 【解決手段】 主面１００ａと、両者で主面１００ａに
対して垂直な第１境界１０１ａを形成する第１導電型の
第１領域１０１及び第２導電型の第２領域１０２と、第
２領域１０２と隔たって第１領域１０１内に形成され、
第１境界１０１ａの主面１００ａからの深さよりも主面
１００ａに近い深さまで形成された第２導電型の第３領
域１０３とを有する半導体層と、第１領域１０１及び第
２領域１０２の形成する第２境界１０１ｂから第１境界
１０１ａにかけて主面１００ａと絶縁されつつ主面１０
０ａ上に形成される制御電極２０１とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ディスクリート
又は集積回路の半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来の出力用トランジスタの断面を図２
０に示す。図２０の出力用トランジスタは、ｎ+型の半
導体基板１ｂ、ｎ-エピタキシャル層２ｂ、ｐ型拡散領
域１９１、ｐ型拡散領域１９１の表面に形成されたｎ+
拡散領域１９３、制御電極２９１、制御電極２９１の下
部に形成された絶縁膜３ｂ、絶縁膜３ｂとｐ型拡散領域
１９１とｎ+拡散領域１９３とに接して形成されたソー
ス電極２９３、半導体基板１ｂの下面に接して形成され
たドレイン電極２９２を備える。
【０００３】図２０の構造において、ｐ型拡散領域１９
１とｎ+拡散領域１９３とは絶縁膜３ｂをマスクとして
形成され、それぞれの横拡散長の差によってＭＯＳチャ
ネルＣＨが形成される。
【０００４】図２０の構造は、ＤＭＯＳ（Double diffu
sed MOS）と言われており、ｎ-エピタキシャル層２ｂを
オフセットドレインとして使用するＭＯＳトランジスタ
のゲート長を、写真製版の精度によらずに短くすること
ができるとともにその均一性を確保することができるた
め、低オン抵抗を必要とされる高耐圧素子として最も一
般的に使われているものである。
【０００５】ＤＭＯＳは耐圧とオン抵抗とのトレードオ
フを改善することが大きな目標となっているおり、これ
を達成するために大きく分けて２つの方向で改善が進め
られている。
【０００６】第１の改善方法は、ステッパによるマスク
合わせの精度向上による素子の微細化することによっ
て、耐圧とオン抵抗とのトレードオフを改善する方法で
ある。
【０００７】第２の改善方法は、ｐ型拡散領域１９１と
ｎ+拡散領域１９３とをそれぞれ浅く形成することによ
って、チャネル長を短くし、一対のｐ型拡散領域１９１
間に生じるＪＦＥＴ抵抗を低減することによって、耐圧
とオン抵抗とのトレードオフを改善する方法である。
【０００８】
【発明が解決しようとする課題】しかしながら、第１の
改善方法は、現在のレベルではマスク合わせの余裕がプ
ロセス加工精度に起因するものと同等に迫っており、改
善効果としてはほぼ飽和した状態に達している。よっ
て、第１の改善方法では、耐圧とオン抵抗とのトレード
オフをさらに大幅に改善できることを期待できない。
【０００９】そこで、第１の改善方法に第２の改善方法
を適用すればよいと考えられる。しかし、第２の改善方
法では、短チャネル化とＪＦＥＴ抵抗の低減はできる
が、拡散コーナーの曲率が大きくなることを抑えること
はできない。拡散コーナーの曲率が大きいと、耐圧が低
下する。よって、第１の改善方法に第２の改善方法を適
用したとしても、耐圧とオン抵抗とのトレードオフを改
善することに限界があるという問題点がある。
【００１０】本発明は、上記の問題点を解決するために
なされたものであり、耐圧とオン抵抗とのトレードオフ
を改善する新規な半導体装置及びその製造方法を得るこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、主面と、両者で前記主面に対して垂直
な第１境界を形成する第１導電型の第１領域及び第２導
電型の第２領域と、前記第２領域と隔たって前記第１領
域内に形成され、前記第１境界の前記主面からの深さよ
りも前記主面に近い深さまで形成された前記第２導電型
の第３領域とを有する半導体層と、前記第１領域及び第
２領域の形成する第２境界から前記第１境界にかけて前
記主面と絶縁されつつ前記主面上に形成される制御電極
とを備える。
【００１２】本発明の請求項２に係る課題解決手段にお
いて、前記第１領域の不純物の濃度は、前記半導体層の
前記主面から遠いほど小さい。
【００１３】本発明の請求項３に係る課題解決手段にお
いて、前記主面は多角形であり、前記第１領域は前記多
角形の頂点に配置される。
【００１４】本発明の請求項４に係る課題解決手段にお
いて、（ａ） 第１導電型の第１不純物及び第２導電型
の第２不純物を、半導体層の主面のうちの第１領域及び
前記第１領域に隣接する第２領域にそれぞれ注入する工
程と、（ｂ） 前記工程（ａ）によって得られた構造に
対して熱処理を行うことによって、前記第１及び第２不
純物を拡散させる工程と、（ｃ） 前記第２領域から隔
たった前記第１領域の前記主面内の前記第２導電型の第
３領域と、少なくとも前記第１領域及び前記第２領域の
第１境界から前記第１領域及び第２領域の第２境界にか
けて前記主面上に前記主面と絶縁された制御電極とを形
成する工程とを備える。
【００１５】本発明の請求項５に係る課題解決手段にお
いて、前記工程（ａ）は、（ａ−１） 前記半導体層の
前記主面のうちの少なくとも前記第１及び第２領域を酸
化膜で覆う工程と、（ａ−２） 前記酸化膜のうち、前
記第１領域及び前記第２領域の一方の上方をマスクで覆
う工程と、（ａ−３） 前記工程（ａ−２）の後、前記
第１領域及び前記第２領域の他方へ前記第１不純物及び
前記第２不純物の一方を注入する工程と、（ａ−４）
前記工程（ａ−３）の後、前記酸化膜のうち、前記第１
領域及び前記第２領域の前記他方の上方に露出している
部分を酸化させて膜厚を増大させる工程と、（ａ−５）
前記工程（ａ−４）の後、前記マスクを除去する工程
と、（ａ−６） 前記工程（ａ−５）の後、前記第１領
域及び前記第２領域の前記一方へ前記第１不純物及び前
記第２不純物の他方を注入する工程とを含み、（ｄ）
前記工程（ｃ）の前に、前記酸化膜を除去する工程をさ
らに備える。
【００１６】
【発明の実施の形態】発明の概念．図１は本発明の半導
体装置の断面を示す概念図である。図１の半導体装置
は、半導体層１００、制御電極２０１、第２電流電極２
０２、第１電流電極２０３を含む。半導体層１００は第
１領域１０１、第２領域１０２、第３領域１０３を含
む。半導体層１００の表面のうち、制御電極２０１が設
置された面を主面１００ａとする。
【００１７】第１領域１０１には、半導体層１００のう
ちの主面１００ａから第１導電型ｘの第１不純物が拡散
している。なお、第１導電型ｘ及び第２導電型ｙのう
ち、一方がｎ型であり、他方がｐ型である。
【００１８】第２領域１０２は、第１領域１０１に隣接
し、半導体層１００のうちの主面１００ａから第２導電
型ｙの第２不純物が拡散している。
【００１９】第２領域１０２に接することなく、主面１
００ａのうちの第１領域１０１において第１導電型ｘの
第３領域１０３が形成されている。なお、第１領域１０
１、第２領域１０２、第３領域１０３によってｐｎｐ接
合あるいはｎｐｎ接合が形成されていればよいので、図
示のように第３領域１０３の全ての表面が第１領域１０
１に囲まれていなくてもよい。
【００２０】第１領域１０１及び第２領域１０２は第１
境界１０１ａを形成し、第１領域１０１及び第３領域１
０３は第２境界１０１ｂを形成する。第１境界１０１ａ
は主面１００ａ近傍で主面１００ａに対して垂直となっ
ている。また、第３領域１０３の主面１００ａからの深
さは、第１境界１０１ａの主面１００ａからの深さと比
較して、主面１００ａに近い。
【００２１】制御電極２０１はＭＯＳのゲート電極とし
て機能するように設置されていればよい。よって、制御
電極２０１は少なくともチャネルが形成される領域上
方、すなわち、主面１００ａのうちの第１境界１０１ａ
から第２境界１０１ｂまでを覆い、主面１００と絶縁さ
れていればよい。第２電流電極２０２及び第１電流電極
２０３についてはそれぞれ第２領域１０２及び第３領域
１０３に導通するように設置されていればよい。
【００２２】第１領域１０１は、半導体層１００のうち
の主面１００ａから内部まで第２領域１０２と接する平
らな第１境界１０１ａを有する。これによって、本発明
は従来と比較して、拡散コーナーの曲率が大きくなるこ
とが抑えられているため、耐圧が低下することを抑える
ことができる。また、従来の図２０のｎ-エピタキシャ
ル層２ｂ及び半導体基板１ｂに対応する第２領域１０２
（図１）には、第２導電型ｙの第２不純物が拡散してい
るので、従来と比較して、オン抵抗を大幅に低減させる
ことができる。よって、本発明では、従来と比較して、
耐圧とオン抵抗とのトレードオフをさらに改善すること
ができる。
【００２３】次に図１の構造を形成する方法について、
図２及び図３を用いて説明する。平らな第１境界１０１
ａを有する第１領域１０１を形成するのに、第２領域１
０２の形成を利用する。つまり、主面１００ａに渡って
濃度が均一になるように、主面１００ａに不純物を注入
する（図２）。但し、主面１００ａに注入される不純物
のうち、第１領域１０１に注入される不純物は第１導電
型ｘの第１不純物ＩＭ１であり、第２領域１０２に注入
される不純物は第２導電型ｙの第２不純物ＩＭ２であ
る。
【００２４】次に図２の構造に対して熱処理を行う。こ
れによって、第１領域１０１と第２領域１０２は同じよ
うに半導体層１００内を拡散する。この結果、半導体層
１００のうちの主面１００ａから内部まで第２領域１０
２と接する平らな第１境界１０１ａを有する第１領域１
０１を形成することができ、第１領域１０１の第１不純
物の濃度及び第２領域１０２の第２不純物の濃度は、半
導体層１００の主面１００ａから遠いほど小さくなる
（図３）。
【００２５】図３の構造の第１領域１０１のうち、半導
体層１００の主面１００ａに近い部分では、側面の第１
境界１０１ａが平らなため、耐圧が低下することを抑え
ることができる。一方、半導体層１００の下面１００ｂ
に近い部分では、たとえ、半導体層１００の底に曲率が
大きい拡散コーナー１０１ｃが生じたとしても、第１領
域１０１の第１不純物の濃度が小さいため、耐圧が低下
することを抑えることができる。
【００２６】最後に、第３領域１０３、制御電極２０
１、第２電流電極２０２、第１電流電極２０３を形成し
て図１の構造が完成する。
【００２７】以上の発明の概念を応用したものを実施の
形態１〜４で説明する。
【００２８】実施の形態１．図４は実施の形態１の半導
体装置の平面図である。図４の切断線V−Vの断面を図５
に示す。実施の形態１の半導体装置はディスクリートの
出力用トランジスタである。
【００２９】実施の形態１の半導体装置は、半導体層１
１０、制御電極２１１、ドレイン電極２１２、ソース電
極２１３及び絶縁膜３を含む。
【００３０】半導体層１１０はｎ+型の半導体基板１と
半導体基板１上に形成されたｎ-エピタキシャル層２と
を含む。ｎ-エピタキシャル層２は、一対のｐ型拡散領
域１１１、ｐ型拡散領域１１１に挟まれたｎ型拡散領域
１１２、ｐ型拡散領域１１１の主面内で選択的にｎ型拡
散領域１１２と隔てて形成されたｎ+拡散領域１１３を
含む。絶縁膜３は制御電極２１１の表面を囲む。
【００３１】ｐ型拡散領域１１１とｎ型拡散領域１１２
とは境界１１１ａを形成し、ｐ型拡散領域１１１とｎ+
拡散領域１１３とは境界１１１ｂを形成する。境界１１
１ａは主面１１０ａ近傍で主面１１０ａに対して垂直と
なっている。またｎ+拡散領域１１３の主面１１０ａか
らの深さは、境界１１１ａの主面１１０ａからの深さと
比較して、主面１１０ａに近い。
【００３２】制御電極２１１は、半導体層１１０の主面
１１０ａに絶縁膜３を介して設置されている。ドレイン
電極２１２は半導体層１１０の下面１１０ｂに設置され
ている。ソース電極２１３は絶縁膜３及び主面１１０ａ
を覆う。
【００３３】以上の半導体層１１０、主面１１０ａ、下
面１１０ｂ、ｐ型拡散領域１１１、境界１１１ａ、境界
１１１ｂ、ｎ型拡散領域１１２、ｎ+拡散領域１１３、
制御電極２１１、ドレイン電極２１２、ソース電極２１
３については、発明の概念で説明した半導体層１００、
主面１００ａ、下面１００ｂ、第１領域１０１、第１境
界１０１ａ、第２境界１０１ｂ、第２領域１０２、第３
領域１０３、制御電極２０１、第２電流電極２０２、第
１電流電極２０３に対応している。
【００３４】ｐ型拡散領域１１１及びｎ型拡散領域１１
２の形成については、発明の概念で図２及び図３を用い
て説明した通りである。但し、図２の工程について、実
施の形態１では、主面１１０ａに自己整合的に不純物を
注入する。これについて図６〜図１１を用いて説明す
る。
【００３５】まず、半導体層１１０の主面１１０ａを酸
化する。これによって、半導体層１１０の主面１１０ａ
のうちの少なくとも後にｐ型拡散領域１１１及びｎ型拡
散領域１１２が形成される領域１１１Ｒ及び１１２Ｒを
均一な膜厚の酸化膜２１で覆う（図６）。
【００３６】次に、酸化膜２１をさらに例えばシリコン
窒化膜２２で覆い、続いて、シリコン窒化膜２２をさら
にレジスト２３で覆う。次に、写真製版技術を用いるこ
とによって、レジスト２３をパターンニングする。これ
によって、レジスト２３のうち、領域１１２Ｒの上方を
除去し、領域１１１Ｒの上方を残す。次に、レジスト２
３を介してシリコン窒化膜２２をエッチングする。これ
によって、シリコン窒化膜２２のうち、領域１１２Ｒの
上方を除去し、領域１１１Ｒの上方を残す。以上のよう
に、酸化膜２１のうち、領域１１１Ｒの上方を、シリコ
ン窒化膜２２及びレジスト２３からなるマスクＭ１で覆
う（図７）。
【００３７】次に、領域１１２Ｒへ例えばリンを注入す
る。領域１１１の上方にはマスクＭ１が存在するため、
リンはｐ型拡散領域１１１へ注入されない（図８）。
【００３８】次に、マスクＭ１の一部であるレジスト２
３を除去する。次に、酸化膜２１を酸化する。これによ
って、酸化膜２１のうち、領域１１２Ｒ上方に露出して
いる領域２５の膜厚は増大する（図９）。このとき、シ
リコン窒化膜２２（マスク）のうち、シリコン窒化膜２
２のエッジから短い距離Ｌ１までの領域にバーズビーク
ＢＢが成長する。
【００３９】次に、シリコン窒化膜２２を除去する（図
１０）。このとき、酸化膜２１も除去されるとしても、
少なくとも領域１１２Ｒ上方に領域２５が残っていれば
よい。
【００４０】次に、領域１１１Ｒへ例えばボロンを注入
する。領域１１２Ｒ上方の酸化膜２１の領域２５は、領
域１１１Ｒ上方の酸化膜２１の領域２４と比較して膜厚
が厚い。あるいは、領域１１１Ｒ上方には領域２４がな
く、領域１１２Ｒ上方には領域２５が存在する。よっ
て、領域１１２Ｒへボロンは注入されない（図１１）。
【００４１】なお、第１不純物ＩＭ１及び第２不純物Ｉ
Ｍ２の濃度は境界１１１ａが平らになるように、次のよ
うに設定することが望ましい。不純物はガウス分布Ｃ
(X)＝Ｑ×ｅｘｐ（−Ｘ2 ／４Ｄｔ）／√（πＤｔ）に
従って拡散することが知られている。なおＤは拡散係
数、ｔは拡散時間、Ｘは拡散距離、Ｑは注入量を示す。
ガウス分布Ｃ(x)によると、不純物が主面１００ａから
下面１００ｂへ従って不純物の濃度は急速に低下する。
なお、ｎ-エピタキシャル層２の予めのｎ−型の不純物
濃度は、一般的にｎ，ｐ型ウェルと比較して２ケタ程
度、濃度が低く設定されている。この場合、例えば、第
１不純物ＩＭ１及び第２不純物ＩＭ２のうちの一方の注
入量Ｑを他方の注入量Ｑの３倍にしたとしても、双方の
拡散距離Ｘの差分は第１不純物ＩＭ１又は第２不純物Ｉ
Ｍ２の拡散距離Ｘに対して、２５％程度である。以上の
ことから、第１不純物ＩＭ１及び第２不純物ＩＭ２の濃
度は第２不純物ＩＭ１及び第２不純物ＩＭ２のどちらか
一方が他方と比較して３倍以下の注入量にすることが望
ましい。例えば、リンが７．８０×１０12、ボロンが
１．１５×１０13である。
【００４２】以上のように、境界１１１ａが平らになる
ような濃度で、主面１１０ａに不純物を注入する（図６
〜図１１）。
【００４３】次に、図２で説明した熱処理を、図１１の
構造に対して行う。これによって、第１不純物ＩＭ１
（ボロン）と第２不純物ＩＭ２（リン）は一斉に半導体
層１１０内を拡散する。この結果、半導体層１１０のう
ちの主面１１０ａから内部までｎ型拡散領域１１２と接
する平らな境界１１１ａを有するｐ型拡散領域１１１を
形成することができる（図１２）。
【００４４】さらに、図１１において、短い距離Ｌ１の
領域は、バーズビークＢＢが存在するため、ボロンが注
入されにくい。よって、短い距離Ｌ１の領域には、リン
及びボロンがほとんど存在しない。この不純物がほとん
ど存在しない隙間があると、図１２の境界１１１ａの位
置は距離Ｌ１の領域から、はみ出し難く、境界１１１ａ
はほぼ安定して平らになる。
【００４５】次に、酸化膜２１を完全に除去する（図１
３）。次に、写真製版技術を用いることによって、主面
１１０ａのうち、ｐ型拡散領域１１１の一部及びｎ型拡
散領域１１２上に絶縁膜３で囲まれた制御電極２１１を
形成する。次に、絶縁膜３をマスクとして、例えばリン
をｐ型拡散領域１１１に注入することによって、ｎ型の
ｎ+拡散領域１１３を形成する。最後に、絶縁膜３及び
主面１１０ａをソース電極２１３で覆えば、図５の構造
が得られる。
【００４６】なお、図１２の酸化膜２１を完全に除去す
るのは、ｎ+拡散領域１１３及び制御電極２１１を形成
する前でよく、図１１の第１領域１０１へ例えばボロン
を注入した後、図１２の熱処理を行う前でもよい。
【００４７】また、ボロンを注入した後、リンを注入し
てもよい。つまり、酸化膜２１のうち、領域１１２Ｒの
上方を、シリコン窒化膜２６及びレジスト２７からなる
マスクＭ２で覆って、領域１１１Ｒへボロンを注入する
（図１４）。次に、酸化膜２１のうち、領域１１１Ｒ上
方に露出している領域２４を酸化させて膜厚を増大さ
せ、リンを領域１１２Ｒへ注入してもよい（図１５）。
【００４８】さらに、ｐ型拡散領域１１１、ｎ型拡散領
域１１２、ｎ+拡散領域１１３は、ｎ-エピタキシャル層
２に形成したが、ｎ-エピタキシャル層２を省略して半
導体基板１内に形成してもよい。
【００４９】以上のように、実施の形態１は発明の概念
を応用したものなので、発明の概念で説明したように、
耐圧が低下することを抑え、しかも、オン抵抗を大幅に
低減させることができる。また、図５の境界１１１ａか
ら境界１１１ｂまでの距離、つまり、チャネル長は、制
御電極２１１を形成する際の写真製版と、レジスト２３
をパターニングする際の写真製版とによってバラツキが
生じる。しかし、現在ではこのバラツキは技術改良によ
って大幅に改善され、チャネル長を短くすることができ
る。これらのことから、実施の形態１は、従来の技術で
説明した第１の改善方法に第２の改善方法を適用した手
法を上回っており、耐圧とオン抵抗とのトレードオフを
大幅に改善することができる。
【００５０】また、図４の半導体装置の平面を一辺がａ
の正方形とした場合を考える。発明の概念で説明したよ
うに、オン抵抗を大幅に低減させることができる。よっ
て、図４のゲート幅に等しいａを短くしても（すなわ
ち、半導体装置を小型化しても）オン抵抗が増大するこ
とがない。
【００５１】実施の形態２．図１６は実施の形態２の半
導体装置の断面図である。実施の形態２の半導体装置は
ディスクリートのＩＧＢＴ（Insulated Gate Bipolar T
ransistor）である。
【００５２】図１６の構造は、図５の構造のうち、半導
体層１１０を半導体層１２０に置き換えたものである。
よって、半導体層１２０以外の図１６の構造については
実施の形態１で説明した通りである。
【００５３】半導体層１２０は図１の半導体層１００に
対応し、ｐ+型の半導体基板４と、半導体基板４上に形
成されたｎ+層５と、ｎ+層５上に形成されたｎ-エピタ
キシャル層２とを含む。ｎ-エピタキシャル層２につい
ては実施の形態１で説明した通りである。
【００５４】１２０ａは半導体層１２０の主面であり、
図１の主面１００ａに対応している。１２０ｂは半導体
層１２０の下面であり、図１の下面１００ｂに対応して
いる。
【００５５】実施の形態２では、実施の形態１同様、耐
圧とオン抵抗とのトレードオフを大幅に改善することが
できる。これは、同一の耐圧において、より多くの電子
電流Ｃ１（図１７）を流せることを示す。ＩＧＢＴのオ
ン抵抗は電子電流Ｃ１の密度に大きく依存するため、Ｉ
ＧＢＴの性能を改善することができる。
【００５６】さらに、ＩＧＢＴの主な動作は、ｎ-エピ
タキシャル層２内のｎ-型の領域において伝導度変調を
起こすことである。伝導度変調とは、図１７の場合、半
導体基板４からｎ-エピタキシャル層２内のｎ-型の領域
内へホール電流Ｃ２が供給されることによって、このｎ
-型の領域がまるでｎ+型の領域のように機能することで
ある。ｎ型拡散領域１１２はホール電流Ｃ２がソース電
極２１３に流れ込むことを阻止するので、伝導度変調の
効果がより強まる。よって、ＩＧＢＴの性能を改善する
ことができる。
【００５７】実施の形態３．実施の形態３では、実施の
形態１又は２の半導体装置をセル型にしたものである。
図１８は実施の形態３の半導体装置の鳥瞰図であって、
実施の形態１の半導体装置をセル型にしたものである。
図１８に示すように、セル型とは、独立した複数のｐ型
拡散領域１１１がそれぞれ半導体層１１０の主面の頂点
に配置され、複数のｐ型拡散領域１１１をソース電極２
１３で導通させたものである。直交する２方向の断面に
おいて、図５に示された断面を呈する。
【００５８】図１８の半導体装置の平面を一辺がａの正
方形とし、ｎ型拡散領域１１２の幅をｂとした場合、単
位面積当りのゲート幅ｒは、 ｒ＝４（ａ−ｂ）／ａ2 となる。一方、図４の場合は、 ｒ＝２ａ／ａ2 ＝２／ａ となる。ａ／２＞ｂの場合、図４のストライプ型の半導
体装置よりもセル型の方が単位面積当たりのゲート幅ｒ
が大きくなる。よって、ａ／２＞ｂであれば、半導体装
置を小型化しても、ストライプ型よりセル型を適用した
方がオン抵抗を低減させることができる。
【００５９】また、半導体層１１０の主面の頂点にｐ型
拡散領域１１１があると、そこで電界集中が起こりやす
く破壊されやすくなる。しかし、本発明では、ｐ型拡散
領域１１１とｎ型拡散領域１１２との境界には少なくと
も平らな境界１１１ａが含まれるので、その分、電界集
中を緩和することができ、破壊されにくい。
【００６０】なお、半導体層１１０の主面は図１８では
四角形であるが３角形、あるいは５角形以上の多角形で
あってもよい。
【００６１】実施の形態４．図１９は実施の形態４の半
導体装置の一部を示す断面図である。実施の形態４の半
導体装置は集積回路である。
【００６２】実施の形態４の半導体装置は、半導体層１
４０、制御電極２４１、ドレイン電極２４２、ソース電
極２４３及び絶縁膜３を含む。
【００６３】半導体層１４０はｐ+型の半導体基板６と
半導体基板６上に形成されたｎ-エピタキシャル層７と
を含む。ｎ-エピタキシャル層７は、ｐ型拡散領域１４
１、ｎ型拡散領域１４２、ｎ+拡散領域１４３、ｎ+拡散
領域１４２ａを含む。ｎ+拡散領域１４２ａはｎ型拡散
領域１４２に囲まれている。絶縁膜３ａは制御電極２４
１の表面を囲む。
【００６４】半導体基板６は、ｎ型の不純物を埋め込む
ことによって、半導体層１４０の主面１４０ａ側にｎ+
埋込み拡散領域８が形成されている。このｎ+埋込み拡
散領域８はドレインの一部として使ってもよい。
【００６５】ｐ型拡散領域１４１とｎ型拡散領域１４２
とは境界１４１ａを形成し、ｐ型拡散領域１４１とｎ+
拡散領域１４３とは境界１４１ｂを形成する。境界１４
１ａは主面１４０ａ近傍で主面１４０ａに対して垂直と
なっている。また、ｎ+拡散領域１４３の主面１４０ａ
からの深さは、境界１４１ａの主面１４０ａからの深さ
と比較して、主面１４０ａに近い。１４０ｂは半導体層
１４０の下面を示す。
【００６６】制御電極２４１は、境界１４１ａから境界
１４１ｂにかけての上方で、半導体層１４０の主面１４
０ａに絶縁膜３ａを介して設置されている。ドレイン電
極２４２及びソース電極２４３は半導体層１４０の主面
１４０ａに設置されている。
【００６７】以上の半導体層１４０、主面１４０ａ、下
面１４０ｂ、ｐ型拡散領域１４１、境界１４１ａ、境界
１４１ｂ、ｎ型拡散領域１４２、ｎ+拡散領域１４３、
制御電極２４１、ドレイン電極２４２、ソース電極２４
３については、発明の概念で説明した半導体層１００、
主面１００ａ、下面１００ｂ、第１領域１０１、第１境
界１０１ａ、第２境界１０１ｂ、第２領域１０２、第３
領域１０３、制御電極２０１、第２電流電極２０２、第
１電流電極２０３に対応している。
【００６８】以上のように、実施の形態４も発明の概念
を応用したものなので、発明の概念で説明したように、
耐圧が低下することを抑え、しかも、オン抵抗を大幅に
低減させることができる。また、境界１４１ａから境界
１４１ｂまでの距離、つまり、チャネル長は、現在の技
術によって十分に短くすることができる。これらのこと
から、実施の形態４は、従来の技術で説明した第２の改
善方法を上回っており、耐圧とオン抵抗とのトレードオ
フを大幅に改善することができる。
【００６９】また、ｐ型拡散領域１４１とｎ型拡散層１
４２とはＣＭＯＳ形成に含まれるウェル形成の工程利用
することによって、ほとんどプロセスを追加せずに耐圧
とオン抵抗とのトレードオフを改善することができる。
【００７０】
【発明の効果】請求項１記載の発明によれば、第１領域
及び第２領域の第１境界は主面から垂直なので、耐圧が
低下することを抑えることができる。また、第２導電型
の第２領域によって、オン抵抗を大幅に低減させること
ができる。よって、本発明では、耐圧とオン抵抗とのト
レードオフを改善することができる。
【００７１】請求項２記載の発明によれば、第１領域の
底に曲率が大きい拡散コーナーが生じたとしても、第１
領域の第１不純物の濃度が小さいため、耐圧が低下する
ことを抑えることができる。
【００７２】請求項３記載の発明によれば、第１領域と
第２領域との境界には少なくとも垂直な第１境界が含ま
れるので、その分、電界集中を緩和することができ、破
壊されにくい。
【００７３】請求項４記載の発明によれば、第１領域と
第２領域との間に、半導体層の主面に対して垂直な第１
境界を形成することができる。しかも、第１領域の第１
不純物の濃度及び第２領域の第２不純物の濃度は、半導
体層の主面から遠いほど小さくなるので、たとえ、第１
領域の底に曲率が大きい拡散コーナーが生じたとして
も、耐圧が低下することが抑えられている半導体装置を
得ることができる。
【００７４】請求項５記載の発明によれば、ステップ
（ａ−４）では付加的にバーズビークが形成される。こ
のバーズビーク直下の領域には、第１及び第２不純物が
ほとんど存在しない。この不純物がほとんど存在しない
隙間があると、第１領域と第２領域との第１境界の位置
はバーズビーク直下の領域からはみ出し難くなり、第１
境界はほぼ安定して平らになる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の概念を示す断面図であ
る。
【図２】 本発明の半導体装置の製造方法を示す断面図
である。
【図３】 本発明の半導体装置の製造方法を示す断面図
である。
【図４】 本発明の実施の形態１の半導体装置の平面図
である。
【図５】 本発明の実施の形態１の半導体装置の断面図
である。
【図６】 本発明の実施の形態１の半導体装置の製造方
法を示す断面図である。
【図７】 本発明の実施の形態１の半導体装置の製造方
法を示す断面図である。
【図８】 本発明の実施の形態１の半導体装置の製造方
法を示す断面図である。
【図９】 本発明の実施の形態１の半導体装置の製造方
法を示す断面図である。
【図１０】 本発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
【図１１】 本発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
【図１２】 本発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
【図１３】 本発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
【図１４】 本発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
【図１５】 本発明の実施の形態１の半導体装置の製造
方法を示す断面図である。
【図１６】 本発明の実施の形態２の半導体装置を示す
断面図である。
【図１７】 本発明の実施の形態２の半導体装置の動作
を示す断面図である。
【図１８】 本発明の実施の形態３の半導体装置を示す
鳥瞰図である。
【図１９】 本発明の実施の形態４の半導体装置を示す
断面図である。
【図２０】 従来の半導体装置の製造方法を示す断面図
である。
【符号の説明】
１００ 半導体層、１０１ 第１拡散領域、１００ａ
主面、１０１ａ 第１境界、１０１ｂ 第２境界、１０
２ 第２拡散領域、１０３ 第３拡散領域、２０１ 制
御電極、２０２ 第２電流電極、２０３ 第１電流電
極。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 主面と、両者で前記主面に対して垂直な
    第１境界を形成する第１導電型の第１領域及び第２導電
    型の第２領域と、前記第２領域と隔たって前記第１領域
    内に形成され、前記第１境界の前記主面からの深さより
    も前記主面に近い深さまで形成された前記第２導電型の
    第３領域とを有する半導体層と、 前記第１領域及び第２領域の形成する第２境界から前記
    第１境界にかけて前記主面と絶縁されつつ前記主面上に
    形成される制御電極と、を備えた、半導体装置。
  2. 【請求項２】 前記第１領域の不純物の濃度は、前記半
    導体層の前記主面から遠いほど小さい請求項１記載の半
    導体装置。
  3. 【請求項３】 前記主面は多角形であり、 前記第１領域は前記多角形の頂点に配置された請求項１
    又は２記載の半導体装置。
  4. 【請求項４】 （ａ） 第１導電型の第１不純物及び第
    ２導電型の第２不純物を、半導体層の主面のうちの第１
    領域及び前記第１領域に隣接する第２領域にそれぞれ注
    入する工程と、（ｂ） 前記工程（ａ）によって得られ
    た構造に対して熱処理を行うことによって、前記第１及
    び第２不純物を拡散させる工程と、（ｃ） 前記第２領
    域から隔たった前記第１領域の前記主面内の前記第２導
    電型の第３領域と、前記第１領域及び前記第２領域の第
    １境界から前記第１領域及び第２領域の第２境界にかけ
    て前記主面上に前記主面と絶縁された制御電極とを形成
    する工程と、を備えた、半導体装置の製造方法。
  5. 【請求項５】 前記工程（ａ）は、（ａ−１） 前記半
    導体層の前記主面のうちの少なくとも前記第１及び第２
    領域を酸化膜で覆う工程と、（ａ−２） 前記酸化膜の
    うち、前記第１領域及び前記第２領域の一方の上方をマ
    スクで覆う工程と、（ａ−３） 前記工程（ａ−２）の
    後、前記第１領域及び前記第２領域の他方へ前記第１不
    純物及び前記第２不純物の一方を注入する工程と、（ａ
    −４） 前記工程（ａ−３）の後、前記酸化膜のうち、
    前記第１領域及び前記第２領域の前記他方の上方に露出
    している部分を酸化させて膜厚を増大させる工程と、
    （ａ−５） 前記工程（ａ−４）の後、前記マスクを除
    去する工程と、（ａ−６） 前記工程（ａ−５）の後、
    前記第１領域及び前記第２領域の前記一方へ前記第１不
    純物及び前記第２不純物の他方を注入する工程と、を含
    み、（ｄ） 前記工程（ｃ）の前に、前記酸化膜を除去
    する工程をさらに備えた請求項４記載の、半導体装置の
    製造方法。
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