CN110798202A - 一种上拉电路 - Google Patents

Abstract

本申请实施例公开了一种上拉电路，包括片内电源、输入输出端口、上拉开关、第一PMOS管、上拉电阻、控制电路，上拉开关的第一端连接片内电源，上拉开关的第二端连接第一PMOS管的源极，第一PMOS管的漏极通过上拉电阻连接输入输出端口，控制电路与第一PMOS管的栅极连接，第一PMOS管的衬底连接高选择电源，高选择电源的输出电压为输入输出端口被施加的电压和片内电源的电压的较大值，控制电路可以控制第一PMOS管在输入输出端口被施加的电压小于片内电源的电压时导通，在输入输出端口被施加的电压大于或等于片内电源的电压时断开。因此，第一PMOS管在断开时，连接第一PMOS管的衬底的高选择电源可以阻止电流从输入输出端口流向片内电源，提高了芯片的安全性。

Description

一种上拉电路

技术领域

本申请涉及电子电路技术领域，尤其涉及一种上拉电路。

背景技术

在芯片级应用中，输入输出端口(IO PAD)是芯片中的重要组成部分，它联系着芯片的内部电路和外部世界，是各种信号进出芯片内部的通道。IO PAD可以连接到总线上，在总线状态未知时，IO PAD状态也未知，此时需要上拉电路提供弱上拉功能，从而在PAD为高阻态时，弱上拉功能可以保证IO PAD的电压为高电平。

然而，在PAD连接到总线上时，若总线电源提供的电压高于芯片内部的电压，此时IO PAD的电压高于芯片电源提供的电压，若采用传统的上拉电路，会有电流从具有高电压的IO PAD回流到芯片中，影响芯片的正常使用。

发明内容

有鉴于此，本申请实施例提供了一种上拉电路，能够解决传统上拉电路产生的电流从具有高电压的IO PAD回流到芯片中的问题，保证芯片的正常使用。

本申请实施例提供了一种上拉电路，包括：

片内电源、输入输出端口、上拉开关、第一PMOS管、上拉电阻、控制电路；

所述上拉开关的第一端连接所述片内电源，所述上拉开关的第二端连接所述第一PMOS管的源极，所述第一PMOS管的漏极通过所述上拉电阻连接所述输入输出端口；所述控制电路与所述第一PMOS管的栅极连接；所述第一PMOS管的衬底连接高选择电源，所述高选择电源的输出电压为所述输入输出端口被施加的电压和所述片内电源的电压的较大值；

所述控制电路，用于控制所述第一PMOS管在所述输入输出端口被施加的电压小于所述片内电源的电压时导通，在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时断开。

可选的，所述控制电路具体用于：

在所述输入输出端口被施加的电压小于所述片内电源的电压时，输出低电平；在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，输出控制信号，使得所述输入输出端口被施加的电压与所述控制信号的电压的差值小于所述第一PMOS管的开启电压。

可选的，所述控制电路包括第一开关和第二开关；在所述输入输出端口被施加的电压小于所述片内电源的电压时，所述第一开关导通，所述第二开关断开，所述第一PMOS管的栅极通过所述第一开关连接低电平信号；在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，所述第一开关断开，所述第二开关导通，所述第一PMOS管的栅极通过所述第二开关连接所述控制信号。

可选的，所述第二开关为第二PMOS管，所述第二PMOS管的源极与所述输入输出端口连接，所述第二PMOS管的栅极和所述片内电源连接，所述第二PMOS管的漏极与所述第一PMOS管的栅极连接。

可选的，所述第二PMOS管的衬底连接所述高选择电源。

可选的，所述第一开关包括第一NMOS管和第二NMOS管，所述第一NMOS管的源极施加上拉启用信号，所述第一NMOS管的栅极连接片内高电平信号，所述第一NMOS的漏极连接所述第二NMOS管的源极，所述第二NMOS管的栅极连接所述片内电源，所述第二NMOS管的漏极连接所述第一PMOS管的栅极，所述第一NMOS管和所述第二NMOS管的衬底接地；在所述输入输出端口被施加的电压小于所述片内电源的电压时，所述上拉启用信号为低电平，在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，所述上拉启用信号为片内高电平。

可选的，所述上拉开关为第三PMOS管，所述第三PMOS管的源极和衬底分别与所述片内电源连接，所述第三PMOS管的栅极施加所述上拉启用信号，所述第三PMOS管的漏极与所述第一PMOS管的源极连接。

可选的，所述片内高电平信号由负输出使能信号提供，所述负输出使能信号用于控制芯片的输入输出模式。

可选的，所述第一开关包括第三NMOS管，所述第三NMOS管的源极施加上拉启用信号，所述第三NMOS管的栅极连接片内高电平信号，所述第三NMOS的漏极连接所述第一PMOS管的栅极，所述第三NMOS管的衬底接地；在所述输入输出端口被施加的电压小于所述片内电源的电压时，所述上拉启用信号为低电平，在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，所述上拉启用信号为片内高电平。

可选的，所述控制电路包括比较器，所述比较器的输入端分别连接所述输入输出端口和所述片内电源，所述比较器的输出端连接所述第一PMOS管的栅极。

可选的，所述上拉电阻为多晶硅电阻、有源区电阻、N阱电阻或者MOS电阻。

与现有技术相比，本申请至少具有以下优点：

本申请实施例提供了一种上拉电路，包括片内电源、输入输出端口、上拉开关、第一PMOS管、上拉电阻、控制电路，上拉开关的第一端连接片内电源，上拉开关的第二端连接第一PMOS管的源极，第一PMOS管的漏极通过上拉电阻连接输入输出端口，控制电路与第一PMOS管的栅极连接，第一PMOS管的衬底连接高选择电源，高选择电源的输出电压为输入输出端口被施加的电压和片内电源的电压的较大值，控制电路可以控制第一PMOS管在输入输出端口被施加的电压小于片内电源的电压时导通，在输入输出端口被施加的电压大于或等于片内电源的电压时断开。

也就是说，本申请实施例中，可以利用控制电路控制第一PMOS管的导通和断开，而在第一PMOS管闭合时，不会影响上拉开关和上拉电阻的输入输出端口的弱上拉作用，保证芯片的正常使用，第一PMOS管在断开时，连接第一PMOS管的衬底的高选择电源可以阻止电流从输入输出端口流向片内电源，提高了芯片的安全性。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中一种上拉电路的示意图；

图2为现有技术中另一种上拉电路的示意图；

图3为本申请实施例提供的一种上拉电路的示意图；

图4为本申请实施例提供的另一种上拉电路的示意图；

图5为本申请实施例提供的又一种上拉电路的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在芯片级应用中，IO PAD可以将芯片连接到总线上，在总线状态未知时，需要上拉电路提供弱上拉功能，在PAD为高阻态时，弱上拉功能可以使IO PAD为高电平。具体的，弱上拉功能可以通过上拉电阻和串联的上拉开关来实现。参考图1所示，为现有技术中一种上拉电路的示意图，其中P沟道金属氧化物半导体场效应(positive channel Metal OxideSemiconductor，PMOS)管Q1可以作为上拉开关，PMOS管Q1的源极与片内电源(VDD)连接，PMOS管Q1的漏极和上拉电阻R1连接，上拉电阻R1的另一端连接IO PAD。在IO PAD处于高阻态时，可以控制PMOS管Q1开启，使IO PAD处实现高电平。

然而，在IO PAD连接到总线上时，若总线电源提供的电压高于芯片内部的电压，此时若采用传统的上拉电路，会有电流从总线电源回流到芯片中，影响芯片的正常使用。参考图2所示，为现有技术中另一种上拉电路，总线电源为5V时，IO PAD的电压为5V，而芯片内部的电源VDD的电压为3.3V，电流将通过PMOS管的寄生二极管从IO PAD回流到VDD(参考带箭头的曲线方向)，影响芯片的正常工作。

为了解决以上技术问题，本申请实施例提供了一种上拉电路，包括片内电源、输入输出端口、上拉开关、第一PMOS管、上拉电阻、控制电路，上拉开关的第一端连接片内电源，上拉开关的第二端连接第一PMOS管的源极，第一PMOS管的漏极通过上拉电阻连接输入输出端口，控制电路与第一PMOS管的栅极连接，第一PMOS管的衬底连接高选择电源，高选择电源的输出电压为输入输出端口被施加的电压和片内电源的电压的较大值，控制电路可以控制第一PMOS管在输入输出端口被施加的电压小于片内电源的电压时导通，在输入输出端口被施加的电压大于或等于片内电源的电压时断开。

也就是说，本申请实施例中，可以利用控制电路控制第一PMOS管的导通和断开，而在第一PMOS管闭合时，不会影响上拉开关和上拉电阻的输入输出端口的弱上拉作用，保证芯片的正常使用，第一PMOS管在断开时，连接第一PMOS管的衬底的高选择电源可以阻止电流从输入输出端口流向片内电源，提高了芯片的安全性。具体而言，当输入输出端口被施加的电压大于或等于片内电源的电压时，由于通过高选择电源在第一PMOS管的衬底上施加了与输入输出端口电压等同的电压值，消除了第一PMOS管的寄生效应，从而使外部电流无法向片内电源进行倒灌。

下面结合附图对本申请实施例提供的上拉电路进行详细说明。

参考图3所示，为本申请实施例提供的一种上拉电路的结构示意图，包括片内电源VDD、IO PAD、上拉开关、第一PMOS管(PM1)、上拉电阻R1、控制电路。其中，上拉开关、PM1和上拉电阻R1可以串联在片内电源VDD和IO PAD之间，控制电路可以控制PM1的通断。

上拉电路设置于芯片内部(Intra-chip)，芯片内部通常具有片内电源VDD，片内电源VDD可以为3.3V或1.8V，与IO PAD连接的外部设备可以具有片外电源，片外电源提供的电压通常大于或等于片内电源的电压，这样在IO PAD与外部设备连接时，IO PAD的电压被驱动到与外部电源的电压一样的电压，片外电源的电压可以为5V。具体的，IO PAD可以和微控制单元(MCU)连接，MCU可以向IO PAD输出5V的电压。

具体的，上拉开关的第一端可以连接片内电源VDD，上拉开关的第二端连接PM1的源极，PM1的漏极可以连接上拉电阻R1的第一端，上拉电阻R1的第二端与IO PAD连接，控制电路与PM1的栅极连接，用于控制PM1的导通与关断。在IO PAD被施加的电压小于片内电源的电压时，PM1可以导通，这样在上拉开关导通时可以实现对IO PAD的弱上拉，在IO PAD被施加的电压大于或等于片内电源的电压时，PM1可以断开，这样上拉电路断开，不再对IOPAD进行弱上拉。

然而，上拉开关在断开后可能存在寄生二极管，PM1在断开后源漏极之间也可能存在寄生二极管，这样IO PAD被施加的电压高于片内电源VDD时，可能存在电流从IO PAD中通过PM1的寄生二极管回流到片内电源VDD，因此，本申请实施例中，可以将PM1的衬底连接高选择电源NW，高选择电源NW可以被驱动为IO PAD被施加的电压Vp和片内电源VDD的电压的较大值，高选择电源NW保证了施加在PM3的衬底上的高电压，这样可以阻断PM1的源漏极之间的寄生二极管，使PM3的导通与否与PM3的栅源极的电压有直接关联，因此即使IO PAD被施加的电压高于片内电源VDD，PM1也可以阻断从IO PAD向片内电源VDD的电流，保证芯片的正常工作。

其中，上拉开关可以由可控开关管组成，可控开关管的类型可以为以下任意一种：绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)或金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Filed Effect Transistor，MOSFET，以下简称MOS管)、SiC MOSFET(Silicon Carbide Metal Oxide Semiconductor，碳化硅场效应管)等。上拉电阻R1可以为多晶硅电阻、有源区电阻、N阱电阻或者MOS电阻等。

在本申请实施例中，上拉开关可以是第三PMOS管(PM3)，PM3的源极连接片内电源VDD，漏极连接PM1的源极，栅极施加上拉启用信号PU。其中，上拉启用信号PU用于控制上拉电路是否进入弱上拉状态，上拉启用信号PU可以为等于VDD的高电平，也可以为低电平，在上拉启用信号PU为低电平时，PM3导通，表示上拉电路进入弱上拉状态，在上拉启用信号PU为片内高电平时，PM3断开，表示上拉电路不处于弱上拉状态。

在IO PAD被施加的电压Vp小于片内电源VDD的电压时，可能有对IO PAD进行弱上拉的需要，此时控制电路可以控制PM1导通。具体而言，可以令上拉启用信号PU为低电平，说明上拉电路需要对IO PAD进行弱上拉，则PM1和PM3需要均导通，IO PAD被上拉到片内高电平。

在IO PAD被施加的电压Vp小于片内电源VDD的电压时，可能并没有对IO PAD进行弱上拉的需求，此时上拉开关可以关断，而控制电路可以控制PM1导通，也可以控制PM1关断。具体而言，可以令上拉启用信号PU为片内高电平，说明上拉电路不需要对IO PAD进行弱上拉，PM3受到上拉启用信号PU的控制为截止状态，而无论PM1是关断还是导通，整个电路不能对IO PAD实现弱上拉功能，也不存在电流回流的问题。在IO PAD被施加的电压Vp小于片内电源VDD的电压时不对IO PAD进行弱上拉的场景，实际上并不存在本申请实际要解决的问题，因此后续不再详细说明。

在IO PAD被施加的电压Vp大于或等于片内电源VDD的电压时，不再需要上拉电路对IO PAD进行弱上拉，此时控制电路可以控制PM1截止，此时上拉启用信号PU通常也为片内高电平，即PM1和PM3均截止，片内电源VDD和IO PAD之间断开。实际操作中，由于PM1的衬底连接高选择电源NW，PM1中的寄生二极管被阻断，即使IO PAD被施加的电压Vp大于或等于片内电源VDD的电压，IO PAD中的电流不会通过PM1的寄生二极管流向片内电源VDD，实现对上拉电路的保护。

为了实现上述对PM1的通断状态的控制，具体实施时，控制电路可以在IO PAD被施加的电压小于片内电源VDD的电压时输出低电平，此时PM1的源极电压为VDD，因此会导通；控制电路可以在IO PAD被施加的电压大于或等于片内电源VDD的电压时输出控制信号，使得IO PAD被施加的电压与控制信号的电压的差值小于PM1的开启电压，这样PM1处于截止状态。

作为一种可能的实现方式，控制电路可以包括第一开关和第二开关，第一开关和第二开关分别与PM1的栅极连接。在IO PAD被施加的电压小于片内电源VDD的电压时，第一开关可以导通，第二开关可以断开，这样PM1的栅极施加的信号即为第一开关的另一端施加的信号，即施加低电平信号，从而使PM1的栅极为低电平。在IO PAD被时间的电压大于或等于片内电源VDD的电压时，第一开关可以断开，第二开关导通，这样PM1的栅极施加的信号由第二开关的另一端施加的信号决定，此时第二开关的另一端时间控制信号，即IO PAD被施加的电压与控制信号的电压的差值小于PM1的开启电压，从而使PM1的栅极被施加控制信号。

参考图4所示，第二开关可以包括PM2(第二PMOS管)，PM2的栅极连接片内电源VDD，源极通过上拉电阻连接IO PAD，漏极连接PM1的栅极。为了方便对PM1的栅极进行表述，将PM1栅极的位置作为参考点X，参考点X可以连接第一开关和第二开关。

这样，在IO PAD被施加的电压Vp大于片内电源VDD的电压时，PM2的栅极电压为VDD，源极电压高于VDD，PM2导通，PM1的栅极通过PM2连接IO PAD，即PM1的栅极电压高于VDD，因此PM1断开。

在IO PAD被施加的电压Vp小于片内电源VDD的电压时，PM1通过第一开关控制，使得PM1的栅极接入低电平，因此PM1导通，并且通过其它控制信号(不限于上拉启用信号)使得PM3导通，PM2的源极电压小于VDD，此时PM2的源极电压低于栅极电压(VDD)，因此PM2断开。其中，为了提高PM2的可靠性，PM2的衬底也可以连接高选择电源NW，这样在PM2断开时，不会有电流通过PM2。

也就是说，在IO PAD被施加的电压Vp大于片内电源VDD的电压时，IO PAD被施加的电压与施加在PM1栅极的控制信号电压的差值小于PM1的开启电压，该控制信号可以是IOPAD被施加的信号，例如控制信号电压与IO PAD被施加信号电压相同，可以为5V。

参考图4所示，第一开关可以包括NM1(第一NMOS管)和NM2(第二NMOS管)，NM1的源极可以施加上拉启用信号PU，NM1的栅极可以施加片内高电平，NM1的漏极可以连接NM2的源极，NM2的栅极可以连接片内电源VDD，NM2的漏极连接PM1的栅极，NM1和NM2的衬底接地(GND)。

这样，在IO PAD被施加的电压Vp小于片内电源VDD的电压时，上拉启用信号PU为低电平，NM1导通(此时NM1源极电压被拉低)，因此，与NM1的漏极连接的NM2的源极也为低电平，则NM2的栅极电压大于源极电压，NM2也导通，NM2的漏极被拉低，即PM1的栅极电压等于上拉启用信号PU的电压，即为低电平，此时PM1导通。在IO PAD被施加的电压Vp大于或等于片内电源VDD的电压时，上拉启用信号PU为高电平，例如可以是片内高电平，NM1截止(此时NM1源极电压被拉高)，此时PM1由第二开关控制，第二开关导通，NM2的漏极直接连接IO PAD(大于NM2栅极电压)，NM2截止。

其中，NM1的栅极连接的片内高电平信号，可以利用多种片内信号提供，只要能按需要提供片内高电平即可，比如可以直接利用片内电源电压提供，优选的，可以利用负输出使能信号OEN提供NM1的栅极控制信号。负输出使能信号OEN用于控制芯片的输入输出模式，采用这种提供NM1控制信号的方式一方面无需添加另外的信号源，使得电路结构更加简单，另一方面有利于芯片的功能性协同。

在OEN为片内高电平时，芯片内的IO驱动程序禁用。此时，当片外也没有驱动时IOPAD处于高阻态，若有需要确定IO PAD电平为高时则需要开启上拉功能，若需确定IO PAD电平为低时则开启下拉功能。当IO PAD处于高阻态，且需要上拉电路对IO PAD的电平进行弱上拉时，则需要上拉启用信号PU置为低电平；当IO PAD连接的片外设备处于高电平状态时，需要阻止电流从IO PAD向芯片内部回流，则需要上拉启用信号PU置为高电平，从而关掉PM1，确保无倒灌。

在负输出使能信号OEN为低电平时，芯片内的IO驱动程序启用。此时IO PAD被驱动电路驱动，上拉功能需要被关掉，可以将上拉启用信号PU置高，关掉上拉开关电路，确保无电流干扰。

需要说明的是，为了便于说明，以上的片内高电平是相对于片外电源施加到IOPAD上的片外高电平而言的，片内高电平通常指与片内电源电压一致的电平，而片外高电平可以为电压大于片内电源的电压的电平，例如上拉启用信号PU和负输出使能信号OEN为片内高电平时，其电压值可以与片内电源VDD相同，即为3.3V，低电平时可以是0V，而片外高电平可以是IO PAD被施加的5V电压。

下面结合图4的连接方式，对本申请实施例中的上拉电路的工作过程进行详细说明，在负输出使能信号OEN为低电平时，芯片处于输出状态，不需要对IO PAD进行上拉，也不需要防止从IO PAD向片内电源VDD的电流。

在负输出使能信号OEN为高电平时，芯片内的IO驱动程序禁用，则IO PAD被施加的电压可以大于或等于片内电源VDD，或者，芯片也可以处于未知状态，此时IO PAD处于高阻态，IO PAD的电平需要利用上拉电路实现上拉。

其中，在IO PAD被施加的电压大于或等于片内电源VDD，例如为5V时，IO PAD不需要上拉，因此上拉启用信号PU为高电平，则PM3截止，由于PM2的源极与IO PAD连接，PM2导通，PM2的漏极电压为5V，PM2的漏极将PM1的栅极电压驱动到5V，此时PM1截止。同时NM1的栅极电压等于源极电压，NM1截止，NM2的源极电压同样等于栅极电压(不考虑上拉启用信号PU电压在NM1上的压降)，NM2截止，此时NM1和NM2可以阻止PM2的漏极处的电流向上拉启用信号PU的倒流。

第一开关之所以采用NM1和NM2两个晶体管是考虑到耐压的问题，即X参考点的电压可能高至5V(或其它电压，根据实际应用情况而定)，仅采用一个晶体管可能会导致击穿问题。当然在耐压可控的情况(比如采用高耐压的晶体管或外部电压较低或其它手段降低X参考点电压)下也可以只采用一个NMOS管，比如只采用第三NMOS(NM3)作为第一开关。具体的，NM3的源极可以施加上拉启用信号PU，栅极连接片内高电平信号，漏极连接PM1的栅极，衬底接地。片内高电平信号可以由负输出使能信号提供，其电压可以与片内电源VDD的电压一致。

在IO PAD处于高阻态时，需要上拉电路对IO PAD进行上拉，此时上拉启用信号PU为低电平，则PM3导通，因此PM1的源极施加片内高电平，此时PM2的源极为低电平，栅极为片内高电平，PM2截止，而NM1的源极电压小于栅极电压，NM1导通，NM2的源极电压同样小于栅极电压，NM2导通，PM1的栅极电压与上拉启用信号PU的电压一致，即为低电平，因此PM1导通，也就是说，VDD可以通过导通的PM3和PM1将IO PAD的电压进行上拉。

需要说明的是，第一开关和第二开关只要满足使控制电路在所述输入输出端口被施加的电压小于所述片内电源的电压时，输出低电平；在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，输出控制信号即可，本领域技术人员可以根据实际需要利用本领域悉知的开关电路和电源电路进行设计，以上说明不应该作为对本申请的保护范围的限制。

作为另一种可能的实现方式，控制电路还可以是比较器，参考图5所示，为本申请实施例提供的又一种上拉电路的示意图，其中，比较器的输入端可分别连接IO PAD和片内电源VDD，比较器的输出端连接PM1的栅极，这样比较器可以通过比较IO PAD被施加的电压与片内电源VDD，从而为PM1的栅极输出不同的信号，从而控制PM1的通断。

具体的，在IO PAD被施加的电压大于或等于片内电源VDD时，比较器的输出端可以输出控制信号，IO PAD被施加的电压与控制信号的电压的差值小于PM1的开启低压，在IOPAD被施加的电压小于片内电源VDD时，比较器的输出端可以输出低电平，此时PM1导通，提供上拉功能。

本申请实施例提供了一种上拉电路，包括片内电源、输入输出端口、上拉开关、第一PMOS管、上拉电阻、控制电路，上拉开关的第一端连接片内电源，上拉开关的第二端连接第一PMOS管的源极，第一PMOS管的漏极通过上拉电阻连接输入输出端口，控制电路与第一PMOS管的栅极连接，第一PMOS管的衬底连接高选择电源，高选择电源的输出电压为输入输出端口被施加的电压和片内电源的电压的较大值，控制电路可以控制第一PMOS管在输入输出端口被施加的电压小于片内电源的电压时导通，在输入输出端口被施加的电压大于或等于片内电源的电压时断开。

也就是说，本申请实施例中，可以利用控制电路控制第一PMOS管的导通和断开，而在第一PMOS管闭合时，不会影响上拉开关和上拉电阻的输入输出端口的弱上拉作用，保证芯片的正常使用，第一PMOS管在断开时，连接第一PMOS管的衬底的高选择电源可以阻止电流从输入输出端口流向片内电源，提高了芯片的安全性。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (11)

1.一种上拉电路，其特征在于，包括：片内电源、输入输出端口、上拉开关、第一PMOS管、上拉电阻、控制电路；

所述上拉开关的第一端连接所述片内电源，所述上拉开关的第二端连接所述第一PMOS管的源极，所述第一PMOS管的漏极通过所述上拉电阻连接所述输入输出端口；所述控制电路与所述第一PMOS管的栅极连接；所述第一PMOS管的衬底连接高选择电源，所述高选择电源的输出电压为所述输入输出端口被施加的电压和所述片内电源的电压的较大值；

所述控制电路，用于控制所述第一PMOS管在所述输入输出端口被施加的电压小于所述片内电源的电压时导通，在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时断开。

2.根据权利要求1所述的电路，其特征在于，所述控制电路用于：

在所述输入输出端口被施加的电压小于所述片内电源的电压时，输出低电平；在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，输出控制信号，使得所述输入输出端口被施加的电压与所述控制信号的电压的差值小于所述第一PMOS管的开启电压。

3.根据权利要求2所述的电路，其特征在于，所述控制电路包括第一开关和第二开关；在所述输入输出端口被施加的电压小于所述片内电源的电压时，所述第一开关导通，所述第二开关断开，所述第一PMOS管的栅极通过所述第一开关连接低电平信号；在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，所述第一开关断开，所述第二开关导通，所述第一PMOS管的栅极通过所述第二开关连接所述控制信号。

4.根据权利要求3所述的电路，其特征在于，所述第二开关为第二PMOS管，所述第二PMOS管的源极与所述输入输出端口连接，所述第二PMOS管的栅极和所述片内电源连接，所述第二PMOS管的漏极与所述第一PMOS管的栅极连接。

5.根据权利要求4所述的电路，其特征在于，所述第二PMOS管的衬底连接所述高选择电源。

6.根据权利要求3-5任意一项所述的电路，其特征在于，所述第一开关包括第一NMOS管和第二NMOS管，所述第一NMOS管的源极施加上拉启用信号，所述第一NMOS管的栅极连接片内高电平信号，所述第一NMOS的漏极连接所述第二NMOS管的源极，所述第二NMOS管的栅极连接所述片内电源，所述第二NMOS管的漏极连接所述第一PMOS管的栅极，所述第一NMOS管和所述第二NMOS管的衬底接地；在所述输入输出端口被施加的电压小于所述片内电源的电压时，所述上拉启用信号为低电平，在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，所述上拉启用信号为片内高电平。

7.根据权利要求6所述的电路，其特征在于，所述上拉开关为第三PMOS管，所述第三PMOS管的源极和衬底分别与所述片内电源连接，所述第三PMOS管的栅极施加所述上拉启用信号，所述第三PMOS管的漏极与所述第一PMOS管的源极连接。

8.根据权利要求7所述的电路，其特征在于，所述片内高电平信号由负输出使能信号提供，所述负输出使能信号用于控制芯片的输入输出模式。

9.根据权利要求3-5任意一项所述的电路，其特征在于，所述第一开关包括第三NMOS管，所述第三NMOS管的源极施加上拉启用信号，所述第三NMOS管的栅极连接片内高电平信号，所述第三NMOS的漏极连接所述第一PMOS管的栅极，所述第三NMOS管的衬底接地；在所述输入输出端口被施加的电压小于所述片内电源的电压时，所述上拉启用信号为低电平，在所述输入输出端口被施加的电压大于或等于所述片内电源的电压时，所述上拉启用信号为片内高电平。

10.根据权利要求1或2所述的电路，其特征在于，所述控制电路包括比较器，所述比较器的输入端分别连接所述输入输出端口和所述片内电源，所述比较器的输出端连接所述第一PMOS管的栅极。

11.根据权利要求1-5任意一项所述的电路，其特征在于，所述上拉电阻为多晶硅电阻、有源区电阻、N阱电阻或者MOS电阻。

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