CN115033514A - 一种输入驱动电路、gpio电路、芯片、电子设备 - Google Patents

一种输入驱动电路、gpio电路、芯片、电子设备 Download PDF

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Abstract

本发明提供一种输入驱动电路，包括输入控制开关，所述输入驱动电路还包括一个或多个上拉单元，每个上拉单元设置有相应的下拉单元，其中：所述上拉单元与芯片内部供电电源以及IO引脚相连，包括第一上拉防倒灌电路、第一上拉电阻，所述第一上拉电阻串联在第一上拉防倒灌电路与IO引脚之间，所述第一上拉防倒灌电路分别与芯片内部供电电源、输入控制开关、第一上拉电阻的一端相连，且用于在输入驱动电路上拉单元正常工作时导通芯片内部供电电源与输入控制开关之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；所述下拉单元与芯片内部接地端以及IO引脚相连，包括第一下拉电阻。

Description

一种输入驱动电路、GPIO电路、芯片、电子设备
技术领域
本发明涉及电路设计领域，具体来说，涉及芯片设计领域，更具体地说，涉及一种输入驱动电路、GPIO电路、芯片、电子设备。
背景技术
通用型输入/输出(General-purpose input/output，GPIO)电路是芯片中经常用到的一个功能模块，可以通过配置寄存器实现数字输入、数字输出、模拟输入等功能，如图1所示的是一个典型的GPIO电路模块框图，通过配置，可以实现输入浮空模式、输入上拉模式、输入下拉模式、模拟输入模式、开漏输出、开漏复用功能、推挽输出、推挽复用输出。
从如图1中所示的典型GPIO电路可以看出：
1、现有的GPIO电路中，静电释放(Electro-Static Discharge,ESD)保护采用的是二极管，即在IO引脚与芯片内部供电电源之间、IO引脚与芯片内部接地端之间分别串联一个保护二极管，且两个二极管的极性相反。
2、现有的GPIO电路中，输入级驱动控制采用的是肖特基触发器，在输入级驱动控制的输入端配置有上拉电阻和下拉电阻。
3、现有的GPIO电路中，输出级驱动控制采用的反向器，且在输出级驱动控制输出端配置有上拉PMOS晶体管和下拉NMOS晶体管。
随着集成技术的发展，芯片的应用场景多为多个芯片通过IO引脚并联于同一总线上的模式，不同的芯片根据应用需求独立工作。但是，在多颗芯片连接到同一总线上时，通常会有防止倒灌(fail-safe)的要求，即一颗芯片断电时，其他芯片不断电，且其他芯片不能继续给断电芯片供电。如其他芯片通过IO引脚继续给断电芯片供电，则会造成功能紊乱。如图2所示的传统的GPIO电路中的fail-safe机制示意图，由图2可以看出，当前芯片断电(VDD＝0)时，为了防止芯片断电时发生倒灌现象，必须截断其他芯片(以PAD表示)通过IO引脚到VDD的通路。但是传统的GPIO电路在不同的工作模式下，存在多条PAD到VDD的通路，其中，在输入通路中，VDD断电时，在未加以控制的情况下，会通过上拉电阻给VDD供电。
由此可见，现有技术下的GPIO电路的输入驱动电路不能实现很好的防倒灌控制，在当前芯片断电时，不能完全的切断所有PAD到当前芯片供电电源的通路，有可能造成功能紊乱以及损耗芯片。而且现有的输入驱动电路的上拉模式单一，无法很好的满足日益复杂的芯片设计需求，因此，如何解决输入驱动电路上的防倒灌以及多种上拉模式的驱动问题具有重要意义。
发明内容
为了解决实现上述目的，本申请提供了一种带有防倒灌能力的输入驱动电路。
根据本发明的第一方面，一种输入驱动电路，应用于连接芯片的逻辑单元以及IO引脚的GPIO电路上，其包括输入控制开关，所述输入驱动电路还包括一个或多个上拉单元，每个上拉单元设置有相应的下拉单元，其中：所述上拉单元与芯片内部供电电源以及IO引脚相连，包括第一上拉防倒灌电路、第一上拉电阻，所述第一上拉电阻串联在第一上拉防倒灌电路与IO引脚之间，其中：所述第一上拉防倒灌电路分别与芯片内部供电电源、输入控制开关、第一上拉电阻的一端相连，且用于在输入驱动电路上拉单元正常工作时导通芯片内部供电电源与输入控制开关之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；所述下拉单元与芯片内部接地端以及IO引脚相连，包括第一下拉电阻。
优选的，所述第一上拉防倒灌电路包括第一PMOS晶体管、第二PMOS晶体管、第一控制开关，其中，所述第一PMOS晶体管的源极与IO引脚相连，所述第一PMOS晶体管的栅极连接第一控制电压源，所述第一PMOS晶体管的衬底连接第二控制电压源，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极相连并同时与第一控制开关的输出端相连，所述第一控制开关的输入端连接上拉单元选择控制信号，所述第二PMOS晶体管的源极与芯片内部供电电源相连，所述第二PMOS晶体管的衬底连接第二控制电压源，所述第二PMOS晶体管的漏极与第一上拉电阻的一端相连。在本发明的一些实施例总，所述第一控制开关为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，且左右端可进行双向传输，一端为输入端时另一端为输出端，其中，该传输门的上端连接第三控制电压源、下端连接芯片内部供电电源。优选的，所述第一上拉电阻阻抗为30kΩ或4.7kΩ。
在本发明的一些实施例中，所述第一下拉单元还包括第一NMOS晶体管，其连接在第一下拉电阻与芯片内部接地端之间，所述第一NMOS晶体管的栅极连接下拉单元选择控制信号，所述第一NMOS晶体管的源极和衬底连接芯片内部接地端，所述第一NMOS晶体管的漏极连接第一下拉电阻的一端。优选的，所述第一下拉电阻阻抗为30kΩ或4.7kΩ。
优选的，所述第一控制电压源在输入驱动电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；所述第二控制电压源在输入驱动电路工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压；所述第三控制电压源在输入驱动电路正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。
在本发明的一些实施例中，所述输入控制开关为TTL肖特基触发器。
在本发明的一些实施例中，所述输入控制开关包括并联的施密特触发器和三态门反相器、反相器，并通过第一控制信号或第二控制信号选择通过施密特触发器或三态门反相器进行输入通路的应用传输，其中，所述施密特触发器的栅极和三态门反相器的栅极均与IO引脚相连，所述施密特触发器的栅极和三态门反相器的栅极均与反相器的输入端相连，所述反相器的输出端与芯片逻辑单元相连。优选的，所述第一控制信号为CS控制信号，所述第一控制信号输入所述施密特出发器的栅极且用于控制选择所述施密特触发器进行输入通路的应用传输，所述第二控制信号为CSB信号，所述第二控制信号输入所述三态门反相器的栅极且用于控制选择所述三态门反相器进行输入通路的应用传输。
在本发明的一些实施例总，所述施密特触发器的栅极和三态门反相器的栅极、IO引脚之间串联有输入保护电阻。优选的，所述输入保护电阻为多晶硅电阻且阻抗为200Ω。
根据本发明的第二方面，提供一种GPIO电路，用于连接芯片的逻辑单元以及IO引脚，所述GPIO电路包括如本发明第一方面所述的输入驱动电路。
根据本发明的第三方面，提供一种电子芯片，所述芯片上配置有如本发明第二方面所述的GPIO电路。
根据本发明的第三方面，提供一种电子设备，包括：一个或多个处理器；所述处理器上包含多个如本发明第三方面所述的芯片，所有芯片通过IO引脚并联于总线上。
与现有技术相比，本发明的输入驱动电路应用在GPIO电路上时，能够很好的实现防倒灌功能，同时，多种上拉的配置，能够提供多种输入驱动能力的选择，为芯片的复杂设计提供更好的支持。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为根据本发明实施例的现有技术下典型GPIO电路模块结构示意图；
图2为根据本发明实施例的现有技术下典型GPIO电路的fail-safe机制电路示意图；
图3为根据本发明实施例的带防倒灌功能的输入驱动电路示意图。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
如背景技术介绍的，现有技术下的GPIO电路的输入驱动电路不能实现很好的防倒灌控制，为此，本发明提供一种输入驱动电路，应用于连接芯片的逻辑单元以及IO引脚的GPIO电路上，输入驱动电路包括输入控制开关，如图3所示，所述输入驱动电路还包括：第一上拉单元，其与芯片内部供电电源(用VDD表示)以及IO引脚相连(用VPAD表示，由于芯片一般是通过IO引脚并联于总线上，IO引脚对当前芯片的主要影响在于其他芯片可能会在当前芯片断电时通过IO引脚给当前芯片供电，为了更好的直观描述，后续IO引脚用VPAD表示)，包括第一上拉防倒灌电路、第一上拉电阻RU1，所述第一上拉电阻RU1串联在第一上拉防倒灌电路与VPAD之间，其中：所述第一上拉防倒灌电路分别与VDD、输入控制开关、RU1的一端相连，且用于在输入驱动电路第一上拉单元正常工作时导通VDD与输入控制开关之间的供电通路，并在芯片断电时切断VPAD与VDD之间的供电通路；第一下拉单元，其与芯片内部接地端(用Vss表示)以及VPAD相连，包括第一下拉电阻RD1。
根据本发明的一个实施例，所述第一上拉防倒灌电路包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一控制开关T1，其中，MP1的源极与IO引脚相连，MP1的栅极连接第一控制电压源(用Vgb表示)，MP1的衬底连接第二控制电压源(用Vpsb表示)，MP1的漏极与所述第二PMOS晶体管MP2的栅极相连并同时与第一控制开关T1的输出端相连，T1的输入端连接第一上拉单元选择控制信号PU0(所谓第一上拉控制信号PU0是指选择该上拉单元的上拉模式的控制信号)，MP2的源极与VDD相连，MP2的衬底连接Vpsb，MP2的漏极与RU1的一端相连。根据本发明的一个实施例，所述第一控制开关T1为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，且左右端可进行双向传输，一端为输入端时另一端为输出端，其中，该传输门T1的上端连接第三控制电压源(用VGO表示)、下端连接VDD。根据本发明的一个实施例，所述第一上拉电阻阻抗为30kΩ。根据本发明的一个实施例，所述第一控制电压源在输入驱动电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；所述第二控制电压源在输入驱动电路工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压；所述第三控制电压源在输入驱动电路正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。
当芯片选择第一上拉单元的上拉模式时，输入电路正常工作时，VDD≧VPAD,Vgb＝Vpsb＝VDD，此时防倒灌电路的MP1关断、MP2导通，芯片断电(VDD＝0)时，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2*VPAD，防倒灌电路MP1导通、MP2关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌。
根据本发明的一个实施例，所述第一下拉单元还包括第一NMOS晶体管MN1，其连接在第一下拉电阻RD1与Vss之间，MN1的栅极连接第一下拉控制信号PD0(所谓第一下拉控制信号PD0是指选择该下拉单元的下拉模式的控制信号)，MN1的源极和衬底连接Vss，MN1的漏极连接RD1的一端。根据本发明的一个实施例，所述第一下拉电阻阻抗为30kΩ。
在本发明的一些实施例中，所述输入驱动电路还包括：第二上拉单元，其与VDD以及VPAD相连，包括第二上拉防倒灌电路、第二上拉电阻RU2，所述第二上拉电阻RU2串联在第二上拉防倒灌电路与VPAD之间，其中：所述第二上拉防倒灌电路分别与VDD、输入控制开关、RU2的一端相连，且用于在输入驱动电路第二上拉单元正常工作时导通VDD与输入控制开关之间的供电通路，并在芯片断电时切断VPAD与VDD之间的供电通路；第二下拉单元，其与Vss以及VDD相连，包括第二下拉电阻RD2。
根据本发明的一个实施例，所述第二上拉防倒灌电路包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第二控制开关T2，其中，MP3的源极与IO引脚相连，MP3的栅极连接Vgb，MP3的衬底连接Vpsb，MP3的漏极与MP4的栅极相连并同时与T2的输出端相连，T2的输入端连接第二上拉单元选择控制信号PU1(所谓第二上拉控制信号PU1是指选择该上拉单元的上拉模式的控制信号)，MP4的源极与VDD相连，MP4的衬底连接Vpsb，MP4的漏极与RU2的一端相连。根据本发明的一个实施例，T2为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，且左右端可进行双向传输，一端为输入端时另一端为输出端，其中，T2的上端连接VGO源、下端连接VDD。根据本发明的一个实施例，所述第二上拉电阻阻抗为4.7kΩ。当芯片选择第二上拉单元的上拉模式时，输入电路正常工作时，VDD≧VPAD,Vgb＝Vpsb＝VDD，此时防倒灌电路的MP3关断、MP4导通，芯片断电(VDD＝0)时，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2*VPAD，防倒灌电路MP3导通、MP4关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌。
根据本发明的一个实施例，所述第二下拉单元还包括第二NMOS晶体管MN2，其连接在第二下拉电阻RD2与Vss之间，MN2的栅极连接第二下拉控制信号PD1(所谓第二下拉控制信号PD1是指选择该下拉单元的下拉模式的控制信号)，MN2的源极和衬底连接Vss，MN2的漏极连接RD2的一端。根据本发明的一个实施例，所述第二下拉电阻阻抗为4.7kΩ。
根据本发明的一个实施例，所示输入控制开关为TTL肖特基触发器。
根据本发明的一个实施例，，所述输入控制开关包括并联的施密特触发器和三态门反相器、反相器，并通过第一控制信号或第二控制信号选择通过施密特触发器或三态门反相器进行输入通路的应用传输，其中，所述施密特触发器的栅极和三态门反相器的栅极均与VPAD相连，所述施密特触发器的栅极和三态门反相器的栅极均与反相器的输入端相连，所述反相器的输出端与芯片逻辑单元相连。所述第一控制信号为CS控制信号，所述第一控制信号输入所述施密特出发器的栅极且用于控制选择所述施密特触发器进行输入通路的应用传输，所述第二控制信号为CSB信号，所述第二控制信号输入所述三态门反相器的栅极且用于控制选择所述三态门反相器进行输入通路的应用传输。
在本发明的一些实施例总，所述施密特触发器的栅极和三态门反相器的栅极、VPAD之间串联有输入保护电阻，用于对输入驱动电路进行ESD保护。根据，所述输入保护电阻为多晶硅电阻且阻抗为200Ω。
与现有技术相比，本发明的输入驱动电路应用在GPIO电路上时，能够很好的实现防倒灌功能，同时，多种上拉模式的配置，能够提供多种输入驱动能力的选择，为芯片的复杂设计提供更好的支持。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。本申请实施例中的方案可以采用各种计算机语言实现，例如，面向对象的程序设计语言Java和直译式脚本语言JavaScript等。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (15)

1.一种输入驱动电路，应用于连接芯片的逻辑单元以及IO引脚的GPIO电路上，其包括输入控制开关，其特征在于，所述输入驱动电路还包括一个或多个上拉单元，每个上拉单元设置有相应的下拉单元，其中：
所述上拉单元与芯片内部供电电源以及IO引脚相连，包括第一上拉防倒灌电路、第一上拉电阻，所述第一上拉电阻串联在第一上拉防倒灌电路与IO引脚之间，其中：所述第一上拉防倒灌电路分别与芯片内部供电电源、输入控制开关、第一上拉电阻的一端相连，且用于在输入驱动电路第一上拉单元正常工作时导通芯片内部供电电源与输入控制开关之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；
所述下拉单元与芯片内部接地端以及IO引脚相连，包括第一下拉电阻。
2.根据权利要求1所述的输入驱动电路，其特征在于，所述第一上拉防倒灌电路包括第一PMOS晶体管、第二PMOS晶体管、第一控制开关，其中，所述第一PMOS晶体管的源极与IO引脚相连，所述第一PMOS晶体管的栅极连接第一控制电压源，所述第一PMOS晶体管的衬底连接第二控制电压源，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极相连并同时与第一控制开关的输出端相连，所述第一控制开关的输入端连接上拉单元选择控制信号，所述第二PMOS晶体管的源极与芯片内部供电电源相连，所述第二PMOS晶体管的衬底连接第二控制电压源，所述第二PMOS晶体管的漏极与第一上拉电阻的一端相连。
3.根据权利要求2所述的输入驱动电路，其特征在于，所述第一控制开关为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，该传输门的上端连接第三控制电压源、下端连接芯片内部供电电源。
4.根据权利要求2所述的输入驱动电路，其特征在于，所述第一上拉电阻阻抗为30kΩ或4.7kΩ。
5.根据权利要求1所述的输入驱动电路，其特征在于，所述下拉单元还包括第一NMOS晶体管，其连接在第一下拉电阻与芯片内部接地端之间，所述第一NMOS晶体管的栅极连接下拉单元控制信号，所述第一NMOS晶体管的源极和衬底连接芯片内部接地端，所述第一NMOS晶体管的漏极连接第一下拉电阻的一端。
6.根据权利要求5所述的输入驱动电路，其特征在于，所述第一下拉电阻阻抗为30kΩ或4.7kΩ。
7.根据权利要求2所述的输入驱动电路，其特征在于，
所述第一控制电压源在输入驱动电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；
所述第二控制电压源在输入驱动电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压；
所述第三控制电压源在输入驱动电路正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。
8.根据权利要求1-7任一所述的输入驱动电路，其特征在于，所述输入控制开关为TTL肖特基触发器。
9.根据权利要求1-7任一所述的输入驱动电路，其特征在于，所述输入控制开关包括并联的施密特触发器和三态门反相器、反相器，并通过第一控制信号或第二控制信号选择通过施密特触发器或三态门反相器进行输入通路的应用传输，其中，所述施密特触发器的栅极和三态门反相器的栅极均与IO引脚相连，所述施密特触发器的栅极和三态门反相器的栅极均与反相器的输入端相连，所述反相器的输出端与芯片逻辑单元相连。
10.根据权利要求9所述的输入驱动电路，其特征在于，所述第一控制信号为CS控制信号，所述第一控制信号输入所述施密特出发器的栅极且用于控制选择所述施密特触发器进行输入通路的应用传输，所述第二控制信号为CSB信号，所述第二控制信号输入所述三态门反相器的栅极且用于控制选择所述三态门反相器进行输入通路的应用传输。
11.根据权利要求10所述的输入驱动电路，其特征在于，所述施密特触发器的栅极和三态门反相器的栅极、IO引脚之间串联有输入保护电阻。
12.根据权利要求11所述的输入驱动电路，其特征在于，所述输入保护电阻为多晶硅电阻且阻抗为200Ω。
13.一种GPIO电路，用于连接芯片的逻辑单元以及IO引脚，其特征在于，所述GPIO电路包括如权利要求1-12任一所述的输入驱动电路。
14.一种电子芯片，其特征在于，所述芯片上配置有如权利要求13所述的GPIO电路。
15.一种电子设备，其特征在于，包括：
一个或多个处理器；
所述处理器上包含多个如权利要求14所述的芯片，所有芯片通过IO引脚并联于总线上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117555843A (zh) * 2024-01-09 2024-02-13 凌思微电子(杭州)有限公司 Io接口电路及芯片

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150137881A1 (en) * 2013-11-19 2015-05-21 Semiconductor Manufacturing International (Shanghai) Corporation High-Voltage-Tolerant Pull-Up Resistor Circuit
CN104901666A (zh) * 2015-05-20 2015-09-09 广州金升阳科技有限公司 一种igbt驱动保护电路、应用该电路的驱动芯片及该芯片的保护电路
CN108768381A (zh) * 2018-08-27 2018-11-06 珠海市中科蓝讯科技有限公司 Gpio电路及芯片
CN110798202A (zh) * 2019-12-13 2020-02-14 武汉新芯集成电路制造有限公司 一种上拉电路
CN110868204A (zh) * 2019-11-04 2020-03-06 深圳市国微电子有限公司 防倒灌电路、双向电平转换器及集成电路
CN213817725U (zh) * 2020-09-29 2021-07-27 厦门讯亨电子科技有限公司 一种控制信号电路
CN214069897U (zh) * 2021-01-27 2021-08-27 复旦大学 GaN晶体管的驱动模块、开关电路与电子设备
CN114050816A (zh) * 2022-01-12 2022-02-15 深圳贝特莱电子科技股份有限公司 一种防i2c接口倒灌电流的电路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150137881A1 (en) * 2013-11-19 2015-05-21 Semiconductor Manufacturing International (Shanghai) Corporation High-Voltage-Tolerant Pull-Up Resistor Circuit
CN104901666A (zh) * 2015-05-20 2015-09-09 广州金升阳科技有限公司 一种igbt驱动保护电路、应用该电路的驱动芯片及该芯片的保护电路
CN108768381A (zh) * 2018-08-27 2018-11-06 珠海市中科蓝讯科技有限公司 Gpio电路及芯片
CN110868204A (zh) * 2019-11-04 2020-03-06 深圳市国微电子有限公司 防倒灌电路、双向电平转换器及集成电路
CN110798202A (zh) * 2019-12-13 2020-02-14 武汉新芯集成电路制造有限公司 一种上拉电路
CN213817725U (zh) * 2020-09-29 2021-07-27 厦门讯亨电子科技有限公司 一种控制信号电路
CN214069897U (zh) * 2021-01-27 2021-08-27 复旦大学 GaN晶体管的驱动模块、开关电路与电子设备
CN114050816A (zh) * 2022-01-12 2022-02-15 深圳贝特莱电子科技股份有限公司 一种防i2c接口倒灌电流的电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117555843A (zh) * 2024-01-09 2024-02-13 凌思微电子(杭州)有限公司 Io接口电路及芯片
CN117555843B (zh) * 2024-01-09 2024-04-09 凌思微电子(杭州)有限公司 Io接口电路及芯片

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