CN115033050B - 一种防倒灌电路、gpio电路、芯片、电子设备 - Google Patents

Abstract

本发明提供一种防倒灌电路，被配置在GPIO电路上的输入驱动电路和/或输出驱动电路中，其分别与芯片内部供电电源、IO引脚、驱动电路控制信号源相连，用于在与其相连的电路正常工作时导通芯片内部供电电源和与其相连的电路之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路。所述防倒灌电路包括：第一PMOS晶体管、第二PMOS晶体管，所述第一PMOS晶体管的源极与IO引脚相连、栅极连接第一控制电压源、衬底连接第二控制电压源、漏极连接驱动电路控制信号源，所述第二PMOS晶体管的源极与芯片内部供电电源相连、衬底连接第二控制电压源、漏极与IO引脚相连、栅极连接驱动电路控制信号源。

Description

一种防倒灌电路、GPIO电路、芯片、电子设备

技术领域

本发明涉及电路设计领域，具体来说，涉及芯片设计领域，更具体地说，涉及一种防倒灌电路、GPIO电路、芯片、电子设备。

背景技术

通用型输入/输出(General-purpose input/output，GPIO)电路是芯片中经常用到的一个功能模块，可以通过配置寄存器实现数字输入、数字输出、模拟输入等功能，如图1所示的是一个典型的GPIO电路模块框图，通过配置，可以实现输入浮空模式、输入上拉模式、输入下拉模式、模拟输入模式、开漏输出、开漏复用功能、推挽输出、推挽复用输出。

从如图1中所示的典型GPIO电路可以看出：

1、现有的GPIO电路中，静电释放(Electro-Static Discharge,ESD) 保护采用的是二极管，即在IO引脚与芯片内部供电电源之间、IO引脚与芯片内部接地端之间分别串联一个保护二极管，且两个二极管的极性相反。

2、现有的GPIO电路中，输入级驱动控制采用的是肖特基触发器，在输入级驱动控制的输入端配置有上拉电阻和下拉电阻。

3、现有的GPIO电路中，输出级驱动控制采用的反向器，且在输出级驱动控制输出端配置有上拉PMOS晶体管和下拉NMOS晶体管。

随着集成技术的发展，芯片的应用场景多为多个芯片通过IO引脚并联于同一总线上的模式，不同的芯片根据应用需求独立工作。但是，在多颗芯片连接到同一总线上时，通常会有防止倒灌(fail-safe)的要求，即一颗芯片断电时，其他芯片不断电，且其他芯片不能继续给断电芯片供电。如其他芯片通过IO引脚继续给断电芯片供电，则会造成功能紊乱。

在输出驱动模式下，如图2所示，可以看出，当前芯片断电(VDD＝0) 时，为了防止芯片断电时发生倒灌现象，必须截断其他芯片(以PAD表示) 通过IO引脚到VDD的通路。但是传统的GPIO电路在输出驱动的工作模式下，至少存在3条PAD到VDD的通路：

第一条通路：PAD通过ESD保护二极管D1给VDD供电；

第二条通路：VDD断电时，PMOS晶体管PM1的栅极电压vgp在未加以控制的情况下，会通过PM1给VDD供电；

第三条通路：PAD通过PM1漏端和NW寄生二极管Dp给VDD供电。

在输入驱动模式下，如图1所示，在上拉模式下，需截断PAD到VDD的通路，否则PAD会通过上拉电阻给VDD供电。

由此可见，现有技术下的GPIO电路输入驱动电路和输出驱动电路均不能实现很好的防倒灌控制，在当前芯片断电时，不能完全的切断所有PAD到当前芯片供电电源的通路，有可能造成功能紊乱以及损耗芯片。

发明内容

为了解决上述技术缺陷之一，本申请提供了一种防倒灌电路以及配置有防倒灌电路的GPIO电路、芯片、电子设备等。

根据本发明的第一方面，提供一种防倒灌电路，被配置在GPIO电路上的输入驱动电路和/或输出驱动电路中，所述GPIO电路用于连接芯片的逻辑单元以及IO引脚，其中，所述防倒灌电路分别与芯片内部供电电源、 IO引脚、驱动电路控制信号源相连，用于在与其相连的电路正常工作时导通芯片内部供电电源和与其相连的电路之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路。所述防倒灌电路包括：第一PMOS晶体管、第二PMOS晶体管，所述第一PMOS晶体管的源极与IO 引脚相连、栅极连接第一控制电压源、衬底连接第二控制电压源、漏极连接驱动电路控制信号源，所述第二PMOS晶体管的源极与芯片内部供电电源相连、衬底连接第二控制电压源、漏极与IO引脚相连、栅极连接驱动电路控制信号源。

优选的，所述第一控制电压源在与防倒灌电路相连的电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；所述第二控制电压源在与防倒灌电路相连的电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

在本发明的一些实施例中，所述防倒灌电路被配置在输入驱动电路中时，所述防倒灌电路与芯片内部供电电源、IO引脚、输入驱动电路的上拉控制信号源相连；其中，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接输入驱动电路的上拉控制信号源，所述第二PMOS晶体管的漏极与IO引脚之间串联有上拉电阻，所述输入驱动电路的输入端与 IO引脚相连。优选的，所述上拉电阻阻抗为30KΩ或4.7KΩ。

在本发明的一些实施例中，所述输入驱动电路的上拉控制信号源与防倒灌电路之间串联有上拉控制开关，其中，所述上拉控制开关为传输门，且左端为输入端或输出端或输出端、右端为输出端或输入端或输入端、上端为PMOS栅极、下端为NMOS栅极，该传输门的输入端连接输入电路上拉控制信号，传输门的上端连接第三控制电压源，下端连接芯片内部供电电源，传输门的输出端与所述防倒灌电路的第一PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连。

在本发明的一些实施例中，所述防倒灌电路被配置在输出驱动电路中时，所述防倒灌电路与芯片内部供电电源、IO引脚、输出驱动电路的输出控制信号源相连；其中，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接输出驱动电路的输出控制信号源，所述第二PMOS晶体管的漏极与IO引脚相连。优选的，所述第二PMOS晶体管的漏极与IO引脚之间串联有保护电阻。优选的，所述保护电阻的阻抗为700Ω。在本发明的一些实施例中，所述输出驱动电路的输出控制信号源与防倒灌电路之间配置有输出控制开关，所述输出控制开关为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，该传输门的输入端连接输出驱动电路的输出控制信号，传输门的上端连接第三控制电压源，下端连接芯片内部供电电源，传输门的输出端与所述防倒灌电路的第一PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连。

优选的，所述第三控制电压源在与防倒灌电路相连的电路(输入驱动电路和/或输出驱动电路)正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

根据本发明的第二方面，提供一种GPIO电路，用于连接芯片的逻辑单元以及IO引脚，所述GPIO电路上的输入驱动电路和/或输出驱动电路上配置有如本发明第一方面所述的防倒灌电路。

根据本发明的第三方面，提供一种电子芯片，所述芯片上配置有如本发明第二方面所述的GPIO电路。

根据本发明的第四方面，提供一种电子设备，包括：一个或多个处理器；所述处理器上包含多个如本发明第三方面所述的芯片，所有芯片通过 IO引脚并联于总线上。

与现有技术相比，本发明的防倒灌电路可以通过电压的控制，在不同情况下进行电路通断的控制，应用在GPIO电路输入驱动电路和/或输出驱动电路中实现防倒灌，在当前芯片断电时，确保其他芯片不会通过IO引脚给当前芯片供电，保证芯片功能的正常运行，不会出现功能紊乱。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为根据本发明实施例的现有技术下典型GPIO电路模块结构示意图；

图2为根据本发明实施例的现有技术下典型GPIO电路的fail-safe机制电路示意图；

图3为根据本发明实施例的防倒灌电路结构示意图；

图4为根据本发明实施例的配置有防倒灌电路的改进型GPIO电路结构示意图。

具体实施方式

为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

如背景技术介绍的，现有技术下的GPIO电路不能实现很好的防倒灌控制，基于此，本发明提出一种应用于GPIO电路的防倒灌电路，所述防倒灌电路，被配置在GPIO电路上的输入驱动电路和/或输出驱动电路中，用于对输入驱动模式和/输出驱动模式进行防倒灌控制，其中，所述防倒灌电路分别与芯片内部供电电源、IO引脚、驱动电路控制信号源(输入驱动电路控制信号源和/或输出驱动线路信号控制源)相连，用于在与其相连的电路正常工作时导通芯片内部供电电源和与其相连的电路之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路。根据本发明的一个实施例，如图3所示，所述防倒灌电路包括：第一PMOS 晶体管MP1、第二PMOS晶体管MP2，所述第一PMOS晶体管MP1的源极与IO引脚(用VPAD表示，由于芯片一般是通过IO引脚并联于总线上，IO 引脚对当前芯片的主要影响在于其他芯片可能会在当前芯片断电时通过 IO引脚给当前芯片供电，为了更好的直观描述，后续IO引脚用VPAD表示) 相连、栅极连接第一控制电压源(第一控制电压源输出电压为Vgb，用Vgb 表示第一控制电压源)、衬底连接第二控制电压源(第二控制电压源输出电压为Vpsb，用Vpsb表示第二控制电压源)、漏极连接驱动电路控制信号源，所述第二PMOS晶体管MP2的源极与芯片内部供电电源(用VDD表示) 相连、衬底连接Vpsb、漏极连接VPAD、栅极连接驱动电路控制信号源。其中，驱动电路控制信号源对应的是与防倒灌电路相连的驱动电路对应的控制信号，如果防倒灌电路连接输入驱动电路，驱动电路控制信号就是输入驱动电路相关控制信号，如果防倒灌电路连接输出驱动电路，则驱动电路控制信号就是输出驱动电路相关控制信号。根据本发明的一个实施例，所述第一控制电压源Vgb在与防倒灌电路相连的电路正常工作时输出与 VDD的输出电压相等的控制电压，在芯片断电时输出小于或等于VPAD*20％的控制电压；所述第二控制电压源Vpsb在与防倒灌电路相连的电路正常工作时输出与VDD的输出电压相等的控制电压，在芯片断电时输出与VPAD 相等的控制电压。其中，芯片正常工作时，Vgb＝Vpsb＝VDD，此时防倒灌电路的MP1关断、MP2导通，芯片断电(VDD＝0)时，fail-safe发生， Vpsb＝VPAD,Vgb＝0.2VPAD，防倒灌电路MP1导通、MP2关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。由此可见，在配置了防倒灌电路后，无论是输入驱动电路，还是输出驱动电路，均可在fail-safe 发生时，实现防倒灌保护。

为了更好的说明防倒灌电路在GPIO电路中的应用，本发明提供一种防倒灌电路在GPIO电路中的具体应用实施例。如图4所示，在GPIO电路的输入驱动电路和输出驱动电路中分别配置防倒灌电路，在VPAD与芯片内部接地端之间配置GGNMOS的ESD保护电路,其中，输入通路由VPAD到 DIN,输入驱动电路配置有上拉电阻RU和下拉电阻RD，输出通路由DO到VAPD,输出通路配置有下拉NMOS晶体管，防倒灌电路取代了传统GPIO电路中是输出驱动电路的上拉PMOS晶体管。

根据本发明的一个实施例，配置在输入驱动电路中的防倒灌电路与 VDD、VPAD、输入驱动电路的上拉控制信号源相连，此时，防倒灌电路的第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接输入驱动电路的上拉控制信号源，第二PMOS晶体管的漏极与VPAD之间串联上拉电阻 RU，所述输入驱动电路的输入控制开关的输入端与VPAD相连。优选的，所述上拉电阻RU阻抗为30KΩ或4.7KΩ,所述下拉电阻RD阻抗为30KΩ或4.7KΩ。优选的，输入驱动电路的上拉控制信号源与防倒灌电路之间串联有上拉控制开关，其中，所述上拉控制开关为传输门TU，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可进行双向传输，一端为输入端时另一端为输出端，该传输门TU的输入端连接输入电路上拉控制信号PU0(所谓上拉控制信号 PU0是指选择上拉模式的控制信号)，传输门的上端连接第三控制电压源 (用VGO表示)，下端连接VDD，传输门TU的输出端与防倒灌电路的第一 PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连。其中，第三控制电压源在与防倒灌电路相连的电输入驱动电路正常工作时输出零电压，在芯片断电时输出与VPAD相等的控制电压。在GPIO电路配置为上拉模式时， VGO＝0,传输门TU打开，芯片正常工作时，Vgb＝Vpsb＝VDD，此时防倒灌电路的MP1关断、MP2导通，芯片断电(VDD＝0)时，VGO＝VPAD,传输门TU关闭，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2VPAD，MP1导通，MP2关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。。

根据本发明的一个实施例为了更好的实现输入驱动控制，输入控制开关采用并联的施密特触发器和三态门反向器、反向器，并通过CS信号或 CSB信号选择通过施密特触发器或三态门反向器进行输入通路的应用传输，其中，所述施密特触发器的栅极和三态门反向器的栅极均与VPAD相连，所述施密特触发器的栅极和三态门反向器的栅极均与反向器的输入端相连，所述反向器的输出端与芯片逻辑单元相连。CS控制信号输入所述施密特出发器的栅极且用于控制选择所述施密特触发器进行输入通路的应用传输，CSB信号输入所述三态门反向器的栅极且用于控制选择所述三态门反向器进行输入通路的应用传输。

根据本发明的一个实施例，配置在输出驱动电路中的防倒灌电路连接在与典型GPIO电路中的上拉PMOS电路相对应的位置，输出驱动电路中的防倒灌电路与VDD、VPAD、输出驱动电路的输出控制信号源相连；其中，防倒灌电路的第一PMOS晶体管的漏极与第二PMOS晶体管的栅极均连接输出驱动电路的输出控制信号源，第二PMOS晶体管的漏极与VPAD相连。输出驱动电路的PMOS晶体管电阻在电压发生变化时变化非常大，本发明在防倒灌电路上配置保护电阻，以减小驱动能力PVT变化范围。根据本发明的一个实施例，所述第二PMOS晶体管的漏极与IO引脚之间串联有保护电阻RP。优选的，所述保护电阻RP的阻抗为700Ω。根据本发明的一个实施例，所述输出驱动电路的输出控制信号源与防倒灌电路之间配置有第一输出控制开关，所述第一输出控制开关为传输门T1，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可进行双向传输，一端为输入端时另一端为输出端，传输门T1 的输入端连接输出驱动电路的输出控制信号(所谓输出控制信号是基于输出驱动模式选择的输出控制信号，用于选择DO是经由防倒灌电路还是下拉NMOS晶体管电路输出)，传输门T1的上端连接第三控制电压源VGO，下端连接芯片内部供电电源，传输门T1的输出端与所述防倒灌电路的第一 PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连。其中，第三控制电压源在与防倒灌电路相连的电输入驱动电路正常工作时输出零电压，在芯片断电时输出与VPAD相等的控制电压。

根据本发明的一个实施例，为了更好的实现输出驱动控制，输出控制电路不再使用反向器，本发明在输出驱动电路中将防倒灌电路和下拉NMOS 晶体管电路(如图4所示的NMOS晶体管MN)分开控制，实现POD功能。其中，在防倒灌电路一侧，DO连接或非门HF、第一反向器F1、防倒灌电路，第一反向器F1的输出端与T1的输入端相连，T1的输出端与防倒灌电路的第一PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连；在下拉 NMOS晶体管MN一侧，DO连接与非门YF、第二反向器F2、下拉NMOS晶体管MN。根据本发明的一个实施例，所述第二反向器F2与MN之间还配置有第二输出控制开关，所述第二输出控制开关为传输门T2，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，传输门T2的上端连接芯片内部接地端Vss、下端连接VDD、输入端连接第二反向器F2的输出端、输出端连接NMOS晶体管的栅极。通过输出驱动模式选择的输出控制信号选择DO是经由防倒灌电路还是下拉NMOS晶体管电路输出。当GPIO电路配置为输出状态且DO经由防倒灌电路时,VGO＝0,传输门T1打开，芯片正常工作时，Vgb＝Vpsb＝VDD，此时防倒灌电路的MP1关断、MP2导通，芯片断电(VDD＝0)时，VGO＝VPAD，传输门 T1关闭，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2VPAD，MP1导通，MP2关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。

从上述实施例可以看出，本发明的防倒灌电路应用在GPIO电路的输入驱动电路和输出驱动电路中时，可以很好的实现fail-safe防倒灌。这样的电路应用在多芯片连接于同一总线的场景中时，在当前芯片断电时，确保其他芯片不会通过IO引脚给当前芯片供电，保证芯片功能的正常运行。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。本申请实施例中的方案可以采用各种计算机语言实现，例如，面向对象的程序设计语言Java和直译式脚本语言JavaScript等。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (12)

1.一种防倒灌电路，被配置在GPIO电路上的输入驱动电路和/或输出驱动电路中，所述GPIO电路用于连接芯片的逻辑单元以及IO引脚，其特征在于，

所述防倒灌电路分别与芯片内部供电电源、IO引脚、驱动电路控制信号源相连，用于在与其相连的电路正常工作时导通芯片内部供电电源和与其相连的电路之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；

其中，所述防倒灌电路包括：第一PMOS晶体管、第二PMOS晶体管，所述第一PMOS晶体管的源极与IO引脚相连、栅极连接第一控制电压源、衬底连接第二控制电压源、漏极连接驱动电路控制信号源，所述第二PMOS晶体管的源极与芯片内部供电电源相连、衬底连接第二控制电压源、漏极与IO引脚相连、栅极连接驱动电路控制信号源；

所述第一控制电压源在与防倒灌电路相连的电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20%的控制电压；

所述第二控制电压源在与防倒灌电路相连的电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

2.根据权利要求1所述的防倒灌电路，其特征在于，所述防倒灌电路被配置在输入驱动电路中且所述防倒灌电路与芯片内部供电电源、IO引脚、输入驱动电路的上拉控制信号源相连；其中，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接输入驱动电路的上拉控制信号源，所述第二PMOS晶体管的漏极与IO引脚之间串联有上拉电阻，所述输入驱动电路的输入端与IO引脚相连。

3.根据权利要求2所述的防倒灌电路，其特征在于，所述上拉电阻阻抗为30KΩ或4.7KΩ。

4.根据权利要求2或3所述的防倒灌电路，其特征在于，所述输入驱动电路的上拉控制信号源与防倒灌电路之间串联有上拉控制开关，其中，所述上拉控制开关为传输门，且左端为输入端或输出端或输出端、右端为输出端或输入端或输入端、上端为PMOS栅极、下端为NMOS栅极，该传输门的输入端连接输入电路上拉控制信号，传输门的上端连接第三控制电压源，下端连接芯片内部供电电源，传输门的输出端与所述防倒灌电路的第一PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连。

5.根据权利要求1所述的防倒灌电路，其特征在于，所述防倒灌电路被配置在输出驱动电路中且所述防倒灌电路与芯片内部供电电源、IO引脚、输出驱动电路的输出控制信号源相连；其中，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接输出驱动电路的输出控制信号源，所述第二PMOS晶体管的漏极与IO引脚相连。

6.根据权利要求5所述的防倒灌电路，其特征在于，所述第二PMOS晶体管的漏极与IO引脚之间串联有保护电阻。

7.根据权利要求6所述的防倒灌电路，其特征在于，所述保护电阻的阻抗为700Ω。

8.根据权利要求5-7任一所述的防倒灌电路，其特征在于，所述输出驱动电路的输出控制信号源与防倒灌电路之间配置有输出控制开关，所述输出控制开关为传输门，且左端为输入端或输出端或输出端、右端为输出端或输入端或输入端、上端为PMOS栅极、下端为NMOS栅极，该传输门的输入端连接输出驱动电路的输出控制信号，传输门的上端连接第三控制电压源，下端连接芯片内部供电电源，传输门的输出端与所述防倒灌电路的第一PMOS晶体管的漏极以及第二PMOS晶体管的栅极相连。

9.根据权利要求8所述的防倒灌电路，其特征在于，

所述第三控制电压源在与防倒灌电路相连的电路正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

10.一种GPIO电路，用于连接芯片的逻辑单元以及IO引脚，其特征在于，所述GPIO电路上的输入驱动电路和/或输出驱动电路上配置有如权利要求1-9任一所述的防倒灌电路。

11.一种电子芯片，其特征在于，所述芯片上配置有如权利要求10所述的GPIO电路。

12.一种电子设备，其特征在于，包括：

一个或多个处理器；

所述处理器上包含多个如权利要求11所述的芯片，所有芯片通过IO引脚并联于总线上。