CN112596570A - 输入/输出电路 - Google Patents

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CN112596570A CN202110232522.4A CN202110232522A CN112596570A CN 112596570 A CN112596570 A CN 112596570A CN 202110232522 A CN202110232522 A CN 202110232522A CN 112596570 A CN112596570 A CN 112596570A
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Abstract

本申请涉及一种集成电路领域，提供了一种输入/输出电路，该电路包括：输出级，输出级包括第一至第二PMOS晶体管和第一NMOS晶体管，第一PMOS晶体管的漏极连接电源端，第一PMOS晶体管的源极连接第二PMOS晶体管的源极，第一和第二PMOS晶体管的栅极相连，第二PMOS晶体管的漏极连接输入/输出引脚；第一NMOS晶体管的漏极连接输入/输出引脚，源极连接地端；第一二极管，第一二极管的正极连接地端，负极连接输入/输出引脚；第二二极管，第二二极管的正极连接输入/输出引脚；和稳压二极管，稳压二极管的正极连接地端，负极连接第二二极管的负极。本发明中实现5V容忍的输入/输出电路，防止了输入电压过高损坏器件，并避免输入信号对电源的影响。

Description

输入/输出电路
技术领域
本申请涉及一种集成电路领域，更涉及一种输入/输出电路。
背景技术
目前单片机工作时通常由3.3V电源供电，有时与单片机相连的外围设备工作时需要由5V电源供电，此时就要求用来连接单片机与外围设备的输入/输出（I/O）引脚为5V容忍引脚。即该引脚可以承受来自外围电路施加的5V电压，并且保持向单片机内部输入的电压不超过3.6V。
并且由于输出级电路中的上拉PMOS管存在寄生二极管，当PMOS管截止时，PAD电压过高时电流通过寄生二极管流向3.3V电源，也容易产生以上问题。
为了防止输入信号对电源产生影响，本发明提出一种新的5V容忍I/O电路设计的方法。
发明内容
本申请的目的在于提供一种输入/输出电路，提供5V电压容忍的输入/输出电路，避免输入信号对电源产生影响。
本申请公开了一种输入/输出电路，包括：
输出级，所述输出级包括第一至第二PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的漏极连接电源端，所述第一PMOS晶体管的源极连接所述第二PMOS晶体管的源极，所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极相连，所述第二PMOS晶体管的漏极连接输入/输出引脚；所述第一NMOS晶体管的漏极连接所述输入/输出引脚，源极连接地端，其中，所述第一PMOS晶体管包括由漏极指向源极的第一寄生二极管，所述第二PMOS晶体管包括由漏极指向源极的第二寄生二极管，所述第一寄生二极管与所述第二寄生二极管的极性相反；
第一二极管，所述第一二极管的正极连接地端，负极连接所述输入/输出引脚；
第二二极管，所述第二二极管的正极连接所述输入/输出引脚；以及
稳压二极管，所述稳压二极管的正极连接地端，负极连接所述第二二极管的负极。
在一个优选例中，还包括：输入级，所述输入级包括第三至第四PMOS晶体管和第二至第三NMOS晶体管，所述第三PMOS晶体管的栅极和所述第二NMOS晶体管的栅极均连接所述输入/输出引脚，所述第三和第四PMOS晶体管的源极连接电源端，所述第二和第三NMOS晶体管的源极连接地端，所述第三PMOS晶体管和所述第二NMOS晶体管的漏极相连，所述第四PMOS晶体管和所述第三NMOS晶体管的栅极均连接所述第三PMOS晶体管和第二NMOS晶体管的漏极，所述第四PMOS晶体管和所述第三NMOS晶体管的漏极相连。
在一个优选例中，所述第四PMOS晶体管和所述第三NMOS晶体管的漏极均连接施密特触发器和传输门，所述施密特触发器和所述传输门各自连接模拟/数字输入选择信号，并且，当所述模拟/数字输入选择信号使能所述施密特触发器时，所述施密特触发器输出数字信号，当所述模拟/数字输入选择信号使能所述传输门时，所述传输门输出模拟信号。
在一个优选例中，所述第一和所述第二PMOS晶体管的栅极连接第一与非门的输出端，所述第一NMOS晶体管的栅极连接第一与门的输出端；所述第一与非门和所述第一与门的两个输入端均各自连接多路选择器的输出端和输出使能信号，所述多路选择器连接通用模块输出和复用功能模块输出，所述第一与非门的另一输入端连接开漏输出使能信号，用于选择推挽输出模式或开漏输出模式。
在一个优选例中，还包括：第二与门、第三与门、第二与非门、第五PMOS晶体管、第四NMOS晶体管、上拉电阻和下拉电阻，其中：
所述第二与门的输入端连接所述输出使能信号和上拉输入和下拉输入使能信号，输出端连接所述第三与门的一个输入端和所述第二与非门的一个输入端，所述第三与门的另一个输入端和所述第二与非门的另一个输入端连接所述通用模块输出，所述第三与门的输出端连接所述第四NMOS晶体管的栅极，所述第二与非门的输出端连接所述第五PMOS晶体管的栅极，所述第五PMOS晶体管的源极连接电源端，所述第四NMOS晶体管的源极连接地端，所述第五PMOS晶体管的漏极连接所述上拉电阻的一端，所述第四NMOS晶体管的漏极连接所述下拉电阻的一端，所述上拉电阻和所述下拉电阻的另一端均连接所述输入/输出引脚。
在一个优选例中，所述第一二极管的阈值电压为0.3V。
在一个优选例中，所述第二二极管的阈值电压为0.3V。
在一个优选例中，所述稳压二极管的反向击穿电压为3.3V。
在一个优选例中，所述第一寄生二极管的正极连接所述电源端，负极连接所述第二PMOS晶体管的源极。
在一个优选例中，所述第二寄生二极管的正极连接所述输入/输出引脚，负极连接所述第一PMOS晶体管的源极。
相对于现有技术，本申请至少具有以下有益效果：
本发明中将输入/输出引脚的电压稳定在-0.3V到3.6V之间，防止了输入电压过高损坏器件，并且通过添加PMOS晶体管利用其寄生二极管防止电流倒灌，同时通过稳压二极管使过多电流流向地端，避免输入信号对电源的影响。
本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合（即技术方案）的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均应该视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
图1为本申请一实施例中输入/输出电路的示意图。
图2为本申请一实施例中输入/输出电路的应用电路的示意图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
本申请公开了一种输入/输出电路，图1是一个实施例中输入/输出电路的示意图，该电路包括输出级110、第一二极管D1、第二二极管D2和稳压二极管D3，所述输出级110包括第一PMOS晶体管Q3、第二PMOS晶体管Q2和第一NMOS晶体管Q1，所述第一PMOS晶体管Q3的漏极连接电源端VDD，所述第一PMOS晶体管Q3的源极连接所述第二PMOS晶体管Q2的源极，所述第一PMOS晶体管Q3和第二PMOS晶体管Q2的栅极相连，所述第二PMOS晶体管Q2的漏极连接输入/输出引脚PAD，所述第一NMOS晶体管Q1的漏极连接所述输入/输出引脚PAD，源极连接地端VSS。所述第一二极管D1的正极连接地端VSS，负极连接所述输入/输出引脚PAD。所述第二二极管D2的正极连接所述输入/输出引脚PAD。所述稳压二极管D3的正极连接地端VSS，负极连接所述第二二极管D2的负极。
在一个实施例中，所述第一PMOS晶体管Q3包括由漏极指向源极的第一寄生二极管，所述第一寄生二极管的正极连接所述电源端VDD，负极连接所述第二PMOS晶体管Q2的源极。所述第二PMOS晶体管Q2包括由漏极指向源极的第二寄生二极管，所述第二寄生二极管的正极连接所述输入/输出引脚PAD，负极连接所述第一PMOS晶体管Q3的源极。所述第一寄生二极管与所述第二寄生二极管的连接方向相反，即两者极性相反。
在一个实施例中，所述第一二极管D1的阈值电压为0.3V。
在一个实施例中，所述第二二极管D2的阈值电压为0.3V。
在一个实施例中，所述稳压二极管D3的反向击穿电压为3.3V。在一个实施例中，该输入/输出电路还包括输入级120，所述输入级120包括第三PMOS晶体管Q4、第四PMOS晶体管Q6、第二NMOS晶体管Q5和第三NMOS晶体管Q7，所述第三PMOS晶体管Q4的栅极和所述第二NMOS晶体管Q5的栅极均连接所述输入/输出引脚PAD，所述第三PMOS晶体管Q4和所述第四PMOS晶体管Q6的源极均连接电源端VDD，所述第二NMOS晶体管Q5和第三NMOS晶体管Q7的源极均连接地端VSS，所述第三PMOS晶体管Q4和所述第二NMOS晶体管Q5的漏极相连。所述第四PMOS晶体管Q6的栅极和所述第三NMOS晶体管Q7的栅极均连接所述第三PMOS晶体管Q4的漏极和所述第二NMOS晶体管Q5的漏极，所述第四PMOS晶体管Q6和所述第三NMOS晶体管Q7的漏极相连。
为了能够更好地理解本申请的技术方案，下面结合一个具体的例子来进行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。
如图1所示，两个二极管D1和D2的正向导通压降都为0.3V，当二极管的正极电压比负极电压高，且正负极电压差大于0.3V时，二极管导通，否则二极管截止。二极管D1的正极和地端相连，负极和引脚PAD相连，二极管D2的正极和引脚PAD相连，负极和电源端VDD相连。当外围电路向引脚PAD施加的电压为5V时，由于电源端VDD的电压是3.3V，所以二极管D2导通，二极管D1截止。二极管D2导通，即电源端VDD和引脚PAD之间的电路导通，因为电源端VDD的电压是电源电压3.3V，所以引脚PAD的电压降低，一直降到3.6V（电源电压的3.3V加上二极管D2的正向导通压降0.3V），正好达到了单片机内部能正常工作的电压。但是用这个方式来限制由引脚PAD向单片机内部输入的电压的幅度，实际上是把过多的电流流向了3.3V的电源端VDD，如果电源端VDD的阻抗太低，则可能致使电源端VDD电压上升。即使电源端VDD有很好的阻抗，这种方法也会使输入信号向电源端VDD施加噪声。
为了解决上述问题，在输入/输出电路中添加一个如图1中所示的稳压二极管（齐纳二极管）D3，D3的正极和电源端VSS相连，负极和二极管D2的负极相连。选取二极管D3的反向击穿电压为3.3V，即当二极管D3的负极电压比正极电压高3.3V以上时，D3被反向击穿导通，导通之后D3两端的电压差稳定在3.3V，在工作范围内，即使电流增大，其两端电压也不会产生变化。
当外围电路向引脚PAD施加的电压为５V时，二极管Ｄ1截止，二极管D2导通，并且引脚PAD的电压经过二极管D2产生一个0.3V的压降之后，电压为4.3V，大于稳压二极管D3的反向击穿电压3.3V。此时二极管D3被反向击穿，其两端电压差保持在3.3V，由于二极管D3正极与地相连，所以D3负极电压稳定在3.3V，考虑到二极管D2的压降，引脚PAD的电压被拉低到3.6V。该过程实际上是把过多的电流流向了地，所以不会对电源端VDD产生影响。
继续参考图１所示，第二PMOS晶体管Q2的源极连接到VDD，漏极连接到Q1的漏极和引脚PAD，PMOS由于本身工艺的原因，内部存在一个由漏极指向源极的寄生二极管。当PMOS截止时，即漏极和源极之间是断开的状态，但是因为这个寄生二极管的存在，如果漏极的电压比源极的电压高，且两端电压差高过了该寄生二极管的阈值电压，那么这个寄生二极管就会导通，使得PMOS的漏极和源极之间有了另外一条通路，不能完全关断。当外围电路向引脚PAD施加的电压为5V时，如果第二PMOS晶体管Q2是截止的状态，由于电源端VDD的电压为3.3V，第二PMOS晶体管Q2的漏极电压比源极电压高，寄生二极管导通，存在了一条由引脚PAD向电源端VDD的通路，引脚PAD中过量的电流流向了电源端VDD，对电源端VDD产生影响。
为了解决上述问题，在电源端VDD与第二PMOS晶体管Q2之间添加一个第一PMOS晶体管Q3，且第一PMOS晶体管Q3的栅极和第二PMOS晶体管Q2的栅极相连，两个PMOS导通时一起导通，截止时一起截止，不会影响作为输出级中上拉管的功能。并且，第一PMOS晶体管Q3和第二PMOS晶体管Q2的连接方向相反，第一PMOS晶体管Q3的源极和第二PMOS晶体管Q2的源极相连，第一PMOS晶体管Q3的漏极和电源端VDD相连，所以第一PMOS晶体管Q3的寄生二极管方向和第二PMOS晶体管Q2的寄生二极管极性相反，这样在第二PMOS晶体管Q2和第一PMOS晶体管Q3截止时，即使引脚PAD的电压高过电源端VDD的电压，第二PMOS晶体管Q2的寄生二极管导通，第一PMOS晶体管Q3的寄生二极管仍然关闭，因此，引脚PAD和电源端VDD之间不会产生通路，从而引脚PAD不会向电源端漏电，保证了电源端VDD不受受引脚PAD影响。
本实施例中的输入/输出引脚上施加不同的电压，不会对电源端产生影响。具体的：
当施加在引脚PAD的电压低于-0.3V时，此时二极管D1的正极电压高于负极电压，二极管D1导通，二极管D2和稳压二极管D3截止，引脚PAD的电压被钳位到-0.3V。
当施加在引脚PAD的电压在-0.3V到3.6V之间时，此时二极管D1截止，稳压二极管D3截止。当二极管D2截止时，引脚PAD的电压为所施加的电压，当二极管D2导通时，引脚PAD的电压为所施加的电压减去二极管D2的压降。
当施加在引脚PAD的电压高于3.6V时，此时二极管D1截止，二极管D2导通，由于引脚PAD的电压经过二极管D2产生0.3V的压降之后仍然高于稳压二极管D3的反向击穿电压，稳压二极管D3被反向击穿，随着电流增大，其两端电压差稳定在3.3V，引脚PAD电压被钳位到3.6V，过量电流通过稳压二极管D3流向地。
图2是应用本发明中输入/输出电路的设备的电路图。本实施例中，输出级的所述第一PMOS晶体管Q3和第二PMOS晶体管Q2的栅极连接第一与非门U1的输出端，第一NMOS晶体管Q1的栅极连接第一与门U2的输出端。所述第四PMOS晶体管Q6和所述第三NMOS晶体管Q7的漏极（输入级120的输出端）连接施密特触发器T1和传输门T2。所述施密特触发器T1和所述传输门T2均连接模拟/数字输入选择信号8，并且，当所述模拟/数字输入选择信号8使能所述施密特触发器T1时，所述施密特触发器T1输出数字信号7，当所述模拟/数字输入选择信号8使能所述传输门T2时，所述传输门T2输出模拟信号9。
在一个实施例中，所述第一与非门U1的两个输入端分别连接多路选择器MUX的输出端和输出使能信号6，所述第一与门U2的两个输入端分别连接多路选择器MUX的输出端和输出使能信号6，所述多路选择器MUX连接通用模块输出3和复用功能模块输出4，并且连接输出模式选择信号5，用于选择通用模式输出或复用模式输出，所述第一与非门U1的另一输入端连接开漏输出使能信号2，用于选择推挽（push-pull）输出模式或开漏（open-drain）输出模式。
在一个实施例中，该输入/输出电路还包括：第二与门U3、第三与门U4、第二与非门U5、第五PMOS晶体管、第四NMOS晶体管Q９、上拉电阻R1和下拉电阻R2。所述第二与门U3的输入端连接所述输出使能信号6和上拉输入和下拉输入使能信号1，输出端连接所述第三与门U4的一个输入端和所述第二与非门U5的一个输入端，所述第三与门U4的另一个输入端连接所述通用模块输出3，所述第二与非门U5的另一个输入端连接所述通用模块输出3，所述第三与门U4的输出端连接所述第四NMOS晶体管Q9的栅极，所述第二与非门U5的输出端连接所述第五PMOS晶体管Q8的栅极，所述第五PMOS晶体管Q8的源极连接电源端VDD，所述第四NMOS晶体管Q9的源极连接地端VSS，所述第五PMOS晶体管Q8的漏极连接上拉电阻R1，所述第四NMOS晶体管Q9的漏极连接下拉电阻R2，上拉电阻R1和下拉电阻R2均连接所述输入/输出引脚PAD。
图2中的各个信号的说明如下：
1：上拉输入和下拉输入使能信号，如果有效，则可以选择上拉输入或者下拉输入，如果无效，则为浮空输入
2：开漏输出使能信号，用来选择是推挽输出还是开漏输出
3：通用模块信号，表示来自通用模块的数据
4：复用模块信号，表示来自复用功能模块的数据
5：输出模式选择信号，用于选择输出模式为通用输出还是复用功能输出
6：输出使能信号，用来选择是输出模式还是输入模式
7：输入数字信号，表示输入至片上外设（通用模块或复用功能模块）的数字信号
8：模拟输入模式选择信号，用来选择是否为模拟输入模式
9：输入模拟信号，表示输入至片上外设的模拟信号
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
在本说明书提及的所有文献都被认为是整体性地包括在本说明书的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (10)

1.一种输入/输出电路，其特征在于，包括：
输出级，所述输出级包括第一至第二PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的漏极连接电源端，所述第一PMOS晶体管的源极连接所述第二PMOS晶体管的源极，所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极相连，所述第二PMOS晶体管的漏极连接输入/输出引脚；所述第一NMOS晶体管的漏极连接所述输入/输出引脚，源极连接地端，其中，所述第一PMOS晶体管包括由漏极指向源极的第一寄生二极管，所述第二PMOS晶体管包括由漏极指向源极的第二寄生二极管，所述第一寄生二极管与所述第二寄生二极管的极性相反；
第一二极管，所述第一二极管的正极连接地端，负极连接所述输入/输出引脚；
第二二极管，所述第二二极管的正极连接所述输入/输出引脚；以及
稳压二极管，所述稳压二极管的正极连接地端，负极连接所述第二二极管的负极。
2.根据权利要求1所述的输入/输出电路，其特征在于，还包括：输入级，所述输入级包括第三至第四PMOS晶体管和第二至第三NMOS晶体管，所述第三PMOS晶体管的栅极和所述第二NMOS晶体管的栅极均连接所述输入/输出引脚，所述第三和第四PMOS晶体管的源极连接电源端，所述第二和第三NMOS晶体管的源极连接地端，所述第三PMOS晶体管和所述第二NMOS晶体管的漏极相连，所述第四PMOS晶体管和所述第三NMOS晶体管的栅极均连接所述第三PMOS晶体管和第二NMOS晶体管的漏极，所述第四PMOS晶体管和所述第三NMOS晶体管的漏极相连。
3.根据权利要求2所述的输入/输出电路，其特征在于，所述第四PMOS晶体管和所述第三NMOS晶体管的漏极均连接施密特触发器和传输门，所述施密特触发器和所述传输门各自连接模拟/数字输入选择信号，并且，当所述模拟/数字输入选择信号使能所述施密特触发器时，所述施密特触发器输出数字信号，当所述模拟/数字输入选择信号使能所述传输门时，所述传输门输出模拟信号。
4.根据权利要求1所述的输入/输出电路，其特征在于，所述第一和所述第二PMOS晶体管的栅极连接第一与非门的输出端，所述第一NMOS晶体管的栅极连接第一与门的输出端；所述第一与非门和所述第一与门的两个输入端均各自连接多路选择器的输出端和输出使能信号，所述多路选择器连接通用模块输出和复用功能模块输出，所述第一与非门的另一输入端连接开漏输出使能信号，用于选择推挽输出模式或开漏输出模式。
5.根据权利要求4所述的输入/输出电路，其特征在于，还包括：第二与门、第三与门、第二与非门、第五PMOS晶体管、第四NMOS晶体管、上拉电阻和下拉电阻，其中：
所述第二与门的输入端连接所述输出使能信号和上拉输入和下拉输入使能信号，输出端连接所述第三与门的一个输入端和所述第二与非门的一个输入端，所述第三与门的另一个输入端和所述第二与非门的另一个输入端连接所述通用模块输出，所述第三与门的输出端连接所述第四NMOS晶体管的栅极，所述第二与非门的输出端连接所述第五PMOS晶体管的栅极，所述第五PMOS晶体管的源极连接电源端，所述第四NMOS晶体管的源极连接地端，所述第五PMOS晶体管的漏极连接所述上拉电阻的一端，所述第四NMOS晶体管的漏极连接所述下拉电阻的一端，所述上拉电阻和所述下拉电阻的另一端均连接所述输入/输出引脚。
6.根据权利要求1所述的输入/输出电路，其特征在于，所述第一二极管的阈值电压为0.3V。
7.根据权利要求1所述的输入/输出电路，其特征在于，所述第二二极管的阈值电压为0.3V。
8.根据权利要求1所述的输入/输出电路，其特征在于，所述稳压二极管的反向击穿电压为3.3V。
9.根据权利要求1所述的输入/输出电路，其特征在于，所述第一寄生二极管的正极连接所述电源端，负极连接所述第二PMOS晶体管的源极。
10.根据权利要求1所述的输入/输出电路，其特征在于，所述第二寄生二极管的正极连接所述输入/输出引脚，负极连接所述第一PMOS晶体管的源极。
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