KR101959838B1

KR101959838B1 - 전압 레벨 쉬프터 및 이를 구현하는 시스템

Info

Publication number: KR101959838B1
Application number: KR1020140022777A
Authority: KR
Inventors: 손진승; 프래션트 켄캐어
Original assignee: 삼성전자주식회사
Priority date: 2013-05-17
Filing date: 2014-02-26
Publication date: 2019-03-19
Also published as: CN104168012B; KR20140135597A; US20140340119A1; US9337840B2; CN104168012A

Abstract

본 명세서에 개시된 발명의 사상에 따라, 레벨 쉬프터는 제 1 전압 영역에 있는 입력 노드, 및 상기 제 1 전압 영역보다 높은 제 2 전압 영역에 있는 출력 노드를 포함할 수 있다. 상기 입력 노드는 상기 제 1 저전압 영역에서 입력 신호를 수신하고, 상기 출력 노드는 상기 제 2 고전압 영역에서 상기 입력 신호의 표시를 출력하도록 구성된다. 저전압 제어 회로는 상기 제 1 영역과 상기 제 2 영역 사이의 경계에 위치하는 경계 노드로의 저전압 레벨 공급을 제어할 수 있다. 또한, 고전압 제어 회로는 상기 경계 노드로의 고전압 레벨 공급을 제어하도록 제공될 수 있다. 상기 고전압 제어 회로가 상기 고전압 레벨을 상기 경계 노드로 공급할 때, 상기 저전압 제어 회로는 상기 경계 노드로의 상기 저전압 공급을 차단할 수 있다. 예를 들어, 상기 고전압 제어 회로는 상기 고전압 공급으로의 연결을 인에이블시키거나 디스에이블시킬 수 있는 로직 회로를 포함할 수 있다. 그리고, 상기 고전압 제어 회로는 상기 출력 노드와 상기 경계 노드 사이에 연결된 부스트 커패시터를 포함할 수 있다.

Description

전압 레벨 쉬프터 및 이를 구현하는 시스템{VOLTAGE LEVEL SHIFTER AND SYSTEMS IMPLEMENTING THE SAME}

본 발명은 전압 스케일링 기술, 좀 더 구체적으로는 전압 레벨 쉬프터 및 전압 레벨 쉬프터를 구현하는 시스템에 관한 것이다.

전자 시스템을 위한 가장 효율적인 저전력 기술은 공급 전압 스케일링 (supply voltage scaling)이다. 그러나, 시스템-온-칩 (System on Chip; SOC)/CPU (Central Processing Unit) 공급 전압 스케일링은 스태틱 랜덤 억세스 메모리 (Static Random Access Memory; SRAM) 장치에서의 최소 전압 요구(즉, SRAM Vmin)에 의한 어떤 설계에서는 제한될 수 있다. 이것은 특히 고-집적 SRAM 비트 셀을 보유하는 경우일 수 있다. SRAM Vmin 제한을 극복하고 저전력 장치를 생산하기 위해, 우선 그것 안에 조건부로 저전압 영역(VDD1 또는 VDDL (로직 VDD))이 로직 회로를 위해 사용되고, 두 번째로 고전압 영역(VDD2 또는 VDDS (SRAM VDD))이 SRAM 셀을 위해 사용되는, 저전압 영역 이중 공급 디자인(dual-supply design; DSD) 기술이 구현되어 왔다. DSD 기술은 저전압 영역으로부터 고전압 영역으로의 전이(즉, 레벨 쉬프팅)를 필요로 할 수 있다. 반면에, (고전압 영역으로부터 저전압 영역으로인) 다른 방향으로의 전이는 명백하게 레벨 쉬프터 회로 없이 발생할 수 있다.

저전압 로직 섹션(section)으로부터 고전압 SRAM 매크로(macro)로 전이시키는 방법은, SRAM 입력 경계에서 전압 레벨 쉬프터를 회로로 삽입하는 것이다. 불행하게도, 이 방법은 두 가지 기본적인 단점들이 있다. 첫 번째로, 전압 레벨 쉬프터의 삽입은 저전압 영역으로부터 고전압 영역으로의 신호 전이를 위한 신호 딜레이(delay)를 증가시킬 수 있다. 두 번째로, 저전압 영역보다 고전압 영역에 배치된 SRAM 주변 회로에 요구되는 전력이 증가할 수 있다.

다른 접근으로써, 도 1a에 도시된 것이 있다. DSD 기술은 저전압 영역(VDD1)과 고전압 영역(VDD2) 사이에서 전이시키기 위한 간단한 인버터 레벨 쉬프터(inverter level shifter)를 사용할 수 있다. 이 방법에서는, 비트 라인들 뿐만 아니라 대부분의 주변 회로들은 전력 감소를 위해 저전압(VDD1) 영역에 배치될 수 있다. 도 2는 도 1a의 인버터들을 통과하는 다양한 신호들을 보여주는 도면이다. 도 2에 도시된 바와 같이, 인버터 레벨 쉬프터는 신호를 저전압(VDD1) 레벨로부터 고전압(VDD2) 레벨로 전이시킬 수 있다. 그러나, 불행하게도 이 기술에서는, 로직 VDD 스케일링의 총계가 누설 전류와 관련된 문제로 인하여 제한될 수 있다.

도 1b를 참조하여 좀 더 자세하게 설명하면, 저전압(VDDL) 레벨은 일반적으로 고전압(VDDH) 레벨 밑의 200mV 부근으로 제한될 수 있다. 그렇지 않으면, 저전압(VDDL) 영역으로부터의 입력 전압(V_OH)이 높으나 여전히 고전압(VDDH) 레벨(즉, PMOS 트랜지스터(12)를 완전하게 턴-오프 시키기에 충분하지 않은)보다 작을 때, 전압 영역 경계에 배치된 PMOS 트랜지스터(12)가 약하게 턴-온(turn-on) 될 수 있기 때문에, 누설 전류가 의도하지 않게 증가할 수 있다. 달리 말하면, 두 영역들(VDDH 및 VDDL)의 전압 차이가 너무 크면, 두 전압 영역들 사이의 경계에 배치된 인버터(i3)의 PMOS 트랜지스터(12)는 완전하게 차단(shut-off) 되지 않을 것이고, 누설 전류(I_Leak)는 트랜지스터(12)를 통하여 흐를 수 있다. 이러한 전력 손실은 DSD 회로의 전력 절약을 극적으로 감소시킬 수 있다. 따라서, 이러한 문제점들을 극복할 수 있는 전압 레벨 쉬프터를 구비하는 것이 바람직하다.

본 발명의 사상이 결합된 실시 예들은 다양한 시스템 및 장치들에서 사용될 수 있는 단순하고 효율적인 전압 레벨 쉬프터를 제공할 수 있다.

본 발명의 실시 예에 따르면, 저전압 영역과 고전압 영역 사이에서 신호를 전이시키기 위한 전압 레벨 쉬프터는 저전압 영역에서 입력 신호를 수신하는 입력부, 및 고전압 영역에서 입력 신호의 고전압 표시를 출력하는 출력부를 포함할 수 있다. 고-레벨의 입력 신호에 응답하여 저-레벨 및 고-레벨의 전압 영역들 사이에 있는 경계 노드로 선택적으로 바람직한 저전압 공급을 위해 저전압 제어 회로가 포함될 수 있다. 고전압 제어 회로 역시 고-레벨의 입력 신호에 응답하여 경계 노드로 고-레벨의 전압을 선택적으로 제공하도록 제공될 수 있다.

한 실시 예로써, 고전압 제어 회로는 저-레벨 입력 신호에 응답하여 경계 노드로의 고-레벨 전압 공급을 차단 시키고, 고-레벨 입력 신호에 응답하여 고-레벨 전압 공급을 턴-온 시키도록 구성된 로직 회로 및 게이트들을 포함할 수 있다. 좀 더 자세히 설명하면, 로직 회로 및 게이트들은 NAND 게이트 및 두 개의 PMOS 트랜지스터들을 포함할 수 있다. 물론, 동일한 혹은 동등한 작용을 수행할 수 있는 다른 로직 회로, 및/또는 하나 또는 그 이상의 게이트들이 포함될 수 있다.

다른 실시 예로서, 고전압 제어 회로는 고-레벨 입력 신호에 응답하여 경계 노드에서의 전압 레벨을 고-레벨 전압으로 부스팅(boost) 시키도록 구성된 부스트 커패시터를 포함할 수 있다. 이 실시 예는 펄스 신호들과 같은 상대적으로 짧은 지속시간을 갖는 고-레벨 입력 신호들이 적용되는 어플리케이션에서 특히 유용할 수 있다. 너무 긴 지속 시간을 갖는 고-레벨 신호들은 경계 노드로 고-레벨 전압을 공급하는 커패시터의 기능을 떨어뜨릴 수 있다. 고-레벨 입력 신호에 응답하여 경계 노드에서 전압 레벨을 일시적으로 부스팅시키기 위한 다른 메커니즘 역시 가능하고, 이는 본 발명의 사상의 범위 내에서 고려되어야 한다.

본 발명의 실시 예에 따르면, 전압 레벨 쉬프터의 전압 레벨을 감소시켜 전력 소모를 줄일 수 있다.

본 발명의 사상이 첨부된 도면을 참조하여 상세하게 설명될 것이다.
도 1a은 일반적인 인버터-기반의 전압 레벨 쉬프터를 보여주는 회로도이다.
도 1b는 일반적인 기술과 관련된 누설 전류 문제를 보여주는 도 1a의 인버터-기반의 전압 레벨 쉬프터의 일부분을 보여주는 회로도이다.
도 2는 도 1a의 인버터-기반의 전압 레벨 쉬프터에서 다양한 노드들을 통과하는 신호들을 보여주는 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 전압 레벨 쉬프터를 보여주는 회로도이다.
도 4는 도 3의 전압 레벨 쉬프터의 다양한 노드들을 통과하는 신호들을 보여주는 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 전압 레벨 쉬프터를 보여주는 회로도이다.
도 6은 도 5의 전압 레벨 쉬프터의 다양한 노드들을 통과하는 신호들을 보여주는 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 하나 또는 그 이상의 전압 레벨 쉬프터들을 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 하나 또는 그 이상의 전압 레벨 쉬프터들을 포함하는 메모리 카드를 보여주는 블록도이다.
도 1b는 본 발명의 실시 예에 따른 하나 또는 그 이상의 전압 레벨 쉬프터들을 포함하는 정보 처리 시스템을 보여주는 블록도이다.

본 발명이 본 발명의 사상이 결합된 예시적인 실시 예를 보여주는 도면들을 참조하여 자세하게 설명될 것이다. 그러나, 본 발명의 사상은 본 명세서에서 설명된 실시 예들에 한정되는 것은 아니고, 다양한 형태로 구현될 수 있다. 따라서, 설명된 실시 예들은 단지 발명의 사상을 개시하는데 제공되고, 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자가 이를 이해하는데 도움을 주기 위해 제공된다. 나아가, 본 발명의 실시 예들은 도면에 도시된 특정한 예들에 한정되지 않고, 그것의 특징들은 어쩔 수 없이 축적에 맞지 않는다.

특정한 실시 예를 설명하기 위해 본 명세서에서 사용되는 용어는 본 발명의 사상을 제한하도록 의도되는 것은 아니다. 여기서 사용되는 용어, 특히, "a", "an", 및 "the"라는 용어는, 명백하게 다른 것을 지칭하는 것이 아닌 한, 다양한 형태를 포함하도록 의도된 것이다. 여기서 사용되는 "그리고(및)/또는" 이라는 용어는 관련된 열거된 요소들 중 하나, 어떠한 조합, 또는 모든 조합을 포함할 수 있다. 어떤 요소가 다른 요소에 "연결되다" 또는 "결합하다" 라고 언급되는 경우, 이는 요소들이 직접 연결되거나, 또 다른 요소가 요소들 사이에 삽입되어 연결되는 것을 의미하는 것으로 이해되어야 한다.

"구성하다", "구성하는", "포함하다", 그리고(및)/또는 "포함하는" 이라는 용어가 본 명세서에서 사용되는 경우, 이는 설명된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 구성요소들을 명시하는 것이다. 그러나, 추가적인 하나 또는 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성요소들 및/또는 그것들의 그룹의 존재를 배제하는 것은 아니다. 그리고, 제 1, 제 2, 제 3, 등의 용어가 본 명세서에서 다양한 요소들을 설명하기 위해 사용되었다 하더라도, 그 요소들은 이 용어들에 한정되는 것은 아니다. 차라리, 이 용어들은 단지 하나의 요소를 다른 요소와 구분하기 위해 사용되는 것이다. 따라서, 어떤 실시 예에서의 제 1 요소라 함은, 본 발명의 사상의 범위를 벗어나지 않는 범위에서, 다른 실시 예에서 제 2 요소, 제 3 요소 등으로 (또는 반대로) 할 수 있다. 본 명세서에서 설명되는 실시 예들은 그들의 상보적인 구성요소들(complementary counterparts)을 포함할 수 있다. 동일한 구성 요소들은 상세한 설명을 통하여 동일한 참조 번호를 이용하여 인용될 것이다.

도 1a 및 도 1b는 일반적인 단순한 인버터 전압 레벨 쉬프터(inverter voltage level-shifter)를 보여주는 회로도이다. 도 2는 도 1a의 인버터-기반의 전압 레벨 쉬프터에서 다양한 노드들에서의 신호 타이밍을 보여주는 타이밍도이다. 도 1a, 1b, 및 2를 참조하여, 단순한 인버터 전압 레벨-쉬프터에서, 전압 영역은 경계 노드(ind)의 맞은편에 있는 인버터들(i2 및 i3) 사이에 배치되는 레벨 쉬프터 회로 없이 VDD1으로부터 VDD2까지 변할 수 있다.

비록 이 회로 설계가 면적 및 설계의 단순함과 관련하여 이점을 제공한다 하더라도, 두 전압 레벨들 사이의 경계에 있는 인버터(i3)의 PMOS 트랜지스터(12)는, 경계 노드(ind)가 하이(high; H) 논리 상태일 때, 완전하게 턴-오프 되지 않을 수 있다. 이는 VDD1(또는 VDD2) 및 VDD2(또는 VDD1) 사이의 전압 레벨 차이 때문이다. 달리 말하면, 경계 노드(ind)에 있는 인버터(i3)의 PMOS 트랜지스터(12)는, 경계 노드(ind)에서의 신호가 논리-하이 상태(H)일 때, 서서히 턴-온 될 수 있다. 이는, 드레인(16)은 고 전압(VDDH 또는 VDD2) 레벨인데 반해, PMOS 의 게이트(14)가 저전압(VDDL 또는 VDD1) 레벨에 있기 때문이다.

따라서, 경계 노드(ind)가 고-레벨 입력 신호로 인하여 H 상태에 있을 때, 경계 노드에 있는 인버터(i3)의 PMOS(12)는 완전하게 턴-오프 되지 않기 때문에, 저전압(VDD1) 레벨을 낮추는 것은 PMOS(12)를 통과하는 누설 전류를 증가시킬 수 있고, 따라서 준-안정 이슈(meta-stability issue)를 야기할 수 있다. 복수의 전원 영역을 갖는 저전력 설계에서, 이는 일반적인 기술에 따른 단순한 인버터 전압 레벨 쉬프터를 사용할 때 저전압(VDD1) 레벨을 낮추는 능력과 관련하여 상당한 제약이다.

도 3은 본 발명의 실시 예에 따른 전압 레벨 쉬프터를 보여주는 회로도이고, 도 4는 도 3에 도시된 전압 레벨 쉬프터의 다양한 노드들을 통과하는 신호들을 보여주는 흐름도이다.

도 3 및 4를 참조하여, 입력 신호(IN)가 하이-로직 상태(H)로 전이되고, 저전압 영역(VDD1)과 고전압 영역(VDD2)이 만나는 경계 노드(ind)는, 제 1 인버터(i1)로부터의 신호에 의해 저전압(VDD1) 레벨로 초기에 풀-업(pull-up) 될 수 있다. 약간의 딜레이 (예를 들어, 약간의 게이트들) 후에, 경계 노드(ind)에서의 전압 레벨은 저전압 제어 회로에 있는 제 1 트랜지스터(ip1)를 턴-오프 시킴으로써, 그리고 고전압 제어 회로에 있는 제 2 및 제 2 트랜지스터들(ip2 및 ip3)을 턴 온 시킴으로써 고전압(VDD2) 레벨로 풀-업 될 수 있다.

좀 더 자세하게 설명하면, 예를 들어, 저전압 제어 회로는 입력으로써 경계 노드(ind)로부터 입력 신호(IN) 및 반전된 신호를 수신하는 NAND 게이트를 포함할 수 있다. 그리고, NAND 게이트(i6)의 출력은 제 1 트랜지스터(ip1)의 게이트로 연결될 수 있다. 이러한 방법에서, 제 1 트랜지스터(ip1)는 경계 노드(ind)의 입력 신호(IN)와 반전된 신호에 대해 낸드-게이트(NAND-gate) 연산을 실행함으로써 턴-오프 될 수 있다. 제 1 트랜지스터(ip1)의 소스는 저전압(VDD1) 공급으로 연결될 수 있고, 드레인은 경계 노드(ind)로 연결될 수 있다.

예를 들어, 고전압 제어 회로는 NAND 게이트(i7) 및 두 개의 트랜지스터들(ip2 및 ip3)을 포함할 수 있다. 제 2 트랜지스터(ip2)는 경계 노드 인버터(i3)의 출력에 연결되어 인버터(i3)(예를 들어, 경계 노드(ind)가 하이(H) 상태일 때 접지로 디스차지되는)로부터의 저-레벨(L) 출력 신호(ind_b)에 의해 턴-온 될 수 있다. NAND 게이트(i7)는 경계 노드에서 입력으로써 입력 신호(IN) 및 신호(ind)를 수신할 수 있다. 제 3 트랜지스터(ip3)는 NAND 게이트(i7)로부터 출력 신호를 수신하기 위해 연결된 그것의 게이트를 가질 수 있는데, 그 결과 제 3 트랜지스터(ip3)는 입력 신호(IN) 및 경계 노드 신호(ind)에 대해 낸드 게이트(NAND gate) 연산을 실행함으로써 턴-온 될 수 있다. 제 3 트랜지스터(ip3)는 제 2 트랜지스터(ip2)의 드레인에 연결된 소스 및 경계 노드(ind)에 연결된 드레인을 가질 수 있다.

이 설계를 이용하여, 저전압 제어 회로를 사용하는 이전 단계 인버터의 저전압(VDD1) 공급을 턴-오프 함으로써, 그리고 경계 노드(ind)의 전압 레벨을 상승시키기 위해 고전압 제어 회로를 사용하는 고전압(VDD2) 공급을 턴-온 함으로써, 경계 노드(ind)는 저전압(VDD1) 영역으로부터 고전압(VDD2) 영역으로 레벨 쉬프팅 될 수 있다. 저전압 제어 회로를 통하여 저전압(VDD1) 공급으로부터 전압 공급을 턴-오프 하는 이유는, 고전압(VDD2) 제어 회로가 턴-온 되었을 때 단락 전류 경로(short circuit current path)를 방지하기 위함이다. 달리 말하면, 고전압(VDD2) 공급이 연결되었을 때 저전압(VDD1) 공급이 경계 노드(ind)로부터 차단되지 않는다면, 전류는 고전압(VDD2)으로부터 저전압(VDD1)으로 흐를 수 있다. 특히, 이 실시 예에서, 제 1 트랜지스터(ip1)가 턴-오프 되지 않는다면, 단락 전류 경로는 VDD2→ip2→ip3→ip1→VDD1과 같이 될 것이다.

다시 도 1을 참조하여, 경계 노드(ind)는 고전압(VDD2) 레벨로 풀-업 되지 않기 때문에, 경계 노드 인버터(i3)의 PMOS(12)는 완전하게 턴-오프 되지 않는다. 본 실시 예에서, 이 문제는 경계 노드로의 전압 공급을 저전압(VDD1) 공급으로부터 차단하기 위한 저전압 제어 회로를 사용함으로써(예를 들어, 제 1 전압 영역(VDD1)의 제 1 PMOS(ip1)를 턴-오프 함으로써), 그리고 고전압(VDD2) 레벨을 경계 노드(ind)로 공급하기 위한 고전압 제어 회로를 사용함으로써(예를 들어, 고전압 영역의 제 2 및 제 3 PMOS 트랜지스터들(ip2 및 ip3)을 턴-온 함으로써) 해결될 수 있다. 따라서, 경계 노드(ind) 전압 레벨이 고전압(VDD2) 레벨로 풀-업 되기 때문에, 경계 노드(ind)에 있는 인버터(i3)의 PMOS 게이트는 완전하게 턴-오프 될 수 있다.

도 5는 본 발명의 실시 예에 따른 전압 레벨 쉬프터를 보여주는 회로도이다. 도 6a 및 6b는 도 5의 전압 레벨 쉬프터의 다양한 노드들을 통과하는 신호들을 보여주는 타이밍도이다.

도 5, 6a 및 6b를 참조하여, 본 발명의 다른 실시 예가 설명될 것이다. 이전의 실시 예에서, 펄스화 된 입력 신호가 하이-레벨(H)로 전이될 때, 일반적인 기술에서와 같이, 경계 노드(ind)는 보통의 인버터 동작에 의해 저전압(VDD1) 레벨로 풀-업 된다. 그리고 다시, 이전의 실시 예와 같이 그리고 일반적인 기술과는 달리, 경계 노드 신호가 하이(H) 레벨로 전이될 때 저전압 제어 회로는 저전압(VDD1) 공급을 경계 노드로부터 차단한다. 그러나, 이전의 실시 예와는 달리, 로직 회로를 통하여 경계 노드를 고전압(VDD2) 공급으로 연결하기보다는 차라리, 부스트 커패시터(ic1)는 경계 노드에서의 전압 레벨을 일시적으로 부스팅시키기 위해 출력 노드와 경계 노드 사이에 연결될 수 있다. 좀 더 상세하게 설명하면, 저전압 제어 회로에 있는 제 1 트랜지스터(ip1)를 턴-오프 시키고 출력 신호에 의해 구동되는 부스트 커패시터(ic1)를 사용함으로써, 경계 노드(ind)는 고전압(VDD2) 레벨로 부스팅될 수 있다.

이전의 실시 예에서, 저전압 제어 회로는 인버터를 통하여 입력 노드 및 경계 노드로 연결되는 입력들을 갖는 NAND 게이트(i6)를 포함할 수 있다. 출력은 제 1 트랜지스터(ip1)의 게이트에 연결될 수 있다. 따라서, 트랜지스터(ip1)는 입력 신호 및 반전된 경계 노드 신호에 대해 낸드 게이트 연산을 실행함으로써 턴-오프 될 수 있다.

그러나, 고전압 제어 회로는 단순히 출력 노드(OUT)와 경계 노드(ind) 사이에 연결된 부스트 커패시터(ic1)이다. 따라서, 본 실시 예에서, 출력 신호에서의 노이즈를 고려하면, 부스트 커패시터(ic1)는 경계 노드(ind)로부터 외부적으로 버퍼링 된 신호에 의해 구동될 수 있다.

이 부스팅 스킴(boosting scheme)은 주로 펄스화 된 입력 신호들과 관련하여 유용한데, 이때 펄스 폭은 입력 신호의 'H' 단계 동안 경계 노드(ind)가 인버터(i3)의 트립 포인트(trip point) 이하로 디스차지 되는 것을 방지할 수 있도록 충분히 짧을 수 있다. 도 6b의 타이밍도는 신호 폭이 너무 긴 경우에 있어서 경계 노드(ind)에서의 전압 감소(drop-off)를 보여준다.

본 실시 예에서, 저전압 제어 회로를 사용하여 저전압(VDD1) 공급을 차단하는 이유는 부스팅된 경계 노드(ind)가 저전압(VDD1) 레벨로 디스차지 되는 것을 방지하기 위함이다.

본 실시 예에서, 종래 기술의 전류 누설 문제는 제 1 전압 영역(VDD1)에 있는 제 1 트랜지스터(ip1)를 턴-오프 함으로써 방지할 수 있고, 출력 신호(OUT)에 의해 구동되는 커플링 커패시터(ic1)를 사용하여 경계 노드(ind)에서의 전압 레벨을 고전압(VDD2) 레벨로 부스팅함으로써 방지할 수 있다.

이전의 실시 예에서, 본 설계의 중요한 이익은 저전압(VDD1) 레벨이 일반적인 기술보다 더 낮아져서, 저전력 설계에서 특히 유용할 수 있다는 것이다.

도 7은 본 발명의 실시 예에 따라 전압 레벨 쉬프터를 포함하는 메모리 시스템을 보여주는 블록도이다.

도 7을 참조하여, 본 발명의 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입력/출력(I/O) 유닛(1120), 메모리 장치(1130), 인터페이스 유닛(1140), 그리고 데이터 버스(1150)를 포함할 수 있다. 적어도 두 개의 컨트롤러(1110), I/O 유닛(1120), 메모리 장치(1130), 그리고 인터페이스 유닛(1140)은 데이터 버스(1150)를 통하여 서로 통신할 수 있다. 데이터 버스(1150)는 전기 신호들이 전송되는 경로에 대응할 수 있다. 메모리 장치(1130)는 본 발명의 실시 예에 따른 적어도 하나의 반도체 장치를 포함할 수 있다.

컨트롤러(1110)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 다른 로직 장치들을 포함할 수 있다. 다른 로직 장치들은 마이크로프로세서, 디지털 신호 프로세서, 그리고 마이크로컨트롤러 중 어느 하나와 유사한 작용을 할 수 있다. I/O 유닛(1120)은 키패드, 키보드, 그리고/또는 디스플레이 유닛을 포함할 수 있다. 메모리 장치(1130)는 데이터 그리고/또는 명령들을 저장할 수 있다. 인터페이스 유닛(1140)은 전기적 데이터를 통신 네트워크로 전송하거나 전기적 데이터를 통신 네트워크로부터 수신할 수 있다. 인터페이스 유닛(1140)은 무선으로, 또는 하나 또는 그 이상의 와이어나 케이블을 통하여 작동할 수 있다. 예를 들어, 인터페이스 유닛(1140)은 무선 통신을 위한 안테나 또는 케이블 통신을 위한 송수신기(transceiver)를 포함할 수 있다. 비록 도면에 도시되지는 않았다 하더라도, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 캐쉬 메모리로써 고속 DRAM 그리고/또는 고속 SRAM을 더 포함할 수 있다.

예를 들어, 전자 시스템(1100)은 PDA(personal digital assistant), 포터블 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 전화기(wireless phone), 휴대폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품들에 적용될 수 있다. 다른 전자 제품들은 무선 통신에 의해 데이터를 수신하거나 전송할 수 있다.

도 8은 본 발명의 실시 예에 따른 하나 또는 그 이상의 전압 레벨 쉬프터들을 포함할 수 있는 메모리 카드를 보여주는 블록도이다.

도 8을 참조하여, 메모리 카드(1200)는 메모리 장치(1210)를 포함할 수 있다. 메모리 장치(1210)는 본 발명의 실시 예에 따라 적어도 하나의 반도체 장치들을 포함할 수 있다. 메모리 장치(1210)는 앞서 설명된 실시 예들에 따른 반도체 장치들과는 다른 타입의 반도체 메모리 장치들(예를 들어, DRAM 장치 그리고/또는 SRAM 장치)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트와 메모리 장치(1210) 사이에서 데이터 통신을 제어할 수 있는 메모리 컨트롤러(1220)를 포함할 수 있다. 메모리 장치(1210) 및 메모리 컨트롤러(1220)는 본 발명의 실시 예에 따른 반도체 장치를 포함할 수 있다.

메모리 컨트롤러(1220)는 메모리 카드(1200)의 전반적인 동작들을 제어하는 CPU(central processing unit)(1222)를 포함할 수 있다. 그리고, 메모리 컨트롤러(1220)는 CPU(1222)의 동작 메모리로써 사용되는 SRAM 장치(1221)를 포함할 수 있다. 게다가, 메모리 컨트롤러(1220)는 호스트 인터페이스 유닛(1223) 및 메모리 인터페이스 유닛(1225)을 더 포함할 수 있다. 호스트 인터페이스 유닛(1223)은 메모리 카드(1200)와 호스트 사이의 데이터 통신 프로토콜을 포함하도록 구성될 수 있다. 메모리 인터페이스 유닛(1225)은 메모리 컨트롤러(1220)를 메모리 장치(1210)로 연결시킬 수 있다. 메모리 컨트롤러(1220)는 에러 정정(error check and correction; ECC) 블록(1224)을 더 포함할 수 있다. ECC 블록(1224)은 메모리 장치(1210)로부터 읽혀진 데이터의 에러를 감지하고 정정할 수 있다.

비록 도면에 도시되지 않았다 하더라도, 메모리 카드(1200)는 호스트와 인터페이스 하기 위한 코드 데이터를 저장하는 리드 온리 메모리(read only memory; ROM) 장치를 더 포함할 수 있다. 메모리 카드(1200)는 포터블 데이터 스토리지 카드(portable data storage card)로써 사용될 수 있다. 또는, 메모리 카드(1200)는 컴퓨터 시스템을 위한 하드 디스크로써 사용되는 솔리드 스테이드 디스크(solid state disk; SSD)로써 구현될 수 있다.

도 9는 본 발명의 실시 예에 따른 반도체 장치들을 포함하는 정보 처리 시스템(1300)을 보여주는 블록도이다.

도 9를 참조하여, 본 발명의 실시 예에 따른 반도체 장치들을 적어도 하나 또는 그 이상 포함하는 메모리 시스템(1310)은 모바일 장치나 데스크 탑 컴퓨터와 같은 정보 처리 시스템(1300)에 적용될 수 있다. 본 발명의 실시 예에 따른 정보 처리 시스템(1300)은 시스템 버스(1360)를 통하여 플래시 메모리 시스템(1310)과 전기적으로 연결될 수 있는 모뎀(1320), CPU(1330), 랜덤 억세스 메모리(random access memory; RAM)(1340), 그리고 유저 인터페이스 유닛(1350)을 더 포함할 수 있다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 카드와 동일할 수 있다. CPU(1330)에 의해 처리된 데이터 또는 플래시 메모리 시스템(1310)의 외부로부터 입력된 데이터는 플래시 메모리 시스템(1310)에 저장될 수 있다.

플래시 메모리 시스템(1310)은 SSD 일 수 있고, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)에 대량의 데이터를 안정적으로 저장할 수 있다. 게다가, 플래시 메모리 시스템(1310)의 신뢰성이 높기 때문에, 플래시 메모리 시스템(1310)은 에러를 정정하는데 사용되는 것을 제외하고는 리소스를 줄일 수 있다. 따라서, 빠른 데이터 교환 기능을 갖춘 정보 처리 시스템(1300)을 구현하는 것이 가능하다. 비록 도면에 도시되지 않았다 하더라도, 입력/출력 유닛으로써 사용되는 어플리케이션 칩셋 그리고/또는 카메라 이미지 프로세서(camera image processor; CIS)가 정보 처리 시스템(1300)에 더 제공될 수 있다.

앞서 설명된 반도체 장치들은 다양한 패키징 기술들을 사용하여 압축될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 반도체 장치들은 POP (package on package) 기술, BGAs (ball grid arrays) 기술, CSPs (chip scale packages) 기술, PLCC (plastic leaded chip carrier) 기술, PDIP (plastic dual in-line package) 기술, 다이 인 와플 팩 (die in waffle pack) 기술, 다이 인 웨이퍼 폼 (die in wafer form) 기술, COB (chip on board) 기술, CERDIP (ceramic dual in-line package) 기술, PMQFP (plastic metric quad flat package) 기술, PQFP (plastic quad flat package) 기술, SOIC (small outline package) 기술, SSOP (shrink small outline package) 기술, TSOP (thin small outline package) 기술, TQFP (thin quad flat package) 기술, SIP (system in package) 기술, MCP (multi chip package) 기술, WFP (wafer-level fabricated package) 기술, WSP (wafer-level processed stack package) 기술, 또는 본 발명이 속하는 기술 분야에서 통상을 지식을 지닌 자에게 잘 알려진 다른 기술들 중 어느 하나를 사용하여 압축될 수 있다.

본 발명의 사상에 따라, 일반적인 기술의 그것 이하로 저전압(VDD1) 레벨을 감소시킬 수 있다. 따라서, 추가적인 전력 절약이 달성될 수 있다.

본 발명의 사상이 예시적인 실시 예들을 참조하여 설명되었으나, 본 발명이 속하는 기술분야에서 통상을 지식을 지닌 자는 본 발명의 범위를 벗어나지 않는 범위 내에서 변형, 변경할 수 있음은 자명하다. 따라서, 앞서 설명된 실시 예들은 본 발명의 범위를 제한하는 것이 아니라 단지 예시적인 것에 불과하다. 따라서, 본 발명의 범위는 후술될 청구항들 및 그들의 균등물의 가장 넓은 허용 가능한 해석에 의해 결정되어야 하고, 앞서 설명된 것에 의해 제한되어서는 안된다.

Claims

저전압 영역 및 고전압 영역 사이에서 신호를 전이시키는 레벨 쉬프터에 있어서:
상기 저전압 영역에서 입력 신호를 수신하는 입력 노드;
상기 고전압 영역에서, 상기 입력 신호로부터 레벨 쉬프트된 출력 신호를 출력하는 출력 노드;
로직 하이의 입력 신호에 응답하여, 상기 저전압 영역과 상기 고전압 영역 사이의 경계에 배치된 경계 노드로 저전압을 공급하는 것으로부터, 저전압 공급을 선택적으로 디스에이블 시키는 저전압 제어 회로; 그리고
상기 로직 하이의 입력 신호에 응답하여, 상기 경계 노드에서의 전압 레벨을 선택적으로 상승시키는 고전압 제어 회로를 포함하되,
상기 고전압 제어 회로는 상기 로직 하이의 입력 신호에 응답하여 상기 경계 노드에서의 상기 전압 레벨을 부스팅 시키는 부스트 커패시터를 포함하고,
상기 부스트 커패시터는 상기 출력 노드와 상기 경계 노드 사이에 연결되는 레벨 쉬프터.
제 1 항에 있어서,
상기 저전압 제어 회로는 상기 입력 신호에 응답하여 상기 경계 노드로의 상기 저전압의 상기 공급을 제어하는 로직 회로를 포함하는 레벨 쉬프터.
제 2 항에 있어서,
상기 저전압 제어 회로는:
상기 입력 노드에 연결되는 제 1 입력 및 상기 경계 노드에 연결되는 제 2 입력을 갖는 NAND 게이트; 그리고
상기 NAND 게이트의 출력에 연결되는 게이트를 갖는 트랜지스터를 포함하는 레벨 쉬프터.
제 3 항에 있어서,
상기 NAND 게이트의 상기 제 2 입력은 인버터를 통하여 상기 경계 노드에 연결되는 레벨 쉬프터.
제 1 항에 있어서,
상기 고전압 제어 회로는 상기 입력 신호에 응답하여 고전압을 상기 경계 노드에 선택적으로 공급하는 로직 회로를 포함하는 레벨 쉬프터.
제 5 항에 있어서,
상기 고전압 제어 회로 로직 회로는:
상기 입력 노드에 연결되는 제 1 입력 및 상기 경계 노드에 연결되는 제 2 입력을 갖는 NAND 게이트;
상기 경계 노드에서 인버터의 출력에 연결되는 게이트, 및 고전압 공급에 연결되는 소스를 갖는 제 1 트랜지스터; 그리고
상기 NAND 게이트의 출력에 연결되는 게이트, 상기 제 1 트랜지스터의 드레인에 연결되는 소스, 및 상기 경계 노드에 연결되는 드레인을 갖는 제 2 트랜지스터를 포함하는 레벨 쉬프터.
제 1 항에 있어서,
상기 레벨 쉬프터는 상기 경계 노드에서의 상기 전압 레벨을 저전압 레벨로부터 고전압 레벨로 전이시키는 복수의 인버터들을 포함하고,
상기 경계 노드는 상기 고전압 영역에서 인버터의 입력에 연결되는 레벨 쉬프터.
제 7 항에 있어서,
상기 저전압 제어 회로는 상기 입력 신호가 하이일 때 상기 저전압 공급으로부터 상기 경계 노드로의 전류 경로를 디스에이블 시키는 레벨 쉬프터.
신호 회로에서의 전압 레벨을 저전압 레벨로부터 고전압 레벨로 쉬프팅시키는 방법에 있어서:
저전압 레벨을 갖는 저전압 영역에서 입력 노드로의 입력 신호를 수신하는 단계;
상기 입력 신호를 상기 저전압 영역으로부터 고전압 레벨을 갖는 고전압 영역으로 전이시키는 단계; 그리고
상기 입력 신호에 대응하는 상기 고전압 영역에서의 출력 신호를 출력하는 단계를 포함하되,
상기 전이시키는 단계는 로직 하이의 입력 신호에 응답하여 상기 저전압 영역과 상기 고전압 영역 사이의 경계 노드로의 저전압 공급원을 차단하는 단계를 포함하고,
상기 전이시키는 단계는 상기 로직 하이의 입력 신호에 응답하여 상기 경계 노드의 전압 레벨을 상승시키는 단계를 포함하고,
상기 상승시키는 단계는 고전압 공급원과 상기 경계 노드 사이에 배치되는 복수의 트랜지스터들을 턴-온 시키는 단계를 포함하는 방법.
제 9 항에 있어서,
상기 차단하는 단계는 상기 입력 노드의 신호 및 상기 경계 노드의 신호의 조합을 이용하여 상기 저전압 공급원과 상기 경계 노드 사이에 배치되는 트랜지스터를 턴-오프 시키는 단계를 포함하는 방법.