JP2009124470A

JP2009124470A - 電子回路装置

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Publication number: JP2009124470A
Application number: JP2007296685A
Authority: JP
Inventors: Kenichi Kawasaki; 健一川▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-11-15
Filing date: 2007-11-15
Publication date: 2009-06-04
Anticipated expiration: 2027-11-15
Also published as: US20090127931A1; US8716906B2; JP5151411B2

Abstract

【課題】本発明の目的は、電源で発生したノイズにより誤動作しないパワーゲーティング機能を備えた電子回路装置を提供することにある。
【解決手段】上記課題を解決するため、本発明の電子回路装置は、第一回路と、第一電源と接続したと第二回路と、前記第一回路の信号出力に応じて遮断信号を出力する遮断信号出力部と、前記遮断信号に応じて、前記第二回路と前記第一電源との接続を制御するスイッチ制御信号の出力を遮断する電源制御部と、前記スイッチ制御信号に応じて前記第二回路と前記第一電源との接続を行い、前記スイッチ制御信号が遮断状態に移行した場合は一定時間の間該第二回路と該第一電源との接続を維持するスイッチ部とを有することを特徴とする。
【選択図】図４

Description

本発明は、電源切断機能を有する電子回路装置に関するものである。

電子機器に用いられている半導体集積回路の消費電力を減らす機能のひとつとして、電源遮断機能がある。電源遮断機能とは、待機状態にある内部回路の特定ブロックへの電源供給を止めるというものである。これにより、当該特定ブロックの待機状態での不要な電力消費を減らし、電子機器の連続動作時間を長くすることができる。

当該電源の遮断を実現するためのスイッチとして、高閾値トランジスタが用いられる。その理由は、スイッチ接続時の高い電流駆動能力を確保しつつ、スイッチ分離時の漏れ電流を小さくするためである。このような高閾値トランジスタを駆動するには、例えば特許文献１のように、内部回路の第一電源電圧よりも高い第二電源電圧によりスイッチ制御動作を行うスイッチ制御部が必要となる。

通常のＬＳＩではＩ／Ｏ回路の電源電圧が内部回路の電源電圧よりも高いため、Ｉ／Ｏ回路の電源が前述のスイッチ制御部の電源として用いられる。しかしこの場合、Ｉ／Ｏ回路の同時スイッチングにより発生する同時スイッチングノイズ、いわゆるＳＳＯ（ＳｉｍｕｌｔａｎｅｏｕｓＳｗｉｔｃｈｉｎｇＯｕｔｐｕｔ）ノイズがスイッチ制御部に伝播するという問題がある。Ｉ／Ｏ回路の第二電源とスイッチ制御部の電源とを共有することにより、Ｉ／Ｏ回路で発生したＳＳＯノイズが高閾値トランジスタを制御するためのスイッチ制御信号に重畳する。このため、当該高閾値トランジスタのスイッチング動作が不安定となり、高閾値トランジスタを経由して第一電源を供給されている内部回路の動作も不安定となる。
特開平０６−２９８３４号公報

本発明の目的は、回路動作により発生したノイズによって誤動作しないパワーゲーティング機能を備えた電子回路装置を提供することにある。

上記の課題を解決するため、本発明の電子回路装置は、第一回路と、第一電源と接続したと第二回路と、該第一回路の信号出力に応じて遮断信号を出力する遮断信号出力部と、該遮断信号に応じて、該第二回路と該第一電源との接続を制御するスイッチ制御信号の出力を遮断する電源制御部と、該スイッチ制御信号に応じて該第二回路と該第一電源との接続を行い、該スイッチ制御信号が遮断状態に移行した場合は一定時間の間該第二回路と該第一電源との接続を維持するスイッチ部とを有することを特徴とする。

実施形態によれば、前記第一回路の信号出力により発生したノイズが前記スイッチ部に伝播するのを防ぐことができる。これにより、低消費電力かつ高安定の電源遮断回路を搭載した電子回路装置を実現することができる。

以下、本発明の実施例について説明する。なお、本発明は以下の実施例により限定されるものではない。

図１は、本発明の実施の形態を説明するための半導体装置図である。ここでは半導体装置をもちいて本発明を説明しているが、本発明はこれに限定されるものではなく、広く電子回路装置に適用可能である。

半導体装置は、大きくパッケージ等価回路１５０と半導体回路１５１とで構成されている。パッケージ等価回路１５０は、半導体装置のパッケージ部分のリードフレーム等を、インダクタンスおよび抵抗による等価回路として表現したものである。半導体装置は電源供給のための配線１００、配線１０１、および配線１０２を有する。配線１０１には配線１００を基準とした第一電源が接続されている。配線１０２には配線１００を基準とした第二電源が接続されている。半導体回路１５１は、回路１１０、回路１１４、回路１１５、回路１１６、容量素子１１１、スイッチ部１１２、スイッチ制御部１１３、およびノイズ遮断部１１７からなる。また、スイッチ制御部１１３、およびノイズ遮断部１１７をまとめて、電源制御部と定義する。回路１１０および容量素子１１１は配線１０３と配線１００との間に接続されている。回路１１４、回路１１５、および回路１１６は配線１０２と配線１００との間に接続されている。回路１１４は半導体装置の入出力バッファである。回路１１５は出力ポート部であり、回路１１６は入出力コントローラである。回路１１５および回路１１６はクロック信号１２３に同期して動作する。回路１１５は回路１１６から送信された信号を一時的に保持する。また回路１１５は、回路１１６から出力される出力許可信号１２４に応じて、クロック信号１２３に同期して回路１１４に保持信号を送信する。回路１１４は入力された保持信号はレベルシフタにより第二電源電圧にレベル変換され、信号出力が行われる。このとき、駆動能力の大きいレベルシフタが同時にスイッチングするため、第二電源を供給する配線１０２にＳＳＯノイズが重畳する。

スイッチ部１１２は例えば高閾値のＮ型ＭＯＳトランジスタであり、配線１０１と配線１０３との間に接続されている。スイッチ制御部１１３は信号１２０を入力とし信号１２１を出力する。信号１２０は、電源管理部であるＰＭＵ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔＵｎｉｔ）１１８から出力されるスイッチ制御信号である。ＰＭＵは入力されるコマンド等により回路１１０への電源供給を制御する。スイッチ制御部１１３には配線１２２により第二電源が接続されており、信号１２０を第一電源電圧から第二電源電圧にレベルシフトし、スイッチ制御信号１２１を出力する。これにより高閾値トランジスタであるスイッチ部１１２を安定動作させることができる。

ノイズ遮断部１１７は配線１０２とスイッチ制御部１１３との間に接続されている。ノイズ遮断部１１７は回路１１４で発生したＳＳＯノイズが配線１２２を経由してスイッチ制御部１１３の出力信号１２１に重畳するのを防止する。これにより出力信号１２１のレベルが安定し、スイッチ部１１２を正確にＯＮ・ＯＦＦさせることができる。

図２は、図１におけるノイズ遮断部１１７を、抵抗素子と容量素子とを用いて具体化した半導体装置図である。図２において、図１の構成と同一部材には同一番号を付し、その説明は省略する。図２の抵抗素子２０１および容量素子２０２は、図１のノイズ遮断部１１７としてローパスフィルタを構成する。ローパスフィルタを構成する抵抗素子２０１の抵抗値をＲ、容量素子２０２の容量値をＣとし、ＳＳＯノイズのリンギング周期をＴとした場合、
ＲＣ＞Ｔ
が成り立つようにＲとＣの値を決定する。これによりＳＳＯノイズがスイッチ制御部１１３に伝播することを防止することができる。

図３は、図1におけるノイズ遮断部１１７を、インダクタンス素子と容量素子とを用いて具体化した半導体装置図である。図３において、図１の構成と同一部材には同一番号を付し、その説明は省略する。図３のインダクタンス素子３０１および容量素子３０２は、図１におけるノイズ遮断部１１７であるローパスフィルタを構成するものである。ローパスフィルタを構成するインダクタンス素子３０１のインダクタンス値をＬ、容量素子２０２の容量値をＣとし、ＳＳＯノイズの周期をＴとした場合、
２π×√（ＬＣ）＞Ｔ
すなわち、ＬとＣの積の平方根に２πを積算したものが、Ｔよりも大きくなるようにＬとＣの値を決定することにより、ＳＳＯノイズがスイッチ制御部１１３に伝播することを防止することができる。

図２のとおりノイズ遮断部１１７を構成した場合、抵抗素子２０１がスイッチ制御部１１３に流れ込む電流量を制限するため、スイッチング速度が遅くなるという問題がある。

また、図３の通りノイズ遮断部１１７を構成した場合、インダクタンス素子３０１は大きな実装面積を要するため、半導体回路１５１の外部であるパッケージ１５０等に実装することとなる。従って製造コストの面で問題となる。

図４はノイズ遮断部４００を遮断信号４１０および遮断信号４１１に基づいて動作させる半導体装置図である。図４において、図１の構成と同一部材は同一番号を付し、その説明は省略する。遮断信号４１０は、回路１１５に設けられた遮断信号出力部から出力される信号である。遮断信号４１１は、スイッチ制御部１１３から出力されるスイッチ制御信号１２１に等しい。ノイズ遮断部４００は、遮断信号４１０および遮断信号４１１に応じて、配線１０２とスイッチ制御部１１３との接続をオンオフする。

スイッチ制御部１１３とノイズ遮断部４００との組み合わせを電源制御部と定義する。遮断信号４１０および４１１に基づいてノイズ遮断部４００を制御することにより、スイッチ制御部１１３のスイッチング速度を低下させることなく、ＳＳＯノイズを効率よく遮断できることを以下に説明する。

図５はノイズ遮断部４００、スイッチ制御部１１３、およびスイッチ部１１２の回路を詳細に表現したものである。ノイズ遮断部４００はレベルシフトバッファ５００およびＰ型ＭＯＳトランジスタ５０１により構成されている。スイッチ制御部１１３はレベルシフトインバータ５０２、Ｐ型ＭＯＳトランジスタ５０３およびＮ型ＭＯＳトランジスタ５０４により構成されている。図５の配線１００、１０１、および１０２にはそれぞれ第一電源および第二電源が供給される。スイッチ制御部１１３は、信号１２０をレベルシフトしてスイッチ制御信号１２１として出力する。ノイズ遮断部４００に遮断信号４１０がハイレベルで入力されると、Ｐ型ＭＯＳトランジスタ５０１はオフ状態となり、配線１０２を経由してＳＳＯノイズがスイッチ制御部１１３に伝播するのを防ぐ。ここでトランジスタ５０１がオフ状態となるとスイッチ制御部１１３への電源供給も遮断される。このような遮断状態において、トランジスタ５０３がオン状態、トランジスタ５０４がオフ状態となっているため、スイッチ部１１２のゲート−ソース間の寄生容量に帯電した電荷の放電経路は遮断されている。したがってスイッチ部１１２のゲート−ソース間には、上記寄生容量が漏れ電流により電荷を放電するまでの一定時間の間電圧が印加されるため、スイッチ部１１２の接続状態が維持される。スイッチ部１１２の寄生容量のみではスイッチング状態を維持するのが難しい場合は、容量素子をゲート−ソース間に別途設けても良い。

図６はＳＳＯノイズ発生時に遮断信号を出力する回路図および波形図である。図６Ａは図４の半導体装置を構成する回路１１４および１１５を抽出したものである。図６Ａの遮断信号出力部６３０は回路１１５の一部として実装しても良い。遮断信号出力部６３０はＮＯＴ回路６２３により構成されており、出力許可信号６０４を入力とし、信号６０６を出力する。回路１１５は、省略した回路１１６から出力される信号６０１（ｎ）を受けて、レジスタ６２１（ｎ）に信号を保持する。ここでｎは０から始まる自然数であり、回路１１６から出力される信号の信号数に対応する。回路１１５に出力許可信号１２４が入力されると、レジスタ６２０はクロック信号１２３に同期して回路１１４に出力許可信号６０４を出力する。同時にレジスタ６２１（ｎ）も保持された信号６０１（ｎ）を出力する。このとき配線１０２に接続され電源供給を受けている回路１１４を構成するレベルシフタ６２２（ｎ）が同時に動作するため、配線１０２にＳＳＯノイズが重畳する。つまり、出力許可信号６０４が出力されている間、ＳＳＯノイズが発生することとなる。よって、レジスタ６２０から出力される出力許可信号６０４をＮＯＴ回路６２３に入力し、信号６０６をノイズ遮断部４００の遮断信号４１０として出力することにより、ＳＳＯノイズ発生時の遮断動作を実現することが出来る。

図６Ｂは図６Ａの動作波形である。波形６５０は回路１１４の電源供給配線１０２で発生したＳＳＯノイズである。波形６５１はクロック信号１２３、波形６５２は信号６０１（ｎ）である。波形６５３は出力許可信号１２４であり、波形６５４は遮断信号４１０である。波形６５５は回路１１４の出力信号６０５（ｎ）である。波形６５６は図５のトランジスタ５０１の状態を示しており、期間６５７ａおよび６５７ｃではトランジスタ５０１はオン状態である。また期間６５７ｂではトランジスタ５０１はオフ状態である。

図６Ｂからわかるとおり、出力許可信号１２４が出力許可状態でかつ信号６０１（ｎ）が入力された場合、クロック信号１２３に同期して信号６０５（ｎ）が出力される。これと同時に波形６５０に示すＳＳＯノイズが発生するため、当該ノイズが発生している間、すなわち出力許可信号６０４が回路１１４に入力されている間、波形６５６の通りトランジスタ５０１をオフ状態にし、ＳＳＯノイズ６５０がスイッチ部１１２のスイッチ制御信号１２１に重畳しないようにする。これにより、スイッチ部１１２の動作状態が安定するため、回路１１０に対し電源を安定供給することができる。

またＳＳＯノイズの伝播経路は電源供給配線１０２に限られない。回路１１４とスイッチ制御回路１１３とが独立した異なる電源により駆動されていても、信号線やグランド線等を経由して回路１１４のＳＳＯノイズがスイッチ制御回路１１３に伝播することもある。また、電磁波ノイズとして回路１１４から放射され、スイッチ制御信号１２１に重畳することも考えられる。このような場合であっても、ＳＳＯノイズの発生を予測して遮断信号４１０を出力することによりノイズ発生による誤動作を防止することができる。

図６Ａにおいて、出力許可信号６０４が出力されている間スイッチ部１１２のスイッチ制御信号１２１は供給されないこととなる。スイッチ制御信号１２１が供給されない時間が長くなると、スイッチ部１１２のゲート−ソース間の浮遊容量に蓄積された電荷も徐々に放電される。このためスイッチ部１１２はスイッチ制御信号１２１の振幅を維持できなくなり、スイッチング状態が不安定になる。

図７は図６の上記問題を解決するための遮断信号出力部を有する回路図および動作波形図である。図７Ａにおいて、図６Ａの構成と同一部材には同一番号を付し、その説明は省略する。図７Ａの遮断信号出力部７３０は図６Ａの遮断信号出力部６３０にＡＮＤ回路７２０を追加した構成となっており、クロック信号１２３および出力許可信号６０４を入力とし信号７００を出力とする。信号７００は図５におけるノイズ遮断部４００の遮断信号４１０となる。

図７Ｂの波形７５０は回路１１４の電源供給配線１０２で発生したＳＳＯノイズであり、波形７５１はクロック信号１２３である。２つの波形を比較すると、ＳＳＯノイズはクロック信号１２３の判周期以下で減衰している。そこで、遮断信号出力部７３０において、信号６０６の論理とクロック信号１２３の論理との論理積を出力信号７００とする。これにより、ＳＳＯノイズ発生時のみ遮断信号を出力することができる。

図７Ｂの波形７５２はＮＯＴ回路６２３の出力信号６０６である。波形７５３は回路１１４の出力信号６０５（ｎ）である。波形７５４は遮断信号出力部７３０の出力信号７００である。信号７００は図５のノイズ遮断部４００の遮断信号４１０となるので、ノイズ遮断部４００を構成するＰ型ＭＯＳトランジスタ５０１は、信号７００がハイレベルの間はオフ状態となる。波形７５５は図５のトランジスタ５０１のスイッチング状態を示している。期間７５６ａ、７５６ｃおよび７５６ｅにおいてトランジスタ５０１はオン状態であり、期間７５６ｂおよび７５６ｄにおいてトランジスタ５０１はオフ状態である。ＳＳＯノイズが発生している時間のみ遮断信号として信号７００をノイズ遮断部４００に入力し、ＳＳＯノイズがスイッチ制御部５０２に伝播することを遮断する。これにより、スイッチ制御部１１３への電源供給を遮断する時間を短くすることができ、スイッチ部１１２のスイッチング動作を安定させることができる。

ＳＳＯノイズ減衰時間がクロックの半周期よりもさらに短い場合、ノイズ遮断部４００の遮断時間をより短くすることでスイッチ部１１２の安定性を高めることができる。

図８はＳＳＯノイズの減衰時間がクロックの半周期よりもさらに短い場合に、それに応じてノイズ遮断部４００の遮断時間を短くするための回路図および動作波形図である。図８Ａにおいて、図６Ａと同一部材は同一番号を付し、その説明は省略する。遮断信号出力部８３０は図７Ａの遮断信号出力部７３０にＡＮＤ回路８２０、ＮＯＴ回路８２１、遅延回路８２２を追加した構成となっており、クロック信号１２３および出力許可信号６０４を入力とし信号８００を出力とする。ＡＮＤ回路７２０の出力信号７００は分岐され、ＡＮＤ回路８２０の一方の入力および遅延回路８２２の入力となる。遅延回路８２２の出力信号はＮＯＴ回路８２１で反転され信号８０２としてＡＮＤ回路８２０の他方の入力となる。ＡＮＤ回路８２０は信号８００を出力する。信号８００は図５におけるノイズ遮断部４００の遮断信号４１０となる。

図８Ｂの波形８５０は回路１１４の電源供給配線１０２で発生したＳＳＯノイズであり、波形８５１はクロック信号１２３である。２つの波形を比較すると、ＳＳＯノイズはクロック信号１２３の半周期よりもさらに短い時間で減衰している。波形８５２は信号６０６であり、波形８５３は回路１１４の出力信号６０５（ｎ）である。波形８５４は信号８０１を、波形８５５は信号８０２を表している。波形８５５は波形８５４に対し、遅延回路８２２により時間Ｔ１遅延させ、ＮＯＴ回路８２１により振幅を反転させたものとなっている。波形８５６はＡＮＤ回路８２０の出力信号８００であり、信号７００の論理と信号８０２の論理との論理積となるため、Ｔ１時間ハイレベルを出力することとなる。信号８００は図５のノイズ遮断部４００の遮断信号４１０となるので、ノイズ遮断部４００を構成するＰ型ＭＯＳトランジスタ５０１は、信号８００がハイレベルの間はオフ状態となる。波形８５７は図５のトランジスタ５０１のスイッチング状態を示している。期間８５８ａ、８５８ｃおよび８５８ｅにおいてトランジスタ５０１はオン状態である。期間８５８ｂおよび８５８ｄにおいてトランジスタ５０１はオフ状態である。つまり、ＳＳＯノイズが発生しているＴ１時間のみ遮断信号として信号８００をノイズ遮断部４００に入力し、ＳＳＯノイズを遮断することができる。これにより、スイッチ制御部１１３への電源供給を遮断する時間を短くすることができ、スイッチ部１１２のスイッチング状態の安定性を高めることができる。

ＳＳＯノイズの減衰時間がクロック信号のハイレベルの時間よりも長く、かつクロック周期よりも短い場合、図７や図８の回路ではＳＳＯノイズが完全に減衰する前にノイズ遮断部４００のトランジスタ５０１はオン状態になり、ノイズがスイッチ制御部１１３に伝播することとなる。

図９はこのような場合にノイズ遮断部４００の遮断時間を延ばすための回路図および動作波形図である。図９Ａにおいて、図７Ａの構成と同一部材には同一番号を付し、その説明は省略する。遮断信号出力部９３０は図７Ａの遮断信号出力部７３０に対し、ＯＲ回路９２０および遅延回路９２１を追加したものである。遮断信号出力部９３０は、クロック信号１２３および出力許可信号６０４を入力とし信号９００を出力とする。ＡＮＤ回路７２０の出力信号９０１は分岐され、ＯＲ回路９２０の一方の入力および遅延回路９２１の入力となる。遅延回路９２１の出力信号９０２はＯＲ回路９２０の他方の入力となる。ＯＲ回路９２０は信号９００を出力する。信号９００は図５におけるノイズ遮断部４００の遮断信号４１０となる。

図９Ｂの波形９５０は回路１１４の電源を供給する配線１０２で発生したＳＳＯノイズであり、波形９５１はクロック信号１２３である。２つの波形を比較すると、ＳＳＯノイズはクロック信号１２３がハイレベルとなる時間よりもさらに長い時間で減衰している。波形９５２は信号６０６であり、波形９５３は回路１１４の出力信号６０５（ｎ）である。波形９５４は信号９０１を、波形９５５は信号９０２を表している。波形９５５は波形９５４に対し、遅延回路９２１によりＴ２時間遅延したものとなっている。波形９５６はＯＲ回路９２０の出力信号９００であり、信号９０１の論理と信号９０２の論理との論理和となる。したがって遮断信号出力部９３０は、波形９５１がハイレベルとなる時間Ｔ３と遅延回路９２１による遅延時間Ｔ２との和である時間（Ｔ２＋Ｔ３）の間ハイレベルを出力する。信号９００は図５のノイズ遮断部４００の遮断信号４１０となるので、ノイズ遮断部４００を構成するＰ型ＭＯＳトランジスタ５０１は、信号９００がハイレベルの間はオフ状態となる。波形９５７は図５のトランジスタ５０１のスイッチング状態を示している。期間９５８ａ、９５８ｃおよび９５８ｅにおいてトランジスタ５０１はオン状態である。期間９５８ｂおよび９５８ｄにおいてトランジスタ５０１はオフ状態である。ＳＳＯノイズが発生している時間（Ｔ２＋Ｔ３）のみ遮断信号として信号９００をノイズ遮断部４００に入力し、ＳＳＯノイズを遮断することができる。これにより、ＳＳＯノイズの減衰時間がクロック信号のハイレベルの時間より長い場合でも、スイッチ制御部１１３への電源供給を遮断する時間を最適化することができ、スイッチ部１１２のスイッチング状態の安定性を高めることができる。

図１０はＴ−ＬＶＴＴＬ（ＴｅｒｍｉｎａｔｅｄＬｏｗＶｏｌｔａｇｅＴｒａｎｓｉｓｔｏｒＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）のような高速伝送配線において発生する反発ノイズを説明するための回路である。半導体装置１０００の回路１０１０と半導体装置１０１１の回路１０１１とが配線１０２３（ｎ）により接続されている。ここでｎは０から始まる自然数である。配線１０２３（ｎ）は途中で抵抗素子１０２１（ｎ）を介して例えば第二電源の半分のプルアップ電圧１０３２でプルアップされている。インダクタ素子１０３０および抵抗素子１０３１は、第二電源の供給端子と回路１０１０との間にあるパッケージの配線等を等価回路で表したものである。

出力許可信号１０２４が“０”のとき出力回路１０２０（０）が“１”を出力していたとすると、電流１０２５はインダクタ素子１０３０、抵抗素子１０３１および出力回路１０２０（０）を介して抵抗素子１０２１（０）に流れ込む。このとき出力許可信号１２４が“１”となると、電流経路１０２５が出力回路１０２０（０）により瞬間的に遮断されるため、電流経路１０２５にあるインダクタ素子１０３０や電流経路１０２５に存在する寄生容量等により過渡現象が生じる。このような現象により生じるノイズを反発ノイズという。また反発ノイズは、上記の動作より、ＳＳＯノイズ発生後に発生することがわかる。

図１１は図１０の出力回路１０２０（ｎ）の詳細回路図および真理値表である。１１０４および１１０５はレベルシフタ、１１０６は出力段回路、１１０７はＮＯＴ回路を示している。出力許可信号１１５０および入力信号１１５１はレベルシフタ１１０４および１１０５により振幅が第一電源から第二電源となる。信号１１５２は出力回路１０２０（ｎ）の出力信号である。出力段回路１１０６のＮＡＮＤ回路１１０８の入力の一方をＮＯＴ回路１１０７の出力に、他方をレベルシフタ１１０５の出力とする。また、出力段回路１１０６のＮＯＲ回路１１０９の入力の一方をレベルシフタ１１０４の出力に、他方をレベルシフタ１１０５の出力とする。これにより出力回路１０２０（ｎ）は図１１Ｂの真理値表に示す動作を実現する。

図１１Ｂは出力回路１０２０（ｎ）の動作における真理値表である。出力許可信号１１５０および入力信号１１５１が“０”の時、出力信号１１５２は“０”となる。出力許可信号１１５０が“０”であり入力信号１１５１が“１”のとき、出力信号１１５２は“１”となる。出力許可信号１１５１が“１”のときは、入力信号１１５１にかかわらず、出力回路１０２０（ｎ）の出力はハイインピーダンスとなる。

図１２はＳＳＯノイズおよび図１０で説明した反発ノイズが発生した場合に、ノイズ遮断部４００を遮断する遮断信号を出力するための回路図および動作波形図である。図１２Ａにおいて、図６Ａの構成と同一部材は同一番号を付し、その説明は省略する。遮断信号出力部１２３０はＡＮＤ回路１２２０、ＯＲ回路１２２１、レジスタ１２２２およびＮＯＴ回路１２２３で構成されており、クロック信号１２３および出力許可信号６０４を入力とし信号１２００を出力とする。ＮＯＴ回路１２２３は信号６０４を入力とし信号１２０２を出力とする。信号１２０２は分岐し、一方は直接ＯＲ回路１２２１の入力となり、他方はレジスタ１２２２を介してＯＲ回路に入力される。レジスタはクロック信号１２３に応じて保持した値をＯＲ回路１２２１へ出力する。ＯＲ回路１２２１の出力信号１２０１はＡＮＤ回路１２２０の一方の入力となる。クロック信号１２３はＡＮＤ回路１２２０の他方の入力となる。ＡＮＤ回路の出力信号１２００は図５のノイズ遮断部４００の遮断信号４１０となる
図１２Ｂの波形１２５０は回路１１４の電源供給配線１０２で発生した電源ノイズを、波形１２５１はクロック信号１２３を表している。波形１２５２はＮＯＴ回路１２２３の出力信号１２０２であり、波形１２５２が“０”となった時刻に波形１２５０で反発ノイズが発生している。波形１２５３は回路１１４の出力信号６０５（ｎ）である。波形１２５４は信号１２０３であり、レジスタ１２２２により波形１２５２を１周期遅延させたものとなっている。波形１２５５はＯＲ回路１２２１の出力信号１２０１であり、信号１２０２の論理と信号１２０３の論理との論理和となっている。波形１２５６はＡＮＤ回路１２２０の出力信号１２００であり、信号１２０１の論理とクロック信号１２３の論理との論理積となる。

信号１２００は図５のノイズ遮断部４００の遮断信号４１０となるので、ノイズ遮断部４００を構成するＰ型ＭＯＳトランジスタ５０１は、信号９００が“１”の間はオフ状態となる。波形１２５７は図５のトランジスタ５０１のスイッチング状態を示している。期間１２５８ａ、１２５８ｃ、１２５８ｅおよび１２５８ｇにおいてトランジスタ５０１はオン状態である。期間１２５８ｂ、１２５８ｄおよび９５８ｆにおいてトランジスタ５０１はオフ状態である。これにより配線１０２で発生したＳＳＯノイズだけでなく反発ノイズも遮断することができ、スイッチ部１１２のスイッチング状態の安定性を高めることができる。

図１３はＳＳＯノイズ等の減衰周期に対しクロック信号の周期が変化した場合に、クロック周期に応じて遮断信号の遮断時間を変化させることを目的とする回路図および真理値表である。

図１３Ａにおいて、図１２Ａの構成と同一部材は同一番号を付し、その説明は省略する。遮断信号出力部１３３０はセレクタ１３２０、ＯＲ回路１３２１、遅延回路１３２２および１３２５、ＡＮＤ回路１３２３、ＮＯＴ回路１３２４を図１２Ａの遮断信号出力部１２３０に追加した構成となっている。遮断信号出力部１３３０は、クロック信号１２３および出力許可信号６０４を入力とし信号１３００を出力とする。信号１３００は図５におけるノイズ遮断部４００の遮断信号４１０となる。信号１２００は分岐され、ＯＲ回路１３２１の一方の入力、遅延回路１３２２の入力、ＡＮＤ回路１３２３の一方の入力および遅延回路１３２５の入力となる。ＯＲ回路の他方の入力は遅延回路１３２２の出力となる。ＯＲ回路１３２１は信号１３０１を出力する。ＡＮＤ回路１３２３の他方の入力は遅延回路１３２５の出力をＮＯＴ回路１３２４で反転した信号となる。ＡＮＤ回路１３２３は信号１３０２を出力する。遅延回路１３２２および１３２５の遅延時間はセレクト信号１３０３によって所定の値に設定される。

図１３Ｂはセレクタ１３２０に入力されるセレクト信号１３０３と出力信号１３００との真理値表である。図１３Ｂの通り、セレクト信号１３０３を構成するビット信号ｃ１、ｃ２の組合せにより信号１２０１、１３０１、１３０２の中から１つを信号１３００として出力する。

セレクト信号１３０３は、クロック信号１２３の周期変化に応じて、図１のＰＭＵ１１８等から出力される。どの信号を選択するかは、ノイズの減衰周期とクロック信号の周期との大小関係により決めることができる。あらかじめシミュレーション等によりノイズの減衰周期がわかっていれば、クロック信号１２３の周期変化に応じて最適な遮断信号４１０を出力することができる。

また、ノイズの減衰周期は当該半導体装置の実装条件によっても変化する。そこで、いくつか予測される実装条件に応じてノイズの減衰周期を何種類か計算しておき、その結果を半導体装置の図示しない記憶装置に記憶させておく。そして、実装条件が決まった時点で記憶装置に記憶したノイズの減衰周期に基づいて最適な遮断信号を選択しても良い。

遅延回路１３２２で設定する遅延時間Ｔ１は、クロックのパルス幅をＴＸ、ノイズの減衰周期をＴＹとすると、
Ｔ１＝ＴＹ−ＴＸ
と設定することにより最適化される。また、遅延回路１３２５で設定される遅延時間Ｔ２は、
Ｔ２＝ＴＹ
と設定することにより最適化される。各遅延回路の遅延時間の設定は、セレクト信号１３０３によって行うことができる。遅延時間の設定についての詳細は後述する図１５により説明する。

図１４は図１３Ａの回路動作を説明するための動作波形図である。図１４Ａはクロックの半周期よりもノイズの減衰周期の方が大きい場合、図１４Ｂはクロックの半周期とノイズの減衰周期が同程度の場合、図１４Ｃはクロックの半周期よりもノイズの減衰周期の方が小さい場合の動作波形図である。波形１４００、１４１０、および１４２０は図１３Ａの配線１０２における電源ノイズ波形である。波形１４０１、１４１１、および１４２１は図１３Ａのクロック信号１２３である。波形１４０２、１４１２、および１４２２は図１３Ａの回路１１４の出力信号６０５（ｎ）である。波形１４０３は信号１３０２を、波形１４１３は信号１３０１を、波形１４２３は信号１２０１をそれぞれ表している。クロック信号の半周期とノイズの減衰周期との関係に基づいてセレクタ１３２０を動作させ、ノイズ遮断信号として最適な信号を信号１２０１、１３０１、１３０２の中から選択する。これにより、クロック周期が変化しても、ノイズの減衰周期に対して最適なノイズ遮断信号を生成することができる。

図１５は図１３Ａの遅延回路１３２２および１３２５の遅延時間を可変にするための回路図および真理値表である。図１５Ａの遅延回路１５００はセレクタ１５１０、１５１１、１５１２、および遅延バッファ１５２０、１５２１、１５２２から構成されている。

図１５Ａのセレクタ１５１０は信号１５３０が“０”の場合は遅延バッファ１５２０を介さない信号を出力し、“１”の場合はバッファ１５２０を介した遅延信号を出力する。他のセレクタ１５１１、１５１２も同様に動作する。遅延バッファ１５２０は１段、遅延バッファ１５２１は２段、遅延バッファ１５２２は４段のバッファで構成されており、バッファの段数が増えるほど遅延時間は大きくなる。

図１５Ｂは信号１５３０、１５３１、１５３２の組合せと遅延時間との関係を表したものである。信号１５３０、１５３１、１５３２の組合せにより遅延時間を可変にすることができる。

ＳＳＯノイズ等のノイズ発生タイミングに対し、ノイズ遮断部４００の動作が遅いと、ノイズの遮断が間に合わないためにスイッチ部１１２の動作が不安定になる可能性がある。

図１６はノイズ遮断部４００への遮断信号の送信を、ノイズ発生前に行うことを目的とする回路図およびその動作波形図である。図１６Ａにおいて、図１３Ａの構成と同一部材は同一番号を付し、その説明は省略する。図１６Ａの遮断信号出力部１６３０は、図１３Ａの遮断信号出力部１３３０にＯＲ回路１６２０、ＮＯＴ回路１６２１を追加した構成となっている。信号１２４はＮＯＴ回路１６２１を介してＯＲ回路１６２０の一方の入力となる。ＯＲ回路１２２１の出力信号１２０１はＯＲ回路１６２０の他方の入力となる。ＯＲ回路１６２０は信号１６０１を出力する。

図１６Ｂの波形１６５０は配線１０２のノイズ波形を、波形１６５１はクロック信号１２３をそれぞれ表している。波形１６５２は回路１１４の出力信号を、波形１６５３は信号１２０１を表している。波形１６５４は信号１６０２を、波形１６５５は信号１６０１を表している。

図１６Ａの回路１１６から出力される信号１２４はレジスタ６２０を介さずにＮＯＴ回路１６２１へ入力され信号１６０２として出力される。従って、信号１６０２がレベル“１”となるタイミングは信号１２０１よりも早いため、ＯＲ回路１６２０の出力信号１６０１は波形１６５５となる。これにより、ＳＳＯノイズ等のノイズ発生前にノイズ遮断部４００に対し遮断信号を送ることができる。

図１７は、スイッチ制御信号１２１に基づいてノイズ遮断部を動作させることを目的とするノイズ遮断部の回路図である。図１７において、図５の構成と同一部材は同一番号を付し、その説明は省略する。図１７のノイズ遮断部１７５０は、ＡＮＤ回路１７１０および遮断信号４１１を有する点で図５のノイズ遮断部４００と異なる。かかる構成により、スイッチ部１１２が導通状態の場合にのみ、ノイズ遮断部１７５０を遮断動作させることができる。スイッチ部１１２が遮断状態の場合は、トランジスタ５０１は導通状態となる。これにより、スイッチ部１１２が導通状態に遷移する場合にはすでにスイッチ制御部１１３に電源が供給されている状態となっているため、スイッチ部１１２の遷移速度を速くする事ができる。

図１８は、図１７の遮断信号４１１を考慮した場合のノイズ遮断部１７５０の動作を説明するための回路図および動作波形図である。図１８Ａにおいて、図６Ａの構成と同一部材は同一番号を付し、その説明は省略する。

図１８Ｂの波形１８５０および１８５２は、図１７におけるトランジスタ５０１の動作状態を表している。波形１８５０はスイッチ部１１２がオンしている場合のトランジスタ５０１の動作状態である。期間１８５１ａ、１８５１ｃにおいてトランジスタ５０１はオン状態となり、期間１８５１ｂにおいてオフ状態となる。

一方、スイッチ部１１２がオフしている場合、スイッチ部１１２にノイズが伝播しても回路１１０が誤動作することはないため、ノイズを遮断する必要性は低い。波形１８５２はスイッチ部１１２がオフしている場合のトランジスタ５０１の動作状態である。スイッチ部１１２がオフしている場合、遮断信号６５４のレベルにかかわらずトランジスタ５０１は常にオン状態となる。これにより、スイッチ部１１２が導通状態に遷移する場合にはすでにスイッチ制御部１１３に電源が供給されている状態となっているため、スイッチ部１１２の遷移速度を速くする事ができる。

回路１１６の出力許可信号を用いてノイズ遮断部４００を遮断する手法は、出力許可信号の出力時にノイズが発生することを前提とするものである。従って、予期せぬノイズが発生した場合、このようなノイズによりスイッチ部１１２が誤動作する可能性がある。

図１９は、配線１０２に所定の閾値以上のノイズが発生した場合にノイズ遮断部４００を動作させることを目的とするものである。図１９において、図４の構成と同一部材には同一番号を付し、その説明は省略する。図４の回路図に対し、図１９の回路図は遮断信号出力部１９００および遮断信号出力部１９００の出力信号である遮断信号１９１０を有する点が異なる。

遮断信号出力部１９００は配線１０２の電圧レベルを監視しており、かかる電圧レベルが所定値以下になった場合に遮断信号１９１０を出力する。

図２０は遮断信号出力部１９００の回路図の一例である。検出部１９００は差動アンプ２０００、抵抗素子２００１、２００２から構成されている。信号２０１０の振幅は、配線１００を基準とした配線１０２の電圧値を抵抗素子２００１および２００２で分圧した値となる。差動アンプ２０００の正極側は一定電位とするため、例えば配線１０１に接続し、配線１０１と同電位とする。従って信号２０１０の電位が配線１０１の電位よりも低い場合、差動アンプ２０００は“１”を出力し、信号２０１０の電位が配線１０１の電位以上となった場合、差動アンプ２０００は“０”を出力する。

図２１は図１９のノイズ遮断動作を説明するための動作波形図である。波形２１００は配線１０２のノイズ信号を、波形２１０１は遮断信号出力部１９００で設定された閾値電圧を表している。波形２１０２は遮断信号出力部１９００から出力される遮断信号１９１０を表しており、波形２１００が閾値以下になった場合に“１”となる。波形２１０３、２１０５は図１７におけるトランジスタ５０１の状態を表している。

波形２１０３はスイッチ部１１２がオン状態である場合のトランジスタ５０１の状態を表している。２１０４ａ、２１０４ｃ、２１０４ｅ、および２１０４ｇはトランジスタ５０１がオン状態であることを表し、２１０４ｂ、２１０４ｄ、および２１０４ｆはトランジスタ５０１がオフ状態であることを表している。このように配線１０２のノイズ信号振幅に応じてノイズ遮断部１７５０を制御することが出来、スイッチ部１１２の動作を安定させることができる。

波形２１０５はスイッチ部１１２がオフ状態である場合のトランジスタ５０１の状態を表している。遮断信号２１０２のレベルにかかわらず、トランジスタ５０１は常にオン状態となる。これにより、スイッチ部１１２が導通状態に遷移する場合にはすでにスイッチ制御部１１３に電源が供給されている状態となっているため、スイッチ部１１２の遷移速度を速くする事ができる。

図２２は本発明を携帯電話に適用した場合の構成図である。図２２において、２２００はＳＯＣ（ＳｙｓｔｅｍＯｎＣｈｉｐ）であり、携帯電話の主要機能を搭載したチップである。ＳＯＣ２２００はＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓＵｎｉｔ）２２０１、メモリコントローラ２２０２、メモリＩＯポート２２０２、メモリＩＯ２２０４、スイッチ部２２０５、電源制御部２２０６、ＰＭＵ２２０７、遮断信号出力部２２０８、およびクロック発生回路２２２２を有する。またＳＯＣ２２００にはメインメモリ２２１０、不揮発性メモリ２２１１、アラーム表示部２２１２、ディスプレイ２２１３、キー入力部２２１４、情報通信部２２１５、電池２２１６、および残量検出部２２１７が接続されている。また、メモリＩＯ２２０４、電源制御部２２０６、およびメインメモリ２２１０には電源２２０９が接続されている。クロック発生回路２２２２は、複数の周波数のクロック信号を発生できるようになっており、選択信号２２２０によって選択された周波数のクロック信号２２２３をＣＰＵ２２０１、メモリコントローラ２２０２、メモリＩＯポート２２０３へ供給する。

キー入力部２２１４からＰＭＵ２２０７に入力された信号に応じて、ＰＭＵは電源制御部２２０６にスイッチ制御信号を送る。電源制御部２２０６はスイッチ制御信号をレベルシフトしスイッチ部２２０５を接続状態にする。これによりＣＰＵ２２０１は待機状態から復帰する。

情報通信部２２１５は他の装置との情報通信処理を実行する。情報通信部２２１５による情報通信処理が開始されると、ＰＭＵ２２０７によりＣＰＵ２２０１の電源供給が開始され、ＣＰＵ２２０１は情報通信に必要な処理を実行する。情報通信処理の負荷の大きさに応じて、ＰＭＵ２２０７が判断して選択信号２２２０を変更し、それによってクロック発生回路２２２２からＣＰＵ２２０１、メモリコントローラ２２０２、メモリＩＯポート２２０３に供給するクロック信号２２２３の周波数を変更させる。また、その選択信号２２２０によって、遮断信号出力部２２０８に、最適な遮断信号２２２１を選択させる。

残量検出部２２１７が電池２２１６の電池残量低下を検出すると、ＰＭＵ２２０７はＣＰＵ２２０１への電源供給を停止する信号を出力する。ＣＰＵ２２０１はアラーム表示部２２１２へアラームを表示する信号を出力する。

ＣＰＵ２２０１へ電源供給されている場合に遮断信号出力部２２０８から遮断信号２２２１が電源制御部２２０６へ出力されると、電源制御部２２０６はスイッチ部２２０５への制御信号出力を遮断する。これにより、メモリＩＯ２２０４の動作に起因して電源２２０９に重畳したノイズがスイッチ部２２０５に伝播し、スイッチ部２２０５が誤動作することを防ぐ。

また、例えばディスプレイ２２１３に静止画が表示されている場合に、キー入力部２２１５により動画表示が指示されたとする。動画処理は静止画処理よりも高速に処理する必要があるため、ＰＭＵ２２０７は選択信号２２２０を通じてクロック発生回路２２２２に指示を送り、ＣＰＵ２２０１やメモリコントローラ等の動作クロックの周波数を高くする。図１３に基づいて前述したとおり、クロック速度に応じて遮断信号２２２１を選択することが望ましい。遮断信号出力部２２０８は、ＰＭＵ２２０７から出力される選択信号２２２０に基づいて最適な遮断信号２２２１を選択し出力する。
以下に本発明の特徴を付記する。
（付記１）
第一回路と、
第一電源と接続したと第二回路と、
前記第一回路の信号出力に応じて遮断信号を出力する遮断信号出力部と、
前記遮断信号に応じて、前記第二回路と前記第一電源との接続を制御するスイッチ制御信号の出力を遮断する電源制御部と、
前記スイッチ制御信号に応じて前記第二回路と前記第一電源との接続を行い、前記スイッチ制御信号が遮断状態に移行した場合は一定時間の間該第二回路と該第一電源との接続を維持するスイッチ部と
を有することを特徴とする電子回路装置。
（付記２）
前記遮断信号は、前記第一回路の信号出力を許可する出力許可信号を、該第一回路を駆動するクロック信号に同期させた第一信号であることを特徴とする、付記１に記載の電子回路装置。
（付記３）
前記遮断信号は、前記第一信号と前記クロック信号との論理をとって発生させた第二信号であることを特徴とする、付記２に記載の電子回路装置。
（付記４）
前記遮断信号は、前記第二信号と、該第二信号を反転させかつ所定時間遅延させた第三信号との論理をとって発生させた信号であることを特徴とする、付記３に記載の電子回路装置。
（付記５）
前記遮断信号は、前記第二信号と、前記第二信号を所定時間遅延させた第四信号との論理をとって発生させた信号であることを特徴とする、付記４に記載の電子回路装置。
（付記６）
前記遮断信号は、前記第一信号と前記第一信号を前記クロック信号の１周期の間遅延させた第五信号との論理をとって発生させた信号と、該クロック信号との論理をとって発生させた第六信号であることを特徴とする、付記５に記載の電子回路装置。
（付記７）
前記遮断信号出力部は、
前記第五信号、
前記第六信号と該第六信号を遅延部により所定時間遅延させた第七信号との論理をとって発生させた第八信号、
前記第六信号と該第六信号を反転させかつ前記遅延部により所定時間遅延させた第九信号、
のいずれか１つを、前記第一回路の信号出力により発生するノイズの減衰周期と、前記クロック信号の周期との大小関係に応じて選択し出力する第一セレクタを有することを特徴とする、付記６に記載の電子回路装置。
（付記８）
前記遅延部は、
第一制御信号に応じて入力信号を第一時間遅延させた第一遅延信号を出力する第一遅延部と、
前記第一遅延信号を第二制御信号に応じて第二時間遅延させた第二遅延信号を出力する第二遅延部と、
前記第二遅延信号を第三制御信号に応じて第三時間遅延させた第三遅延信号を出力する第三遅延部と
を有することを特徴とする、付記７に記載の電子回路装置。
（付記９）
前記遮断信号出力部は、
前記第八信号、
前記第九信号、
前記第五信号と前記出力許可信号との論理をとって発生させた第十信号、
のいずれか１つを、前記第一回路の信号出力により発生するノイズの減衰周期と、前記クロック信号の周期との大小関係に応じて選択し出力する第二セレクタを有することを特徴とする、付記７に記載の電子回路装置。
（付記１０）
前記電源制御部および前記第一回路は第二電源に接続されており、
前記電源制御部は、
前記スイッチ制御信号の電圧振幅を前記第一電源電圧から前記第二電源電圧に変換するスイッチ制御部と
前記遮断信号に応じて前記第二電源と前記スイッチ制御部との接続を遮断するノイズ遮断部と
を有することを特徴とする、付記１に記載の電子回路装置。
（付記１１）
前記ノイズ遮断部は、
前記遮断信号と前記スイッチ制御信号との論理積に応じて前記第二電源と前記スイッチ制御部との接続を遮断することを特徴とする、付記１０に記載の電子回路装置。
（付記１２）
前記スイッチ部は、
前記スイッチ制御信号に応じて前記第二回路と前記第一電源との接続を行うＭＯＳトランジスタと、
前記スイッチ制御信号が遮断状態に移行した場合に前記ＭＯＳトランジスタのゲートとソースとの間の電圧を一定時間維持する容量素子と
を有することを特徴とする、付記１に記載の電子回路装置。
（付記１３）
前記容量素子は、前記ＭＯＳトランジスタのゲートとソースとの間の寄生容量であることを特徴とする、付記１２に記載の電子回路装置。
（付記１４）
前記遮断信号出力部は、
前記第二電源電圧が前記スイッチ部の閾値電圧以下に変動したことを検出し前記遮断信号を出力することを特徴とする、付記１に記載の電子回路装置。
（付記１５）
前記遮断信号出力部は、
第一の入力を第一電源電圧とし、
第二の入力を第二電源電圧の分圧とし、
出力を前記遮断信号とする差動アンプであることを特徴とする、付記１４に記載の電子回路装置。
（付記１６）
付記７に記載の電子回路装置を用いた情報通信装置であって、さらに
前記第二回路と前記第一電源との接続を管理し、前記第一セレクタの出力を決定する選択信号を出力する電源管理部と、
情報通信処理を実行し、該情報通信処理の処理負荷に応じて前記選択信号の内容を決定する情報通信部と
を有することを特徴とする情報通信装置。

半導体装置図半導体装置図半導体装置図半導体装置図ノイズ遮断部、スイッチ制御部、およびスイッチ部の回路図ＳＳＯノイズ発生時に遮断信号を出力する回路図遮断信号出力部を有する回路図遮断信号出力部を有する回路図遮断信号出力部を有する回路図反発ノイズを説明するための回路図出力回路の回路図および真理値表遮断信号出力部を有する回路図および動作波形図遮断信号出力部を有する回路図およびセレクタの真理値表動作波形図遅延回路の回路図および真理値表遮断信号出力部を有する回路図および動作波形図ノイズ遮断部の回路図遮断信号出力部を有する回路図および動作波形図半導体装置図遮断信号出力部の回路図動作波形図携帯電話の構成図

符号の説明

１００〜１０２配線
１１０回路
１１２スイッチ部
１１３スイッチ制御部
１１４〜１１６回路
１１７ノイズ遮断部
１２０信号
１２１スイッチ制御信号
１２３クロック信号
１２４出力許可信号
１５０パッケージ
１５１半導体回路
２０１抵抗素子
２０２容量素子
３０１インダクタンス素子
３０２容量素子
４００ノイズ遮断部
４１０、４１１遮断信号
５００レベルシフトバッファ
５０１Ｐ型ＭＯＳトランジスタ
５０２レベルシフトインバータ
５０３Ｐ型ＭＯＳトランジスタ
５０４Ｎ型ＭＯＳトランジスタ
６０４出力許可信号
６０１（ｎ）信号
６０５（ｎ）信号
６０６信号
６２０レジスタ
６２１（ｎ）レジスタ
６２２（ｎ）レベルシフタ
６３０遮断信号出力部
６５０ＳＳＯノイズ波形
６５１クロック波形
６５２信号波形
６５３出力許可信号波形
６５４遮断信号
６５５信号波形
６５６ノイズ遮断部動作状態
６５７ａ〜６５７ｃトランジスタ５０１のスイッチング状態
７００、７０１信号
７２０ＡＮＤ回路
７３０遮断信号出力部
７５０〜７５５波形
７５６ａ〜７５６ｅトランジスタ５０１のスイッチング状態
８００〜８０２信号
８２０ＡＮＤ回路
８２１ＮＯＴ回路
８２２遅延回路
８３０遮断信号出力部
８５０〜８５７波形
８５８ａ〜８５８ｅトランジスタ５０１のスイッチング状態
９００〜９０２信号
９２０ＯＲ回路
９２１遅延回路
１０００、１００１半導体装置
１０１０、１０１１入出力部
１０２０（ｎ）出力回路
１０２１（ｎ）抵抗素子
１０２３（ｎ）配線
１０２４出力許可信号
１０２５電流経路
１０３０インダクタ素子
１０３１抵抗素子
１２００〜１２０３信号
１２２０ＡＮＤ回路
１２２１ＯＲ回路
１２２２レジスタ
１２２３ＮＯＴ回路
１２３０遮断信号出力部
１３００〜１３０３信号
１３２０セレクタ
１３２１ＯＲ回路
１３２２、１３２５遅延回路
１３２３ＡＮＤ回路
１３２４ＮＯＴ回路
１３３０遮断信号出力部
１３５０セレクタ１３２０の真理値表
１５００遅延回路
１５１０〜１５１２セレクタ
１５２０〜１５２２遅延バッファ
１５３０〜１５３２セレクト信号
１５５０遅延回路１５００の真理値表
１６３０遮断信号出力部
１７５０ノイズ遮断部
１９００遮断信号出力部
１９１０遮断信号
２０００差動アンプ
２２００ＳＯＣ
２２０１ＣＰＵ
２２０２メモリコントローラ
２２０３メモリＩＯポート
２２０４メモリＩＯ
２２０５スイッチ部
２２０６電源制御部
２２０７ＰＭＵ
２２０８遮断信号出力部
２２０９電源線
２２１０メインメモリ
２２１１不揮発性メモリ
２２１２アラーム表示部
２２１３ディスプレイ
２２１４キー入力部
２２１５情報通信部
２２１６電池
２２１７残量検出部
２２２０選択信号
２２２２クロック発生回路

Claims

第一回路と、
第一電源と接続した第二回路と、
前記第一回路の信号出力に応じて遮断信号を出力する遮断信号出力部と、
前記遮断信号に応じて、前記第二回路と前記第一電源との接続を制御するスイッチ制御信号の出力を遮断する電源制御部と、
前記スイッチ制御信号に応じて前記第二回路と前記第一電源との接続を行い、前記スイッチ制御信号が遮断状態に移行した場合は一定時間の間該第二回路と該第一電源との接続を維持するスイッチ部と
を有することを特徴とする電子回路装置。
前記遮断信号は、前記第一回路の信号出力を許可する出力許可信号を、該第一回路を駆動するクロック信号に同期させた第一信号であることを特徴とする、請求項１に記載の電子回路装置。
前記遮断信号は、前記第一信号と前記クロック信号との論理をとって発生させた第二信号であることを特徴とする、請求項２に記載の電子回路装置。
前記遮断信号は、前記第二信号と、該第二信号を反転させかつ所定時間遅延させた第三信号との論理をとって発生させた信号であることを特徴とする、請求項３に記載の電子回路装置。
前記遮断信号は、前記第二信号と、前記第二信号を所定時間遅延させた第四信号との論理をとって発生させた信号であることを特徴とする、請求項４に記載の電子回路装置。
前記遮断信号は、前記第一信号と、前記第一信号を前記クロック信号の１周期の間遅延させた第五信号との論理をとって発生させた信号と、該クロック信号との論理をとって発生させた第六信号であることを特徴とする、請求項５に記載の電子回路装置。
前記電源制御部および前記第一回路は第二電源に接続されており、
前記電源制御部は、
前記スイッチ制御信号の電圧振幅を前記第一電源電圧から前記第二電源電圧に変換するスイッチ制御部と
前記遮断信号に応じて前記第二電源と前記スイッチ制御部との接続を遮断するノイズ遮断部と
を有することを特徴とする、請求項１に記載の電子回路装置。
前記ノイズ遮断部は、
前記遮断信号と前記スイッチ制御信号との論理積に応じて前記第二電源と前記スイッチ制御部との接続を遮断することを特徴とする、請求項７に記載の電子回路装置。
前記スイッチ部は、
前記スイッチ制御信号に応じて前記第二回路と前記第一電源との接続を行うＭＯＳトランジスタと、
前記スイッチ制御信号が遮断状態に移行した場合に前記ＭＯＳトランジスタのゲートとソースとの間の電圧を一定時間維持する容量素子と
を有することを特徴とする、請求項１に記載の電子回路装置。
前記遮断信号出力部は、
前記第二電源電圧が前記スイッチ部の閾値電圧以下に変動したことを検出し前記遮断信号を出力することを特徴とする、請求項１に記載の電子回路装置。