CN110289847B - 一种减小电源线和地线噪声的输出驱动电路 - Google Patents

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Abstract

本发明公开了一种减小电源线和地线噪声的输出驱动电路。本发明将由PMOS晶体管和NMOS晶体管构成的推挽输出级分成第一级推挽电路116和第二级推挽电路117两个部分，并均提供输出驱动能力。根据上拉信号源113、下拉信号源114和输出驱动电路的输出信号OUT控制第二级推挽电路117的上拉或者下拉时间，保证第二级推挽电路117在第一级推挽电路116开始工作后才开始工作，从而避免电源线和地线上的噪声，并且不影响输出驱动电路的性能。

Description

一种减小电源线和地线噪声的输出驱动电路
技术领域
本发明主要涉及数字集成电路设计领域，特指一种减小电源线和地线噪声的输出驱动电路。
背景技术
随着集成电路工艺的高速发展，数字集成电路工作频率日益提高并且内核电压日益降低，电源线和地线上的波动往往会给系统带来致命的影响。所以电源信号完整性问题变得越来越重要。电源线和地线不稳定的原因主要在于两个方面：一是器件高速开关状态下，瞬时电流过大；二是电流回路上存在电感。二者同时作用时会引起电源噪声和地线噪声，如当数个输出驱动器同时对其负载电容进行放电时，芯片封装与电源平面的电感会引发电源噪声，极易产生电源线和地线上电压的波动和变化。严重时这些波动会使后一级接收电路产生误判。
现有的补救方案是在印刷电路板PCB上加入足够多的电容，而这种方式并不能消除芯片内部引起的电源线和地线噪声。
发明内容
本发明要解决的问题就在于：针对现有技术存在的技术问题，提出一种减小电源线和地线噪声的输出驱动电路。
本发明提出的解决方案为：一种减小电源线和地线噪声的输出驱动电路，包括第一级推挽电路116和第二级推挽电路117；逻辑控制模块115，用于根据上拉信号源113、下拉信号源114和输出驱动电路的输出信号OUT控制第二级推挽电路117的上拉或者下拉的时间。
理论上，所述上拉信号源113为低电平，所述上拉信号源113通过延时单元111后的延时信号L1为低电平，所述输出信号OUT高于施密特触发器110触发电压时，延时一定时长后，所述第二级上拉器件18立刻开启；所述下拉信号源114为高电平，所述下拉信号源114通过延时单元112后的延时信号L2为高电平，所述输出信号OUT低于施密特触发器110触发电压时，延时一定时长后，所述第二级下拉器件19立刻开启。从而避免了第一级推挽电路116和第二级推挽电路117同时开启时，造成电源线和地线上的大噪声。
附图说明
图1是本发明的电路原理示意图；
图2是本发明输出负载较小、两个延时单元111、112延时时间较长的时序图；
图3是本发明输出负载较大、两个延时单元111、112延时时间较短的时序图。
具体实施方式
以下将结合附图和具体实施对本发明做进一步详细说明。
如图1所示，本发明包含一个施密特触发器110、两个二输入与门11、12，一个二输入或门13、一个二输入或非门14、两个延时单元111、112和一个反相器15。
当输出驱动电路的输出信号OUT发生跳变时，第一级推挽电路116的上拉器件16或者下拉器件17先工作，如果输出驱动电路负载极大，延时信号L1、L2已经经过延时发生跳变，而输出信号OUT经过延时后依然无法到达施密特触发器110的触发电平，则第二级推挽电路117在经过了延时单元111、二输入与门11和二输入或门13或者延时单元112、二输入与门12和二输入或非门14的门级延时后也开始工作；如果输入驱动电路负载较小，输出信号OUT在延时信号L1、L2发生跳变前已到达施密特触发器110的触发电平，则第二级推挽电路117在经过了施密特触发器110、二输入与门11和二输入或门13或者施密特触发器110、二输入与门12和二输入或非门14的门级延时后开始工作。不难发现，第二级推挽电路117是在第一级推挽电路116工作延时一段时间才开始工作，而且第二级推挽电路117下拉通路的开启是根据负载的情况控制的。
由于第一级推挽电路116是保证输出信号OUT具有跳变的条件，所以晶体管的尺寸可以非常小，这样可以进一步减小电源线和地线上的噪声。
第二级推挽电路117的工作时间可以通过调整施密特触发器110的触发电路和延时单元111、112的延时时间以及其他门级延时进行调整。
图2、图3分别是本发明输出负载较小、两个延时单元111、112延时时间较长的时序图和本发明输出负载较大、两个延时单元111、112延时时间较短的时序图。时序图中113是上拉信号源、114是下拉信号源，输出信号OUT是驱动电路的输出信号，Q1是第二级推挽电路上拉器件18的控制信号源，Q2是第二级推挽电路下拉器件19的控制信号源。L1是上拉信号源113通过延时单元111后的延时信号，L2是下拉信号源114通过延时单元112后的延时信号。113上拉信号源和114下拉信号源是同相信号，同时为了方便解释，假设113上拉信号源和114下拉信号源同时翻转跳变，第二级推挽电路的上拉通路的逻辑单元的整体延时时间和下拉通路的逻辑单元的整体延时时间接近，延时单元111的延时时间和延时单元112的延时时间接近。
如图2所示，当上拉信号源113和下拉信号源114同时从低电平跳变至高电平，由于驱动负载较小，假设输出信号OUT立即从高电平跳变至低电平，L1、L2经过较长的延时时间后分别跟随上拉信号源113、下拉信号源114跳变。此时Q1根据逻辑推算可知，二输入或门13的一端接上拉信号源113为高电平，此时二输入或门13经过一定延时后输出Q1为高电平。此时Q2根据逻辑推断可知，二输入或非门14的一端为下拉信号源114经过反相后的低电平，另外一端为OUT经过施密特触发器110同相后输出的低电平，此时即使112延时单元的延时时间较长，但是由于OUT直接参与逻辑运算，使得二输入或非门14经过一定延时输出Q2为高电平。
当上拉信号源113和下拉信号源114同时从高电平跳变至低电平，由于驱动电路的负载较小，假设输出信号OUT立即从低电平跳变至高电平。此时Q1根据逻辑推算可知，低电平的上拉信号源113接二输入或门13的一端，尽管延时单元111的延时时间较长，但此时的OUT信号经过施密特触发器110反相后接二输入与门11的另一端，二输入与门11输出低电平接二输入或门13的另一端，因此二输入或门13的输出Q1为低电平。此时Q2根据逻辑推断可知，二输入或非门14的一端为下拉信号源114经过反相后的高电平，下拉信号源114通过延时单元112后接二输入与门12的一端，尽管此时延时单元112的延时时间较长，L2跳变后的信号未到达，但此时二输入或非门14通过一定延时后直接输出Q2为低电平。因此在负载较小的条件下，第二级推挽电路的开启是在第一级推挽电路打开后，通过控制第二级推挽电路的延时后再打开。
如图3所示，当上拉信号源113和下拉信号源114同时从低电平跳变至高电平，由于驱动负载较大，当上拉信号源113和下拉信号源114同时从低电平跳变至高电平，由于驱动电路的负载较大，输出信号OUT会延时一段较长的时间后再从高电平跳变至低电平，此时Q1根据逻辑推算可知，二输入或门13的一端接上拉信号源113为高电平，尽管输出信号OUT的跳变信号来不及参与逻辑运算，此时二输入或门13经过一定延时后直接输出Q1为高电平。此时Q2根据逻辑推断可知，二输入或非门14的一端为下拉信号源114经过反相后的低电平，L2信号经过延时单元后到达二输入与门12的一端，经过较长延时的输出信号OUT经过施密特触发器110输出同相后的低电平接二输入与门12的另一端，因此此时二输入与门12输出低电平接二输入或非门14的另一端，二输入或非门14经过一定延时后输出Q2为高电平，Q2的跳变时间受负载的直接影响。
当上拉信号源113和下拉信号源114同时从高电平跳变至低电平，由于驱动电路的负载较大，输出驱动电路的输出信号OUT会延时一段较长的时间后再从低电平跳变至高电平，此时Q1根据逻辑推算可知，二输入或门13的一端输入接上拉信号源113为低电平，低电平的上拉信号源113经过延时后接二输入与门11的一端，尽管此时输出信号OUT的跳变信号来不及参与逻辑运算，此时二输入与门11输出低电平接二输入或门13的另一端，因此二输入或门13经过一定延时后输出Q1为低电平。此时Q2根据逻辑推断可知，二输入或非门14的一端为下拉信号源114经过反相后的高电平，尽管此时输出信号OUT的跳变信号来不及参与逻辑运算，因此二输入或非门14经过一定延时后直接输出Q2为低电平。因此负载较大的条件下，第二级推挽电路的开启是在第一级推挽电路打开后，通过控制第二级推挽电路的延时后再打开。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (5)

1.一种减小电源线和地线噪声的输出驱动电路，其特征在于：所述输出驱动电路包括：第一级推挽电路116，第二级推挽电路117，逻辑控制模块115，上拉信号源113，下拉信号源114；所述上拉信号源113 和所述下拉信号源114 为同相信号；所述第一级推挽电路116包括：PMOS晶体管构成的上拉器件16和NMOS晶体管构成的下拉器件17；PMOS晶体管构成的上拉器件16的栅极连接上拉信号源113，PMOS晶体管构成的上拉器件16的源极连接电源端，PMOS晶体管构成的上拉器件16的漏极连接NMOS晶体管构成的下拉器件17的漏极；NMOS晶体管构成的下拉器件17的栅极连接下拉信号源114，NMOS晶体管构成的下拉器件17的源极接地；所述第二级推挽电路117包括：PMOS 晶体管构成的第二级上拉器件18和NMOS晶体管构成的第二级下拉器件19；PMOS晶体管构成的第二级上拉器件18的栅极连接控制信号Q1，PMOS晶体管构成的第二级上拉器件18的源极连接电源端，PMOS晶体管构成的第二级上拉器件18的漏极连接NMOS晶体管构成的第二级下拉器件19的漏极；NMOS晶体管构成的第二级下拉器件19 的栅极连接控制信号Q2，NMOS晶体管构成的第二级下拉器件19的源极接地；所述第二级上拉器件18 的控制信号Q1和所述第二级下拉器件19的控制信号Q2为同相信号；所述PMOS 晶体管构成的上拉器件16的漏极、NMOS晶体管构成的下拉器件17的漏极、PMOS晶体管构成的上拉器件18的漏极和NMOS晶体管构成的下拉器件19的漏极相连并作为信号输出端用于产生输出信号OUT；所述的逻辑控制模块115，其特征在于：包括一个施密特触发器110，两个二输入与门11、12，一个二输入或门13，一个二输入或非门14，两个延时单元111、112和一个反相器15；所述施密特触发器110的输入端接所述输出驱动电路的输出信号OUT；所述二输入与门11的两个输入端分别接所述上拉信号源113通过延时单元111后的延时信号L1和施密特触发器110的反相输出信号，所述二输入或门13的输入端分别接所述二输入与门11的输出信号和所述上拉信号源113，所述二输入或门13的输出信号Q1控制所述第二级上拉器件18的开启和关断；所述二输入与门12的两个输入端分别接所述下拉信号源114通过延时单元112后的延时信号L2和施密特触发器110的同相输出信号；所述二输入或非门14的输入端分别接所述二输入与门12的输出信号和所述下拉信号源114通过反相器15后的信号，所述二输入或非门14的输出信号Q2控制所述第二级下拉器件19的开启和关断。
2.根据权利要求1所述的输出驱动电路，其特征在于：用于根据所述上拉信号源113、所述上拉信号源113通过延时单元111后的延时信号L1和所述输出驱动电路的输出信号OUT控制所述第二级上拉器件18的导通时间；其中所述上拉信号源113为低电平时，所述上拉信号源113通过延时单元111后的延时信号L1为低电平，所述逻辑控制模块115将所述第二级上拉器件18开启；所述上拉信号源113为低电平时，所述输出驱动电路的输出信号OUT为高电平，所述逻辑控制模块115将所述第二级上拉器件18开启；所述上拉信号源113为高电平时，所述上拉信号源113通过延时单元111后的延时信号L1为高电平，所述逻辑控制模块115将所述第二级上拉器件18关断；所述上拉信号源113为高电平时，所述输出驱动电路的输出信号OUT为低电平，所述逻辑控制模块115将所述第二级上拉器件18关断。
3.根据权利要求1所述的输出驱动电路，其特征还在于：用于根据所述下拉信号源114、所述下拉信号源114通过延时单元112后的延时信号L2和所述输出驱动电路的输出信号OUT控制所述第二级下拉器件19的导通时间；其中所述下拉信号源114为低电平时，所述下拉信号源114通过延时单元112后的延时信号L2为低电平，所述逻辑控制模块115将所述第二级下拉器件19关断；所述下拉信号源114为低电平时，所述输出驱动电路的输出信号OUT为高电平，所述逻辑控制模块115将所述第二级下拉器件19关断；所述下拉信号源114为高电平时，所述下拉信号源114通过延时单元112后的延时信号L2为高电平，所述输出驱动电路的输出信号OUT为低电平，所述逻辑控制模块115将所述第二级下拉器件19开启。
4.根据权利要求1所述的输出驱动电路，其特征还在于：所述上拉信号源113为低电平，所述输出驱动电路的输出信号OUT高于施密特触发器110触发电压时，延时一定时长后，所述第二级上拉器件18立刻开启；所述下拉信号源114为高电平，所述输出驱动电路的输出信号OUT低于施密特触发器110触发电压时，延时一定时长后，所述第二级下拉器件19立刻开启。
5.根据权利要求1所述的输出驱动电路，其特征在于：所述第一级推挽电路116的驱动能力小于第二级推挽电路117的驱动能力。
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