CN101488744A - 一种可以减小电源线和地线噪声的输出驱动缓冲器 - Google Patents

Abstract

一种可以减小电源线和地线噪声的输出驱动缓冲器，在现有的由单个PMOS晶体管和NMOS晶体管组成的推挽式结构基础上，加入了速率转换控制电路和单脉冲产生电路，速率转换控制电路和单脉冲产生电路并联，速率控制电路通过控制上拉或者下拉开关晶体管的栅极电流来实现对上拉或者下拉开关晶体管开关时间的控制，从而为输出驱动缓冲器提供一个合适的转换速率，避免电源线和地线上的噪声，单脉冲产生电路可以为上拉或者下拉开关晶体管提供一个短暂的脉冲，保证在减小电源线和地线噪声的同时，又不影响输出驱动缓冲器的性能。

Description

一种可以减小电源线和地线噪声的输出驱动缓冲器

技术领域

本发明涉及一种输出驱动缓冲器，特别是一种可以减小电源噪声和地噪声(也称地弹)的输出驱动缓冲器。

背景技术

随着集成电路工艺的高速发展，数字系统工作频率日益提高，精度要求也日益严格，信号完整性问题变得越来越重要。数字系统芯片的内核电压日益降低，电源线和地线上的波动往往会给系统带来致命的影响。电源线和地线不稳定的原因主要在于两个方面：一是器件高速开关状态下，瞬态的交变电流过大；二是电路回路上存在电感。在电路中有大的电流涌动时会引起电源噪声和地线噪声(也称地弹)，如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会引起电源线和地线上电压的波动和变化。FPGA和DSP等超大规模集成电路的高速运转是电源线和地线上噪声的主要来源。当前针对如何减小电源噪声和地噪声的考虑还主要集中在设计印刷电路板(PCB)阶段，而这种方式并不能消除芯片内部引起的电源线和地线噪声。

下面以FPGA为例，详细说明芯片内部地弹的产生。图1为FPGA的内部结构图，主要由可配置逻辑模块(Configurable Logic Block，CLB)、输入/输出接口模块(Input/Output Block，IOB)、BlockRAM和数字延迟锁相环(Delay-Locked Loop，DLL)组成。CLB模块用于实现FPGA的大部分逻辑功能，其实现的功能是可选择配置的，IOB模块用于提供封装引脚与内部逻辑之间的接口，BlockRAM用于实现FPGA内部数据的随机存取，DLL用于FPGA内部的时钟控制和管理。FPGA在配置期间通过一些具有特殊用途的IOB，将码流加载到芯片的配置电路中，完成对芯片功能的配置，以实现用户定制的功能。配置完成后，这些具有特殊用途的IOB也可以释放给用户作为数据输入输出接口，即作为通用的IOB使用。IOB与压焊点相连，然后通过内引线连接到封装管壳的引脚上，也有一些封装引脚用作电源和地，与电源引脚和地引脚相连的压焊点没有对应相关的IOB模块。

FPGA器件在上电之前没有被编程，不具有任何特定的功能。上电之后配置信息才加载到芯片里。用户在CAD软件支持下，将码流中的每一位加载到特定的存储位，通过将一组晶体管打开，另一组晶体管关闭，建立FPGA内部的数据通路和逻辑功能，实现特定的功能。换句话说，对FPGA的编程主要是通过存储单元驱动晶体管的栅极，决定哪些晶体管导通或断开来实现用户定义的功能。

IOB模块根据驱动信号的方向可以被配置成三态、输入或输出。图2对图1中一个IOB作了较为详细的描述。IOB包括输出缓冲器(21)和输入缓冲器(22)。这些缓冲器都连接到压焊点(23)上，压焊点(23)可以直接连接到芯片外部引脚上。如果压焊点(23)在配置期间处于悬浮状态，压焊点上的电平可能处于一个中间值。然而CMOS电路的输入电压如果处于一个中间值，串连在电源和地之间的P沟道管和N沟道管就可能会同时导通，引起大的漏电流。相应的如果图2中IOB的压焊点(23)浮空，那么输入缓冲器(22)输入端的浮空电压有可能会引起输入缓冲器(22)产生漏电流。为了防止这点，FPGA提供了一个弱的上拉晶体管(27)，其在工作时处于阻性状态，可以看作一个电阻。在配置期间，上拉控制逻辑电路(28)控制使晶体管(27)导通，在输入端提供一个弱的上拉。当配置结束时，上拉晶体管(27)断开，不提供上拉功能，此时压焊点(23)的状态—输入、输出或高阻—由配置决定。如果输入/输出压焊点没有被配置为具体的功能，用户可以加载一个逻辑高到存储单元(38)或者存储单元(39)，使上拉晶体管(41)或下拉晶体管(42)导通。

在这个过程中，配置结束时输出缓冲器(21)离开高阻状态，如果大量的输出缓冲器(21)同时提供一个逻辑低电平，将会有大量的压焊点(23)同时从配置期间的逻辑高电平进入逻辑低电平，瞬间大量电流从压焊点的容性负载流入地线，流过地网络阻抗的大电流瞬间会将地线电平拉高，偏离零电位。这种地弹现象，会扰乱芯片的输出信号和内部逻辑，引起芯片的功能错误。

现有的输出驱动缓冲器结构只含有推挽式结构相连的一个PMOS晶体管和NMOS晶体管，这种结构不能减小电源线和地线上的电压波动。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种可以减缓芯片内部电源线和地线上噪声的输出驱动缓冲器。

本发明的技术解决方案是：一种可以减小电源线和地线噪声的输出驱动缓冲器，包括上拉信号源、下拉信号源、上拉开关PMOS晶体管、下拉开关NMOS晶体管以及压焊点，上拉信号源接上拉开关PMOS晶体管的栅极端，下拉信号源接下拉开关NMOS晶体管的栅极端，上拉开关PMOS晶体管的源极端接电源，下拉开关NMOS晶体管的源极端接参考点位，上拉开关PMOS晶体管的漏极端和下拉开关NMOS晶体管的漏极端相连并接压焊点，在下拉信号源和下拉开关NMOS晶体管的栅极端之间连接有第一转换速率控制电路和第一单脉冲产生电路，或者在上拉信号源和上拉开关PMOS晶体管的栅极端之间连接有第二转换速率控制电路和第二单脉冲产生电路，或者在下拉信号源和下拉开关NMOS晶体管的栅极端之间连接有第一转换速率控制电路和第一单脉冲产生电路的同时在上拉信号源和上拉开关PMOS晶体管的栅极端之间连接有第二转换速率控制电路和第二单脉冲产生电路，所述的第一转换速率控制电路和第一单脉冲产生电路并联，所述的第二转换速率控制电路和第二单脉冲产生电路并联，所述的第一转换速率控制电路通过控制下拉开关NMOS晶体管的栅极端充电电流控制输出驱动缓冲器逻辑状态转换时的转换速率，所述的第二转换速率控制电路通过控制上拉开关PMOS晶体管的栅极端充电电流控制输出驱动缓冲器逻辑状态转换时的转换速率，在下拉开关NMOS晶体管导通前，所述的第一单脉冲产生电路为下拉开关NMOS晶体管的栅极端提供一个高脉冲以加速下拉开关NMOS晶体管导通时刻的到来，在上拉开关PMOS晶体管导通前，所述的第二单脉冲产生电路为上拉开关PMOS晶体管的栅极端提供一个低脉冲以加速上拉开关PMOS晶体管导通时刻的到来。

所述的第一转换速率控制电路包括第一PMOS晶体管、第一NMOS晶体管以及至少两个PMOS传输晶体管，第一PMOS晶体管的栅极端和第一NMOS晶体管的栅极端相连并接下拉信号源，第一PMOS晶体管的漏极端和第一NMOS晶体管的漏极端相连并接下拉开关NMOS晶体管的栅极端，第一NMOS晶体管的源极端接参考点位；每个PMOS传输晶体管的栅极端均耦合有存储单元，存储单元的存储值用于控制与其相连的PMOS传输晶体管的导通与关闭，各PMOS传输晶体管的源极端均接至电源，各PMOS传输晶体管的漏极端均接至第一PMOS晶体管的源极端。

所述的第一单脉冲产生电路包括第二PMOS晶体管、第三PMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及奇数个反相器，反相器之间串联，第一级反相器的输入端接下拉信号源，最后一级反相器的输出端接第二PMOS晶体管的栅极端，第二PMOS晶体管的源极端接电源，第二PMOS晶体管的漏极端与第三PMOS晶体管的源极端相连，第三PMOS晶体管的栅极端接下拉信号源，第三PMOS晶体管的漏极端同时接下拉开关NMOS晶体管的栅极端以及第二NMOS晶体管的栅极端和漏极端，第二NMOS晶体管的源极端接第三NMOS晶体管的漏极端，第三NMOS晶体管的栅极端接最后一级反相器的输入端，第三NMOS晶体管的源极端接参考电位。

所述的第二转换速率控制电路包括第四PMOS晶体管、第四NMOS晶体管以及至少两个NMOS传输晶体管，第四PMOS晶体管的栅极端和第四NMOS晶体管的栅极端相连并接上拉信号源，第四PMOS晶体管的漏极端和第四NMOS晶体管的漏极端相连并接上拉开关PMOS晶体管的栅极端，第四PMOS晶体管的源极端接电源；每个NMOS传输晶体管的栅极端均耦合有存储单元，存储单元的存储值用于控制与其相连的NMOS传输晶体管的导通与关闭，各NMOS传输晶体管的源极端均接至参考电位，各NMOS传输晶体管的漏极端均接至第四NMOS晶体管的源极端。

所述的第二单脉冲产生电路包括第五PMOS晶体管、第六PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管以及奇数个反相器，反相器之间串联，第一级反相器的输入端接上拉信号源，最后一级反相器的输出端接第六NMOS晶体管的栅极端，第六NMOS晶体管的源极端接参考电位，第六NMOS晶体管的漏极端与第五NMOS晶体管的源极端相连，第五NMOS晶体管的栅极端接上拉信号源，第五NMOS晶体管的漏极端同时接上拉开关PMOS晶体管的栅极端以及第六PMOS晶体管的栅极端和漏极端，第六PMOS晶体管的源极端接第五PMOS晶体管的漏极端，第五PMOS晶体管的栅极端接最后一级反相器的输入端，第五PMOS晶体管的源极端接电源。

本发明与现有技术相比的优点在于：

(1)本发明通过在常规驱动器结构中加入转换速率控制电路和脉冲产生电路，减小了电源线和地线上的噪声，提高了系统的信号完整性；转换速率控制电路可以调整输出驱动缓冲器的转换速率，控制下拉开关NMOS晶体管或上拉开关PMOS晶体管的电流泻放速率，从而避免其作为大电流泻放通路产生地弹效应；

(2)转换速率控制电路通过存储单元位来控制输出驱动缓冲器的转换速率，即输出驱动缓冲的转换速率是可配置的，使得这个输出驱动缓冲器可以用在对转换速率有不同要求的信号路径上，而不需要针对不同的应用需求重新设计或生产制造输出缓冲器电路；

(3)单脉冲产生电路可以在下拉开关NMOS晶体管或上拉开关PMOS晶体管导通之前，为其提供一个短暂的高脉冲，保证了在避免地弹效应的同时，不影响输出驱动缓冲器的性能。

附图说明

图1为FPGA的内部结构图；

图2为FPGA中一个IOB的结构图；

图3为本发明输出驱动缓冲器的第一种结构示意图；

图4为图3中输出驱动缓冲器的一种具体实现方式；

图5为图4中单脉冲产生电路的信号时序图；

图6为本发明输出驱动缓冲器的第二种结构示意图；

图7为图6中输出驱动缓冲器的一种具体实现方式；

图8为本发明输出驱动缓冲器的第三种结构示意图。

具体实施方式

从背景技术中的分析可以看出，地弹的产生主要是由于输出驱动缓冲器在很短的时间内迅速向地线注入大量电流造成的。如果可以控制输出驱动管的开启速度，使得输出驱动管缓慢导通，那么就可以控制输出驱动管向地线注入电流的速度，本发明中对输出驱动管导通速度的控制主要是通过转换速率控制电路实现的。如图3所示，为本发明输出驱动缓冲器的一种结构示意图，受上拉信号源301和下拉信号源302的控制，上拉信号源301控制上拉开关PMOS晶体管303的栅极，上拉开关PMOS晶体管303的源极接电源VDD，漏极接压焊点308。下拉信号源302输入到第一转换速率控制电路400和第一单脉冲产生电路420中，第一转换速率控制电路400和第一单脉冲产生电路420并联，其输出信号控制下拉开关NMOS晶体管305的栅极，下拉开关NMOS晶体管305的漏极接压焊点308，源极接参考电位。

如果要控制上拉开关NMOS晶体管305的开启速度，使其慢慢导通，控制其向地线注入电流的速度，根据公式 $\frac{\mathrm{dV}}{\mathrm{dt}}=\frac{i}{C},$ 可知转换速率控制电路必须要可以提供对下拉开关NMOS晶体管305栅极充电电流大小的控制。

图4为图3所示驱动缓冲器结构示意图的一种具体实现方式，图中对第一转换速率控制电路400和第一单脉冲产生电路420进行了细化。存储单元413—416分别耦合到PMOS传输晶体管403—406的栅极端，控制传输晶体管403—406的导通与关闭。这里的存储单元可以选择SRAM型的存储单元，当存储单元被配置的值为低时，PMOS传输晶体管导通，为高时PMOS传输晶体管关闭。存储单元的个数根据具体希望可以配置的数目而定，至少需要两个。PMOS传输晶体管403—406的源极均接电源，漏极连接在一起与第一PMOS晶体管401的源极相接。第一PMOS晶体管401和第一NMOS晶体管402连结成反相器的形式，第一PMOS晶体管401和第一NMOS晶体管402的栅极接下拉信号源302，第一PMOS晶体管401和第一NMOS晶体管402的漏极连接在一起作为输出控制下拉开关NMOS晶体管305的栅极，第一NMOS晶体管402的源极接参考电位。在实际使用时，可以选择PMOS传输晶体管403—406的尺寸比例，如为1:2:4:8，这样PMOS传输晶体管406的沟道宽长比例是PMOS传输晶体管403的8倍。根据 $I_D=\frac{1}{2}{\mathrm{\μ}}_n{C}_{\mathrm{OX}}\frac{W}{L}{(V_{\mathrm{GS}}-V_{\mathrm{TH}})}^2,$ 可知流过PMOS传输晶体管403—406的电流10—13也是相同的比例关系。这里所说的比例关系可以根据不同的设计需要加以改变。图4中的上拉信号源301、下拉信号源302、上拉开关PMOS晶体管303、下拉开关NMOS晶体管305和压焊点308与图三中意义相同，并取一样的编号，这里不再说明。

图4中，第一反相器417的输入端接下拉信号源302，第一反相器417的输出端接第二反相器418的输入端，第二反相器418的输出端连接第三反相器419的输入端，第三反相器419的输出端接第二PMOS晶体管421的栅极端。第二PMOS晶体管421的源极接电源电压，第二PMOS晶体管421的漏极与第三PMOS晶体管422的源极相接，第三PMOS晶体管422的栅极接下拉信号源302。第三PMOS晶体管422的漏极和第二NMOS晶体管423的栅极和漏极相连作为第一单脉冲产生电路420的输出，同时与第一转换速率控制电路400的输出相连，一起控制下拉开关NMOS晶体管305的栅极端。第二NMOS晶体管423的源极接第三NMOS晶体管424的漏极，第三NMOS晶体管424的栅极受第二反相器418的输出信号控制，第三NMOS晶体管424的源极接地。

第一单脉冲产生电路420的主要作用是在下拉开关NMOS晶体管305栅极电压达到NMOS晶体管的阈值电压VTH之前，为其提供一个短暂的(通常只有几十皮秒)高脉冲。图4中的下拉信号源302由高电平转换为低电平时，经过两个反相器延迟(第一反相器417和第二反相器418的传输延迟)后第二反相器418的输出信号后由高电平转换为低电平，在此期间第三NMOS晶体管424导通，如果下拉开关NMOS晶体管305的栅极端电压高于VTH，第二NMOS晶体管423也会导通，保证下拉开关NMOS晶体管305栅极端电压在此期间低于VTH；而与此同时，下拉信号源302由高到低的变换只有经过三个反相器延迟(第一反相器417、第二反相器418和第三反相器419的传输延迟)后，才能使第三反相器419的输出信号由低电平转换为高电平，而在下拉信号源302置为低电平到第三反相器419的输出转换为高电平以前，这段时间内第二PMOS晶体管421和第三PMOS晶体管422均导通，为下拉开关NMOS晶体管305的栅极提供一个上拉电压。

需要说明的是，此处选用了三个反相器，实际上，用户可以根据自身的应用需求(脉冲宽度的要求)，选取奇数个反相器，只要满足下拉信号源302与第二PMOS晶体管421栅极端之间的个数为奇数个，下拉信号源302与第三NMOS晶体管424栅极端之间为偶数个即可。

图5为图4中单脉冲产生电路的时序图，可以看出第二反相器418在经过两个反相器延迟Td1之后由高电平转换为低电平，第三反相器419在经过三个反相器延迟Td之后由低电平转换为高电平，而单脉冲产生电路只有在第二反相器418已经转换为低电平第三反相器419还没有转换为高电平这段时间内(即图5中的Td2)，才会为下拉开关NMOS晶体管305的栅极提供一个高电平脉冲。

图6为本发明输出驱动缓冲器的另一种结构示意图。受上拉信号源301和下拉信号源302的控制，上拉信号源301输入到第二转换速率控制电路620和第二单脉冲产生电路600中，第二转换速率控制电路620和第二单脉冲产生电路600的输出信号控制上拉开关PMOS传输晶体管303的栅极，上拉开关PMOS晶体管303的漏极接压焊点308，上拉开关PMOS晶体管303的源极接电源。下拉信号源302控制下拉开关NMOS传输晶体管305的栅极端，下拉开关NMOS晶体管305的源极接参考电位，漏极接压焊点308。

图7为图6所示驱动缓冲器结构示意图的一种具体实现方式，图中的第二转换速率控制电路600和第二单脉冲产生电路620与图4中的相关电路原理一致。第二转换速率控制电路600包括第四PMOS晶体管601、第四NMOS晶体管602以及四个NMOS传输晶体管603—606，第四PMOS晶体管601的栅极端和第四NMOS晶体管602的栅极端相连并接上拉信号源301，第四PMOS晶体管601的漏极端和第四NMOS晶体管602的漏极端相连并接上拉开关PMOS晶体管303的栅极端，第四PMOS晶体管601的源极端接电源；每个NMOS传输晶体管的栅极端均耦合有存储单元，存储单元的存储值用于控制与其相连的NMOS传输晶体管的导通与关闭，NMOS传输晶体管603—606的源极端均接至参考电位，漏极端均接至第四NMOS晶体管602的源极端。

第二单脉冲产生电路620包括第五PMOS晶体管621、第六PMOS晶体管622、第五NMOS晶体管623、第六NMOS晶体管624以及3个反相器617—619，反相器之间串联，第一级反相器617的输入端接上拉信号源301，最后一级反相器619的输出端接第六NMOS晶体管624的栅极端，第六NMOS晶体管624的源极端接参考电位，第六NMOS晶体管624的漏极端与第五NMOS晶体管623的源极端相连，第五NMOS晶体管623的栅极端接上拉信号源301，第五NMOS晶体管623的漏极端同时接上拉开关PMOS晶体管303的栅极端以及第六PMOS晶体管622的栅极端和漏极端，第六PMOS晶体管622的源极端接第五PMOS晶体管621的漏极端，第五PMOS晶体管621的栅极端接最后一级反相器619的输入端，第五PMOS晶体管621的源极端接电源。

图8为为本发明输出驱动缓冲器的第三种结构示意图。图中的转换速率控制电路和单脉冲产生电路的具体实现方式均可参照图4和图7中的相关电路。

应该注意的是，这里所提到的转换速率控制电路和单脉冲产生电路除了采用本发明实施例中给出的具体电路外，还可以选择其它形式的转换速率控制电路和单脉冲产生电路。例如对于单脉冲产生电路，一种形式可以选择在输入信号分别经过奇数个反相器延迟和偶数个反相器延迟后送入或非门的两个输入端，在输入信号由高变低时，或非门输出端产生一个高脉冲信号，可用于图4中的420；或者是输入信号在分别经过奇数个反相器延迟和偶数个反相器延迟后送入与非门的两个输入端可以产生一个与非门，在输入信号由低变高时，与非门输出端产生一个低脉冲信号，可用于图7中的620。因此本发明的保护内容是宽泛的。

本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (5)

1、一种可以减小电源线和地线噪声的输出驱动缓冲器，包括上拉信号源(301)、下拉信号源(302)、上拉开关PMOS晶体管(303)、下拉开关NMOS晶体管(305)以及压焊点(308)，上拉信号源(301)接上拉开关PMOS晶体管(303)的栅极端，下拉信号源(302)接下拉开关NMOS晶体管(305)的栅极端，上拉开关PMOS晶体管(303)的源极端接电源，下拉开关NMOS晶体管(305)的源极端接参考点位，上拉开关PMOS晶体管(303)的漏极端和下拉开关NMOS晶体管(305)的漏极端相连并接压焊点(308)，

其特征在于：在下拉信号源(302)和下拉开关NMOS晶体管(305)的栅极端之间连接有第一转换速率控制电路(400)和第一单脉冲产生电路(420)，或者在上拉信号源(301)和上拉开关PMOS晶体管(303)的栅极端之间连接有第二转换速率控制电路(600)和第二单脉冲产生电路(620)，或者在下拉信号源(302)和下拉开关NMOS晶体管(305)的栅极端之间连接有第一转换速率控制电路(400)和第一单脉冲产生电路(420)的同时在上拉信号源(301)和上拉开关PMOS晶体管(303)的栅极端之间连接有第二转换速率控制电路(600)和第二单脉冲产生电路(620)，所述的第一转换速率控制电路(400)和第一单脉冲产生电路(420)并联，所述的第二转换速率控制电路(600)和第二单脉冲产生电路(620)并联，所述的第一转换速率控制电路(400)通过控制下拉开关NMOS晶体管(305)的栅极端充电电流控制输出驱动缓冲器逻辑状态转换时的转换速率，所述的第二转换速率控制电路(600)通过控制上拉开关PMOS晶体管(303)的栅极端充电电流控制输出驱动缓冲器逻辑状态转换时的转换速率，在下拉开关NMOS晶体管(305)导通前，所述的第一单脉冲产生电路(420)为下拉开关NMOS晶体管(305)的栅极端提供一个高脉冲以加速下拉开关NMOS晶体管(305)导通时刻的到来，在上拉开关PMOS晶体管(303)导通前，所述的第二单脉冲产生电路(620)为上拉开关PMOS晶体管(303)的栅极端提供一个低脉冲以加速上拉开关PMOS晶体管(303)导通时刻的到来。

2、根据权利要求1所述的一种可以减小电源线和地线噪声的输出驱动缓冲器，其特征在于：所述的第一转换速率控制电路(400)包括第一PMOS晶体管(401)、第一NMOS晶体管(402)以及至少两个PMOS传输晶体管，第一PMOS晶体管(401)的栅极端和第一NMOS晶体管(402)的栅极端相连并接下拉信号源(302)，第一PMOS晶体管(401)的漏极端和第一NMOS晶体管(402)的漏极端相连并接下拉开关NMOS晶体管(305)的栅极端，第一NMOS晶体管(402)的源极端接参考点位；每个PMOS传输晶体管的栅极端均耦合有存储单元，存储单元的存储值用于控制与其相连的PMOS传输晶体管的导通与关闭，各PMOS传输晶体管的源极端均接至电源，各PMOS传输晶体管的漏极端均接至第一PMOS晶体管(401)的源极端。

3、根据权利要求1或2所述的一种可以减小电源线和地线噪声的输出驱动缓冲器，其特征在于：所述的第一单脉冲产生电路(420)包括第二PMOS晶体管(421)、第三PMOS晶体管(422)、第二NMOS晶体管(423)、第三NMOS晶体管(424)以及奇数个反相器，反相器之间串联，第一级反相器的输入端接下拉信号源(302)，最后一级反相器的输出端接第二PMOS晶体管(421)的栅极端，第二PMOS晶体管(421)的源极端接电源，第二PMOS晶体管(421)的漏极端与第三PMOS晶体管(422)的源极端相连，第三PMOS晶体管(422)的栅极端接下拉信号源(302)，第三PMOS晶体管(422)的漏极端同时接下拉开关NMOS晶体管(305)的栅极端以及第二NMOS晶体管(423)的栅极端和漏极端，第二NMOS晶体管(423)的源极端接第三NMOS晶体管(424)的漏极端，第三NMOS晶体管(424)的栅极端接最后一级反相器的输入端，第三NMOS晶体管(424)的源极端接参考电位。

4、根据权利要求1或2所述的一种可以减小电源线和地线噪声的输出驱动缓冲器，其特征在于：所述的第二转换速率控制电路(600)包括第四PMOS晶体管(601)、第四NMOS晶体管(602)以及至少两个NMOS传输晶体管，第四PMOS晶体管(601)的栅极端和第四NMOS晶体管(602)的栅极端相连并接上拉信号源(301)，第四PMOS晶体管(601)的漏极端和第四NMOS晶体管(602)的漏极端相连并接上拉开关PMOS晶体管(303)的栅极端，第四PMOS晶体管(601)的源极端接电源；每个NMOS传输晶体管的栅极端均耦合有存储单元，存储单元的存储值用于控制与其相连的NMOS传输晶体管的导通与关闭，各NMOS传输晶体管的源极端均接至参考电位，各NMOS传输晶体管的漏极端均接至第四NMOS晶体管(602)的源极端。

5、根据权利要求1或2所述的一种可以减小电源线和地线噪声的输出驱动缓冲器，其特征在于：所述的第二单脉冲产生电路(620)包括第五PMOS晶体管(621)、第六PMOS晶体管(622)、第五NMOS晶体管(623)、第六NMOS晶体管(624)以及奇数个反相器，反相器之间串联，第一级反相器的输入端接上拉信号源(301)，最后一级反相器的输出端接第六NMOS晶体管(624)的栅极端，第六NMOS晶体管(624)的源极端接参考电位，第六NMOS晶体管(624)的漏极端与第五NMOS晶体管(623)的源极端相连，第五NMOS晶体管(623)的栅极端接上拉信号源(301)，第五NMOS晶体管(623)的漏极端同时接上拉开关PMOS晶体管(303)的栅极端以及第六PMOS晶体管(622)的栅极端和漏极端，第六PMOS晶体管(622)的源极端接第五PMOS晶体管(621)的漏极端，第五PMOS晶体管(621)的栅极端接最后一级反相器的输入端，第五PMOS晶体管(621)的源极端接电源。

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