CN105518994B - 输入/输出电路以及实现输入/输出电路的方法 - Google Patents

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Abstract

描述了在集成电路(100)中实现的输入/输出电路(102)。输入/输出电路包括输入/输出焊垫(202,204)以及耦接到输入/输出焊垫的电压控制电路(229)。所述电压控制电路为第一输入/输出焊垫设置电压，当第一输入/输出焊垫实现为输入焊垫(RX模式控制：高)时，设置为第一电压，当第一输入/输出焊垫实现为输出焊垫(RX模式控制：低)时，设置为第二电压。还描述了在集成电路中实现输入/输出电路的方法。

Description

输入/输出电路以及实现输入/输出电路的方法
技术领域
本申请一般地涉及集成电路器件，更具体地，涉及输入/输出电路以及实现输入/输出电路的方法。
背景技术
集成电路是多种电子设备中的重要元件。与任何产品一样，总是努力去改进集成电路器件。在各种改进中，通常是努力减少集成电路尺寸并增加集成能力。但是，集成电路尺寸的任何减小或集成电路容量的增加都将使得集成电路更难以提供足够数量的输入/输出(I/O)引脚。数据是通过器件上的输入/输出引脚传输到集成电路器件或者从集成电路器件传输出来。随着集成电路器件复杂度的提高，输入以及输出引脚的需求也随之增加。也有改进集成电路的灵活性的努力。但是，现有的集成电路器件没有为输入/输出电路提供灵活性。
发明内容
本申请描述了一种在集成电路中实现的输入/输出电路。所述输入/输出电路包括第一输入/输出焊垫；以及耦接到所述第一输入/输出焊垫的电压控制电路；其中所述电压控制电路在所述第一输入/输出焊垫被实现为输入焊垫时将所述第一输入/输出焊垫处的电压设置为第一电压，并且在所述第一输入/输出焊垫被实现为输出焊垫时将所述第一输入/输出焊垫处的电压设置为第二电压。
根据本申请的另一个实施例，实现在集成电路中的输入/输出电路包括第一输入/输出焊垫；耦接到共模电压的第一开关，当所述第一输入/输出焊垫被实现为输入焊垫时，所述第一开关使得所述共模电压能够耦接到所述第一输入/输出焊垫；以及耦接到参考电压的第二开关，当所述第一输入/输出焊垫被实现为输出焊垫时，所述第二开关使得所述参考电压能够耦接到所述第一输入/输出焊垫。
本申请还公开了一种在集成电路实现输入/输出电路的方法。所述方法包括提供第一输入/输出焊垫；当所述第一输入/输出焊垫被实现为输入焊垫时，耦接共模电压到所述第一输入/输出焊垫；以及当所述第一输入/输出焊垫被实现为输出焊垫时，耦接参考电压到所述第一输入/输出焊垫。
附图说明
图1是实现输入/输出端口的集成电路器件的框图；
图2是输入/输出电路的框图；
图3是示出图2的输入/输出电路被配置为接收输入信号的实现方式的框图；
图4是示出图2的输入/输出电路被配置为发送信号的实现的框图；
图5是具有保护电路的输入/输出电路的框图，该保护电路耦接到输出驱动级；
图6是CML-到-CMOS转换器的框图；
图7是示出图2的输出驱动级的预驱动级(pre-driver stage)的框图；
图8是示出图7的预驱动级运行的时序示意图；
图9是预驱动级的CMOS反相器的截面示意图；
图10是用于对具有可编程资源的器件进行编程的系统的框图；
图11是具有可编程资源的器件的框图，该器件可实现图1-9的电路；
图12是图11的器件的可配置的逻辑单元的框图；
图13是示出在集成电路中实现输入/输出电路的方法的流程图；
图14是示出在集成电路中实现输入/输出电路的另一种方法的流程图；以及
图15是示出实现具有多个输入/输出电路的集成电路的方法的流程图。
具体实施方式
现在请参考图1，示出了实现输入/输出端口的集成电路器件的框图。图1的电路被实现在集成电路100中，该集成电路100具有耦接到控制电路104和可编程资源106的输入/输出(I/O)电路102。该可编程资源包括电路元件，这些电路元件可由电路使用者配置以实现使用者选择的电路设计。更多的细节将在下文描述，可编程资源可包括可编程逻辑，例如参考如图11和12描述的可编程逻辑。
在可编程资源中实现的电路可以根据下载到集成电路100的配置比特流来实现。正如下文将详细描述的，可编程资源106包括配置存储器108。一般地，配置存储器108包括存储单元，其用于基于配置比特流的配置比特配置可编程资源。尽管仅示出单个配置资源块106和配置存储器108，但是给定的集成电路也可包括多个具有由配置存储器控制的配置资源的模块。同样地，集成电路100可包括存储器112，例如在可编程资源外部的非易失性存储器，用于存储配置数据。
集成电路100还可以包括例如耦接到输入/输出端口114-116的其他运算电路113。虽然所述运算电路113与可编程资源106分开示出，但是，可以理解，运算电路可以为可编程资源106的一部分。输入/输出电路102以及114-116中的全部或一些可以耦接到存储单元。例如，输入/输出电路102可由存储单元118和120控制，输入/输出电路114可由存储单元122和124控制，输入/输出电路116可由存储单元126和128控制。虽然两个存储单元与每个输入/输出电路一起示出，但是，可以理解，可以采用更多或更少数量的存储单元来实现，正如下文中将更详细地描述的。进一步地，虽然输入/输出电路与可编程资源106分开示出，而存储单元与配置存储器108分开示出，但是可以理解的是，输入/输出电路是可编程资源，以及与输入/输出电路102、114、116相关联的存储单元可以是配置存储器108的一部分。
配置控制器110可以实现为控制电路104的一部分或与控制电路104分离，用于将配置数据载入至配置存储器108。配置数据可以由配置控制器110通过I/O端口102、或通过控制电路104和存储器112直接载入。图1的电路可以是任何具有可编程资源的器件，例如，如下文描述的可编程逻辑器件，或这具有一部分可编程电路的专用集成电路(ASIC)。
正如下文中将更详细地描述的，一种架构和电路设计实现了用于交流(AC)耦接的低压链路的统一双向输入/输出电路。该电路允许双向时钟，该双向时钟支持在输入处的大摆幅(swing)和大的可编程的输出摆幅。该电路允许同一引脚被用于在交流耦接模式下以50欧姆阻抗接收输入信号或发送输出信号。还解决了低压环境中存在的电压应力问题(例如，当输入摆幅高达2.4Vpp差分，并且输出摆幅需要由1V电源支持高达800mVpp差分摆幅时)。
该电路的一方面提供了可配置的设计，其中采样相同的引脚来接收或发送数据，这就不需要将单独的引脚耦接到接收缓冲器，并且不需要发送驱动器，此外还减少了硬件成本和引脚的使用。用户可以对电路编程以确定引脚是用于接收数据还是用于发送数据，以及可以重复使用同样的硬件来接收或发送数据。
如图2所示，输入/输出电路200可以被实现为例如输入/输出电路102、114或116中的一个或多个，其包括一对输入/输出焊垫202(标识为IO_P)以及204(标识为IO_N)，输入/输出焊垫202和204中的每一个焊垫均耦接到接收缓冲器206。接收缓冲器206包括第一输入晶体管208，第一输入晶体管208具有耦接到输入焊垫202的栅极，耦接到第一上拉电阻210(具有耦接到参考电压Vdd的端子)的漏极，以及耦接到电流源212的源极。输入/输出焊垫204耦接到第二输入晶体管214的栅极，第二输入晶体管214耦接在第二上拉电阻216和电流源212之间。交流耦合电容218以及保护二极管220和222也耦接到输入/输出焊垫202，其中，交流耦合电容218可以是芯片外电容。同样地，交流耦合电容224以及保护二极管226和228耦接到输入/输出焊垫204，其中，交流耦合电容224也可以是芯片外电容。
电压控制电路229被耦接以控制在输入/输出焊垫202和204处的电压。具体地，反相器230和开关231的控制端被耦接以接收接收模式控制信号(RX模式控制)，在反相器230输出处生成的接收模式控制信号的反相信号为发送模式控制信号(TX模式控制)，其被耦接以控制开关232。包括第一电阻234和第二电阻236的电阻分压器网络耦接到开关231，开关231传输在连接第一电阻234和第二电阻236的节点处生成的电压。正如下文中将更详细地描述的，第一和第二电阻234和236中的一个或两个可以是可变电阻，以使得能够设定连接第一和第二电阻的节点处的共模电压。
当RX模式控制信号为高电平时，开关231闭合以向耦接电阻238和240的第一端子的节点提供共模电压，其中电阻238的第二端子耦接到输入/输出焊垫202，而电阻240的第二端子耦接到输入/输出焊垫204。相应地，在RX模式期间，电阻238在共模电压和输入/输出焊垫202之间起到上拉电阻的作用，以将输入/输出焊垫拉到预定直流电压，该预定直流电压提供偏置，耦接到I/O焊垫的输入信号围绕该偏置摆动。例如，如果共模电压是800毫伏(mv)以及输入振幅是1.2伏特，则交流耦合的输入信号将在200mv到1.4伏特之间摆动。同样地，电阻240在共模电压和输入/输出焊垫204之间起上拉电阻的作用。耦接到输入/输出焊垫202和204的输入信号分别耦接到输入缓冲器206的晶体管208和214的栅极。在晶体管208和214漏极的处输入缓冲器的输出被耦接到CML-到-CMOS转换器电路，CML-到-CMOS转换器电路将参考图6在下文进行更详细地描述。
在发送模式，RX模式控制信号为低电平，生成了高电平的TX模式控制信号，高电平的TX模式控制信号闭合开关并且将参考电压Vdd耦接到耦合电阻238和240的节点。发送驱动电路241被配置为向输入/输出焊垫202和204提供作为输出信号而生成的差分信号。发送驱动电路241包括被耦接以接收Dout_b信号的反相器242，Dout_b信号的反相信号被耦接到晶体管244的栅极，用于在输入/输出焊垫202处生成信号。同样地，反相器246被耦接以接收Dout信号，Dout信号的反相信号耦接到晶体管248的栅极，用于在输入/输出焊垫204处生成信号。反相器242和246较佳地为偏斜反相器(skewed inverter)，将参考图7和图8在下文进行更详细的描述。电流源250耦接到晶体管244和248的源极，该电流源250选择性地在发送模式打开以及在接收模式关闭。晶体管244和248的栅极可以被拉高(即，Dout和Dout_b被拉低)，其中晶体管244和248可以稍微打开。但是，由于电流源250是关闭的，因此稍微打开的晶体管244和248将不会损害性能。
电阻238和240可以是50欧姆(ohm)电阻，其具有作为RX缓冲器的终端(termination)和TX驱动器的终端/负载的双重功能。在如图3所示的接收模式，被RX模式控制信号栅选(gated)的开关231闭合，而被TX模式控制信号栅选的开关232断开。输入信号从输入/输出焊垫202和204分别流向输入缓冲器206的晶体管208和214。由电阻238和240提供的100欧姆的差分终端电阻终止了输入路径，以减轻反射问题。出于应力保护和改善CDM性能考虑，输入缓冲器206的晶体管208和214可以是厚氧化层NMOS器件晶体管。实现为差分放大器的输入级后接CML-到-CMOS级。
在如图4所示的发送模式中，被TX模式控制信号栅选的开关232闭合，而被RX模式控制信号栅选的开关231断开，为差分对的每个支路有效地形成50欧姆负载阻抗的CML输出驱动。发送驱动电路241的晶体管244和248较佳地为薄氧化层低压晶体管，以支持大的CML摆幅，在输入/输出焊垫202和204处的信号输出摆幅分别地取决于电流源的电流和电阻238和240上的电压降。在发送模式，输入/输出焊垫处的电压可以在Vdd和Vdd-IR之间摆动，其中I是电流源250生成的电流而R是电阻238或240的阻抗(取决于晶体管244或248是否开启以及电流是否流经电阻238或240)。前置驱动反相器242和246较佳地为偏斜CMOS反相器以确保合适的偏置和优良的共模回波损耗。三阱(triple-well)工艺优选地用于CMOS晶体管以改善带电器件模型(charged device model，CDM)静电放电(electrostatic discharge，ESD)保护，这将参考图9进行描述。
现在请转到图5的输入/输出电路的示意图，该输入/输出电路具有耦接到输出驱动器状态的保护电路。具体地，保护电路502耦接到晶体管244和248的源极。在接收模式下，晶体管244和248的源极可以被拉至Vdd以缓和栅极/漏极应力。在接收模式期间，供给给输入/输出焊垫202和204的输入摆幅可高达例如1.4伏特。如果晶体管244和248的源极接地(即，0伏特)，那么在晶体管244和248的源极和漏极之间存在1.4伏特的电势差。但是，如果晶体管244和248是薄氧化层晶体管，则氧化区域不能承受高于1.05伏特的电压。相应地，在接收模式期间，保护电路502将Vdd耦接到晶体管244和248的源极。也就是说，因为电流源250在接收模式过程中关闭且晶体管的源极浮动，所以将晶体管的源极拉至参考电压Vdd将减小晶体管244和248的源极和漏极的电势差，从而避免晶体管受到损害。保护电路502，以及开关231和232，可通过晶体管实现，该晶体管被耦接以在其栅极接收对应的控制模式信号，从而为给定的电压提供通路，其中控制模式信号可以通过存储在存储单元中的数据值来实现，例如通过与图1的输入/输出电路相关联的存储单元来实现。
现在转到图6，示出了CML-到-CMOS转换器600。具体地，用于接收(来自图2的输入缓冲器206的差分输出)输入的第一输入级包括耦接在参考电压Vdd和晶体管604之间的晶体管602，其在其栅极接收输入缓冲器206的差分输出的第一差分输出V-。晶体管604的源极被耦接到控制晶体管606的漏极，控制晶体管606在其栅极接收使能信号以使能CML-到-CMOS转换器600的操作。第二输入级包括耦接在参考电压Vdd和晶体管610之间的晶体管608，晶体管610的源极耦接到晶体管606的漏极。晶体管610的栅极被耦接以接收第二差分输出V+。输出级包括耦接在Vdd和输出节点之间的晶体管612，用于在晶体管612和晶体管614的漏极生成输出信号Vout。晶体管612的栅极耦接到晶体管608的栅极，并且如图所示，晶体管614的栅极耦接到晶体管616和618的漏极。晶体管616的栅极耦接到晶体管602的栅极，而晶体管618的栅极耦接到其漏极。虽然图6提供了CML-到-CMOS转换器的一个例子，可以理解的是，可以实现其他的电路配置以提供CML-到-CMOS的转换。
现在转到图7，该框图示出了图2的输出驱动器的前置驱动级。如图7所示，反相器242实现为与n沟道晶体管704串联耦接的p沟道晶体管702。同样地，反相器246实现为与n沟道晶体管708串联耦接的p沟道晶体管706。可以选择反相器的n沟道晶体管和p沟道晶体管的相对大小以提供偏斜(skew)。如图8顶部的时序图所示，提供了常规的反相器，其中该反相器的晶体管具有对称的上拉和下拉强度。以虚线示出的第二个时序图是偏斜反相器(skewed inverter)，其中p-沟道晶体管的上拉强度大于n沟道晶体管的下拉强度。两幅时序图的复合视图示出了偏斜反相器的交叉点高。众所周知，晶体管的强度可以通过调整晶体管的尺寸来改变。通过提供偏斜反相器，电流源250能够生成恒定输出。
现在转到图9，示出了CMOS反相器900的截面图，反相器900可以实现为前置驱动级的反相器。图9的反相器在三阱(triple-well)氧化层中实现并且包括具有n阱904的p型晶圆902。晶体管元件在衬底902和n阱904内形成。具体地，在n阱904的第一晶体管包括源极区域906，漏极区域908和位于栅极氧化层912之上的栅极接触910。还提供了体扩散区域914以允许偏置n阱904。如图所示，在衬底内的第二晶体管包括示出的源极区域916，漏极区域918和位于栅极氧化层922上的栅极接触920。第二扩散区域924允许偏置衬底。通过例子示出了可改善ESD保护的图9的反相器，应当理解，也可以使用其他的反相器电路。
现在转到图10，示出了根据一个实施例的用于对具有可编程资源进行编程的系统的示意图。具体地，计算机1002被耦接以从存储器1006接收电路设计1004，以及生成配置比特流，该配置比特流存储在非易失性存储器1006内。正如下文将更详细描述的，电路设计可以是高级设计(high level design)，例如，用硬件描述语言(HDL)定义的电路设计。同样地，计算机可以被配置为运行软件以生成存储在非易失性存储器的配置比特流，并且提供给集成电路1010，集成电路1010可为可编程集成电路，例如下文图10中描述的集成电路。正如下文将更详细描述的，配置比特流的比特用于配置集成电路的可编程资源，包括图1的输入/输出电路的存储单元。
现在转到图11，示出了包括如图1-7所示的电路的可编程资源的器件的框图。而具有可编程资源的器件可以以任何类型的集成电路器件实现，例如具有可编程资源的专用集成电路(ASIC)，其他包括专用可编程逻辑器件(PLDs)的器件。PLD的一种类型是复杂可编程逻辑器件(CPLD)。CPLD包括两个或多个“功能模块”，这些功能模块通过互连开关矩阵连接在一起并连接到输入/输出(I/O)资源。CPLD的每一功能模块包括两级的与/或(AND/OR)结构，与在可编程逻辑阵列(PLA)或可编程阵列逻辑(PAL)中使用的结构类似。另一种类型的PLD为现场可编程门阵列(FPGA)。在一种典型的FPGA中，可配置的逻辑块的阵列(CLB)耦接到可编程输入/输出块(IOB)。CLB和IOB通过具有层次结构的可编程布线资源相互连接。这些CLB、IOB以及可编程布线资源通常可以通过从芯片外存储器将配置比特流加载至FPGA的配置存储器单元来定制。对于这两种类型的可编程逻辑器件，器件的功能由出于该目的而被提供至器件的配置比特流的配置数据比特控制。配置数据比特可以存储在易失性存储器(例如，静态存储器单元，在FPGA以及一些CPLD中)，非易失性存储器(例如，闪存存储器，在一些CPLD中)，或其他任何类型的存储器单元。
图11的器件包括具有大量不同的可编程单元(tiles)的FPGA架构1100，可编程单元包括千兆比特收发器(MGT)1101，CLB 1102，随机存取内存模块(BRAM)1103，输入/输出模块(IOB)1104，配置和时钟逻辑(CONFIG/CLOCKS)1105,数字信号处理模块(DSP)1106，专用输入/输出模块(I/O)1107(例如，配置端口和时钟端口)，以及其他可编程逻辑1108，例如数字时钟管理器，模数转换器，系统监控逻辑等等。一些FPGA也包括专用处理器模块(PROC)1110，其可以用于执行例如软件应用。
在一些FPGA中，每一可编程模块包括可编程互连单元(INT)1111，可编程互连单元(INT)1111具有连接至每一相邻单元的对应互连元件以及从对应互连元件连接过来的标准化连接。因此，可编程互连元件共同实现所示出的FPGA的可编程互连结构。可编程互连元件1111也包括连接到同一个单元中的可编程逻辑元件和从同一个单元中的可编程逻辑元件连接过来的连接，如图11顶部所包括的例子所示。
例如，CLB 1102可以包括可配置逻辑元件(CLE)1112，其可以被编程以实现用户逻辑加上单个可编程互连元件1111。除了一个或多个可编程互连元件以外，BRAM 1103还可包括BRAM逻辑单元(BRL)1113。BRAM包括与配置逻辑模块的分布式RAM分离的专用存储器。典型地，一个单元中所包括的互连元件数量取决于该单元的高度。在图示出的实现中，BRAM单元具有与5个CLB相同的高度，但是也可以使用其他数量。除了适当数量的可编程互连元件以外，DSP单元1106还可以包括DSP逻辑元件(DSPL)1114。除了一个可编程互连元件1111的实例以外，例如，IOB 1104还可以包括例如两个输入/输出逻辑元件(IOL)的实例。器件的连接位置由提供给器件用于此用途的配置比特流的配置数据比特控制。响应于配置比特流的比特，可编程互连使得包括互连线的连接能够用于将各种信号耦接到可编程逻辑中的电路，或者耦接到例如BRAM或处理器的其他电路。
在图示出的实现中，接近晶粒中心的列区域用于配置、时钟或者其他控制逻辑。从列区域延伸的配置/时钟分配区1109(config/clock distribution regions)用于横跨FPGA宽度分配时钟和配置信号。一些利用图11所示架构的FPGA包括附加逻辑块，这些附加逻辑块破坏了组成FPGA大部分的规则的列状结构。附加逻辑块可以是可编程模块和/或专用逻辑。例如，如图11所示的处理器模块PROC 1110跨越了CLB和BRAM的几个列。
请注意，图11仅仅试图说明一种示例性的FPGA架构。一个列的逻辑块数量、列的相对宽度、列的数量和顺序、列所包括的逻辑块类型、逻辑块的相对尺寸，以及图11顶部包括的互连/逻辑实现仅仅是示例性的。例如，在一个实际的FPGA中，为了便于用户逻辑的有效实现，无论CLB在哪里出现，通常都包括多于一个相邻的CLB列。虽然图11的实现与具有可编程资源的集成电路相关，但是可以理解的是，下文中更详细描述的电路及方法可在任何类型的ASIC中实现。
现在转到图12，其示出了图11的器件的可配置逻辑元件的框图。具体地，图12以简化格式示出了图11的配置逻辑模块1102的可配置逻辑元件。在图12的实现中，切片(slice)M 1201包括四个查找表(LUTM)1201A-1201D，每一查找表由六个LUT数据输入端A1-A6、B1-B6、C1-C6和D1-D6驱动，并且每一查找表提供两个LUT输出信号O5和O6。来自LUT 1201A-1201D的O6输出端分别驱动切片的输出端A-D。LUT数据输入信号由FPGA互连结构通过输入多路复用器提供，输入多路复用器可由可编程互连元件1211实现，并且LUT输出信号也可以提供给互连结构。切片M还包括：驱动输出端AMUX-DMUX的输出选择多路复用器1211A-1211D；驱动存储单元1202A-1202D的数据输入端的多路复用器1212A-1212D；组合多路复用器(combinational multiplexer)1216,1218和1219；反弹多路复用器电路(bouncemultiplexer circuit)1222-1223；由反相器1205和多路复用器1206(其同时在输入时钟通路上提供了可选的反向)表示的电路；以及具有多路复用器1214A-1214D,1215A-1215D,1220-1221和OR门1213A-1213D的进位逻辑。所有这些元件耦接在一起在图12中示出。其中，用于多路复用器的选择输入没有在图12中示出，选择输入由配置存储单元控制。也就是说，存储在配置存储单元的配置比特流的配置比特耦接到多路复用器的选择输入以选择正确的输入到多路复用器。众所周知，为清晰起见，从图12以及本文其他选择的附图中略去了这些配置存储单元。
在图示出的实现中，每一存储单元1202A-1202D可被编程以用作同步或异步触发器或锁存器。通过对同步/异步(Sync/Asynch)选择电路1203进行编程，为切片中的所有四个存储单元实现在同步和异步功能之间的选择。当存储单元被编程以使得S/R(置位/复位)输入信号提供置位功能时，REV输入端提供复位功能。当存储单元被编程以使得S/R输入信号提供复位功能时，REV输入端提供置位功能。存储单元1202A-1202D由时钟信号CK计时，该时钟信号CK可由例如全局时钟网络或互连结构提供。这些可编程存储单元在FPGA设计领域是众所周知的。每个存储单元1202A-1202D向互连结构提供了被寄存器寄存的(registered)输出信号AD-DQ。因为每一LUT 1201A-1201D提供了两个输出信号O5和O6，因此LUT可以配置为用作具有5个共享输入信号(IN1-IN5)的两个5-输入LUT，或用作具有输入信号IN1-IN6的一个6输入LUT。
在图12的实现中，每一LUTM 1201A-1201D可工作在几种模式中的任何一种。当工作在查找表模式时，每一LUT具有六个数据输入信号IN1-IN6，这些输入信号由FPGA互连结构通过输入多路复用器提供。基于信号IN1-IN6的值，64个数据值中的一个可编程地从配置存储单元中选择。当工作在RAM模式时，每一LUT用作单个64位RAM或具有共享寻址的32位RAM。RAM的写数据通过输入端DI1(对于LUT1201A-1201C经由多路复用器1217A-1217C)提供给64位RAM，或通过输入端DI1和DI2输入给两个32位RAM。LUT RAM的RAM写操作由来自多路复用器1206的时钟信号CK和来自多路复用器1207的写使能信号WEN控制，多路复用器1207可以选择性地通过时钟使能信号CE或写使能信号WE。在移位寄存器模式，每一LUT用作两个16位移位寄存器，或两个16位移位寄存器串连耦接形成单个32位移位寄存器。移入(shift-in)信号由输入端DI1和DI2中的一个或两个提供。16位和32位移出(shift out)信号可以通过LUT输出端提供，32位移出信号也可以更直接地通过LUT输出端MC31提供。LUT 1201A的32位移出信号MC31也可以通过输出选择多路复用器1211D和CLE输出端DMUX提供给通用互连结构以用于移位寄存器链路。相应地，上述电路和方法可采用图11和图12的器件或任何其他合适的器件实现。
现在转到图13，流程图示出了在集成电路中实现输入/输出电路的方法。特别地，在步骤框1302中，提供了输入/输出焊垫。在步骤框1304中，当输入/输出焊垫实现为输入焊垫时，将共模电压耦接到输入/输出焊垫。在步骤框1306中，当输入/输出焊垫实现为输出焊垫时，将参考电压耦接到输入/输出焊垫。
现在转到图14，流程图示出了在集成电路中实现输入/输出电路的另一个方法。在步骤框1402中，在集成电路中提供了输入/输出焊垫。在步骤框1404中，确定输入/输出焊垫实现为输入焊垫还是输出焊垫。在步骤框1406中，当输入/输出焊垫实现为输入焊垫时，将共模电压耦接到输入/输出焊垫。在步骤框1408中，当输入/输出焊垫实现为输出焊垫时，将参考电压耦接到输入/输出焊垫。
现在转到图15，流程图示出了实现具有多个输入/输出电路的集成电路的方法。在步骤框1502中，在集成电路中提供多个输入/输出焊垫。在步骤框1504中，确定输入/输出焊垫实现为输入焊垫还是输出焊垫。在步骤框1506中，用于将多个输入/输出焊垫中的每一个焊垫配置实现为输入焊垫还是输出焊垫的配置数据被下载到集成电路中。在步骤框1508中，确定输入/输出焊垫是否被实现为输入焊垫。如果是，则在步骤框1510中，当输入/输出焊垫实现为输入焊垫时，利用配置数据，将共模电压耦接到输入/输出焊垫。如果不是，则在步骤框1512中，当输入/输出焊垫实现为输出焊垫时，利用配置数据，将参考电压耦接到输入/输出焊垫。然后，在步骤框1514中，确定是否还有更多待配置的输入/输出焊垫。在步骤框1516中，利用作为输入或输出焊垫的多个输入/输出焊垫操作电路。
图13-15的方法的各种特征可以用如所述的图1-12的电路或者用一些其他合适的电路来实现。虽然描述的方法的具体特征，但可以理解的是，方法的额外的特征，或者与这些特征相关的额外的细节，可以根据图1-13的公开来实现。
以上公开的实施例包括如下。
描述了在集成电路中实现的输入/输出电路。输入/输出电路包括第一输入/输出焊垫；以及耦接到第一输入/输出焊垫的电压控制电路；其中电压控制电路在第一输入/输出焊垫被实现为输入焊垫时将第一输入/输出焊垫处的电压设置为第一电压，并且在第一输入/输出焊垫被实现为输出焊垫时将第一输入/输出焊垫处的电压设置为第二电压。
可以应用下面的一个或多个。当第一输入/输出焊垫被实现为输入焊垫时，电压控制电路可将共模电压耦接到第一输入/输出焊垫。共模电压可以是可编程共模电压。电压控制电路可以包括具有可变电阻的电阻分压器电路，用以设置共模电压。输入/输出电路进一步可以包括第二输入/输出焊垫，其中第二输入/输出焊垫耦接到电压控制电路。输入/输出电路可进一步包括耦接到第一输入/输出焊垫和第二输入/输出焊垫的输入缓冲器。输入/输出电路还可进一步包括耦接到输入缓冲器的输出节点的CML-到-CMOS电路。
电压控制电路可以包括耦接到共模电压的第一开关，当第一输入/输出焊垫被实现为输入焊垫，第一开关使得共模电压能够耦接到第一输入/输出焊垫；以及耦接到参考电压的第二开关，当第一输入/输出焊垫被实现为输出焊垫时，第二开关使得参考电压能够耦接到第一输入/输出焊垫。
可以应用下面的一个或多个。第一开关可由第一存储单元控制，而第二开关可由第二存储单元控制。输入/输出电路可以进一步包括第二输入/输出焊垫，其中当第二输入/输出焊垫被实现为输入焊垫时，第二输入/输出焊垫耦接到共模电压。
在集成电路中实现输入/输出电路的方法也被公开。该方法包括提供第一输入/输出焊垫；当第一输入/输出焊垫被实现为输入焊垫时，耦接共模电压到第一输入/输出焊垫；以及当第一输入/输出焊垫被实现为输出焊垫时，耦接参考电压到第一输入/输出焊垫。
可以应用下面的一个或多个。耦接共模电压到第一输入/输出焊垫可以包括耦接可编程的共模电压。耦接共模电压或参考电压可以是基于至少一个存储单元中的数据。该方法可以进一步包括提供第二输入/输出焊垫，其中当第二输入/输出焊垫被实现为输入焊垫时，第二输入/输出焊垫被耦接到共模电压。
但是，可以认识到，在此描述了在集成电路中实现输入/输出电路的新的方法和器件。本领域的技术人员可以认识到，许多替换例和等同例可以存在，其包括所公开的方法和器件。因此，本发明不受之前的具体实施例限制，而仅仅以下权利要求所界定。

Claims (14)

1.一种在集成电路中实现的输入/输出电路，其特征在于，所述输入/输出电路包括：
形成输入/输出差分对的第一输入/输出焊垫和第二输入/输出焊垫，所述输入/输出差分对用于接收输入信号或发送输出信号；
耦接到所述输入/输出差分对的电压控制电路，其中所述电压控制电路被耦接以接收使能接收模式或发送模式的控制信号，以及响应于被使能的接收模式将所述输入/输出差分对处的电压拉向第一电压，或者响应于被使能的发送模式将所述输入/输出差分对处的电压拉向第二电压；
接收缓冲器，其包括接收器差分晶体管对，所述接收缓冲器响应于被使能的接收模式，基于通过所述输入/输出差分对接收的输入，可操作地输出接收器差分信号；以及
发送驱动电路，其包括发送器差分晶体管对，所述发送驱动电路响应于被使能的发送模式，通过所述输入/输出差分对可操作地发送发送器差分信号。
2.如权利要求1所述的输入/输出电路，其特征在于，所述接收缓冲器包括：
所述接收器差分晶体管对的第一接收器晶体管，其具有：耦接到所述第一输入/输出焊垫的栅极，通过第一接收器电阻耦接到电源电压的源极，以及通过电流宿耦接到地的漏极；以及
所述接收器差分晶体管对的第二接收器晶体管，其具有：耦接到所述第二输入/输出焊垫的栅极，通过第二接收器电阻耦接到电源电压的源极，以及通过所述电流宿耦接到地的漏极，
其中，所述差分信号包括第一信号和第二信号，所述第一信号基于在所述第一接收器晶体管的源极和所述第一接收器电阻之间的第一接收器输出节点，而所述第二信号基于在所述第二接收器晶体管的源极和所述第二接收器电阻之间的第二接收器输出节点。
3.如权利要求1所述的输入/输出电路，其特征在于，所述发送驱动电路包括：
所述发送器差分晶体管对的第一发送器晶体管，其具有：通过电流源耦接到地的漏极，耦接到所述第一输入/输出焊垫且通过第一电压降交叉电阻耦接到所述电压控制电路的源极，以及通过反相器耦接到反向发送器输入的栅极；以及
所述发送器差分晶体管对的第二发送器晶体管，其具有：通过电流源耦接到地的漏极，耦接到所述第二输入/输出焊垫且通过第二电压降交叉电阻耦接到所述电压控制电路的源极，以及通过反相器耦接到正向发送器输入的栅极，所述反向发送器输入和所述正向发送器输入共同构成发送器输入差分对。
4.如权利要求1所述的输入/输出电路，其特征在于，所述电压控制电路包括具有可变电阻的电阻分压器，用以设置所述第一电压。
5.如权利要求3所述的输入/输出电路，其特征在于，所述电流源包括可变电流源，其响应于被使能的接收模式不传递电流。
6.如权利要求1所述的输入/输出电路，其特征在于，还包括保护电路，所述保护电路响应于被使能的接收模式可操作地将所述发送器差分晶体管对的漏极耦接到所述第二电压。
7.如权利要求1所述的输入/输出电路，其特征在于，还包括CML-到-CMOS电路，其被耦接以接收所述接收器差分信号。
8.如权利要求2所述的输入/输出电路，其特征在于，所述电压控制电路包括：
耦接到所述第一电压的第一开关，所述第一开关响应于被使能的接收模式使得所述第一电压能够耦接到所述输入/输出差分对；以及
耦接到参考电压的第二开关，所述第二开关响应于被使能的发送模式使得所述参考电压能够耦接到所述输入/输出差分对。
9.如权利要求8所述的输入/输出电路，其特征在于，所述第一开关由第一存储单元控制，而所述第二开关由第二存储单元控制。
10.如权利要求1所述的输入/输出电路，其特征在于，所述第一输入/输出焊垫耦接到第一交流耦合电容，而所述第二输入/输出焊垫耦接到第二交流耦合电容。
11.一种在集成电路中实现输入/输出电路的方法，其特征在于，所述方法包括：
接收控制信号，所述控制信号使能接收模式或发送模式，以及
响应于所述控制信号，响应于被使能的接收模式将输入/输出差分对处的电压拉向第一电压，或响应于被使能的发送模式将所述输入/输出差分对处的电压拉向第二电压，所述输入/输出差分对被用于接收输入信号或发送输出信号；
响应于被使能的接收模式，通过包括接收器差分晶体管对的接收缓冲器，输出接收器差分信号，所述接收器差分信号是基于通过所述输入/输出差分对接收的输入；
响应于被使能的接收模式，通过包括发送器差分晶体管对的发送驱动电路，通过所述输入/输出差分对来发送发送器差分信号。
12.如权利要求11所述的方法，其特征在于，所述第一电压包括可编程电压。
13.如权利要求11所述的方法，其特征在于，输出所述接收器差分信号包括：通过接收缓冲器输出所述接收器差分信号，所述接收缓冲器包括：
所述接收器差分晶体管对的第一接收器晶体管，其具有耦接到第一输入/输出焊垫的栅极，通过第一接收器电阻耦接到电源电压的源极，以及通过电流宿耦接到地的漏极；以及
所述接收器差分晶体管对的第二接收器晶体管，其具有耦接到第二输入/输出焊垫的栅极，通过第二接收器电阻耦接到电源电压的源极，以及通过所述电流宿耦接到地的漏极，
其中，所述差分信号包括第一信号和第二信号，所述第一信号基于在所述第一接收器晶体管的源极和所述第一接收器电阻之间的第一接收器输出节点，而所述第二信号基于在所述第二接收器晶体管的源极和所述第二接收器电阻之间的第二接收器输出节点。
14.如权利要求11所述的方法，其特征在于，通过所述发送驱动电路发送所述发送器差分信号包括：通过所述发送驱动电路发送所述差分信号，所述发送驱动电路包括：
所述发送器差分晶体管对的第一发送器晶体管，其具有：通过电流源耦接到地的漏极，耦接到第一输入/输出焊垫且通过第一电压降交叉电阻耦接到电压控制电路的源极，以及通过反相器耦接到反向发送器输入的栅极；以及
所述发送器差分晶体管对的第二发送器晶体管，其具有：通过电流源耦接到地的漏极，耦接到第二输入/输出焊垫且通过第二电压降交叉电阻耦接到所述电压控制电路的源极，以及通过反相器耦接到正向发送器输入的栅极，所述反向发送器输入和所述正向发送器输入共同构成发送器输入差分对。
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