JP2016534647A - 入出力回路および入出力回路を実現する方法 - Google Patents

Abstract

集積回路（１００）で実現される入出力回路（１０２）が記載される。入出力回路は、入出力パッド（２０２，２０４）と、入出力パッドに結合される電圧制御回路（２２９）とを備える。電圧制御回路は、入出力パッドが入力パッドとして実現されたとき、入出力パッドの電圧を第１の電圧で設定し（ＲＸモード制御：ハイ）、入出力パッドが出力パッドとして実現されたとき、入出力パッドの電圧を第２の電圧で設定する（ＲＸモード制御：ロー）。集積回路において入出力回路を実現する方法もまた記載される。

Description

この開示は、一般に集積回路装置に関し、特に、入出力回路および入出力回路を実現する方法に関する。

背景
集積回路は、多種多様な電子装置において重要な構成要素である。どの製品においても、集積回路装置を改善する努力が常になされている。他の改善と並んで、集積回路の大きさを低減し集積容量を高める努力は常時なされている。しかしながら、集積回路の大きさを低減しまたは集積回路の容量を高めるほど、十分な数の入出力（Ｉ／Ｏ）ピンを与えることがより困難になる。データは、装置の入出力ピンを経由して、集積回路装置にまたは集積回路装置から転送される。集積回路の複雑性が上がるにつれて、入出力ピンに対する要件も増加する。集積回路の柔軟性を改善するための努力も行なわれている。しかしながら、従来の集積回路装置は、入出力回路に対して柔軟性を与えていない。

概要
集積回路で実現される入出力回路が記載される。入出力回路は、第１の入出力パッドと、第１の入出力パッドに結合される電圧制御回路とを備え、電圧制御回路は、第１の入出力パッドが入力パッドとして実現されたとき、第１の入出力パッドの電圧を第１の電圧で設定し、第１の入出力パッドが出力パッドとして実現されたとき、第１の入出力パッドの電圧を第２の電圧で設定する。

他の実現例によると、集積回路で実現される入出力回路は、第１の入出力パッドと、共通モード電圧に結合される第１のスイッチとを備え、第１のスイッチは、第１の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第１の入出力パッドに結合させ、入出力回路は、さらに、基準電圧に結合される第２のスイッチを備え、第２のスイッチは、第１の入出力パッドが出力パッドとして実現されたとき、基準電圧を第１の入出力パッドに結合させる。

集積回路において入出力回路を実現する方法が開示される。当該方法は、第１の入出力パッドを与えることと、第１の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第１の入出力パッドに結合させることと、第１の入出力パッドが出力パッドとして実現されたとき、基準電圧を第１の入出力パッドに結合させることとを含む。

入出力ポートを実現する集積回路装置のブロック図である。 入出力回路のブロック図である。 入力信号を受けるように構成された図２の入出力回路の実現を示すブロック図である。 信号を転送するように構成された図２の入出力回路の実現を示すブロック図である。 出力駆動器段に結合された保護回路を有する入出力回路のブロック図である。 ＣＭＬ−ＣＭＯＳ変換器のブロック図である。 図２の出力駆動器段の前駆動器段を示すブロック図である。 図７の前駆動器段の動作を示すタイミング図である。 前駆動器段のＣＭＯＳ反転器の断面図である。 プログラム可能なリソースを有する装置をプログラムするためのシステムのブロック図である。 図１〜９の回路を実現し得るプログラム可能なリソースを有する装置のブロック図である。 図１１の装置の構成可能な論理素子のブロック図である。 集積回路において入出力回路を実現する方法を示すフロー図である。 集積回路において入出力回路を実現する他の方法を示すフロー図である。 複数の入出力回路を有する集積回路を実現する方法を示すフロー図である。

詳細な説明
ここで図１を参照して、入出力ポートを実現する集積回路装置のブロック図が示される。図１の回路は、制御回路１０４およびプログラム可能なリソース１０６に結合された入出力（Ｉ／Ｏ）回路１０２を有する集積回路１００において実現される。プログラム可能なリソースは、使用者選択の回路設計を実現するために回路の使用者によって構成可能な回路素子を含む。以下により詳細に記載されるように、プログラム可能なリソースは、図１１および１２に関連して記載されるプログラム可能な論理のようなプログラム可能な論理を含み得る。

プログラム可能なリソースにおいて実現される回路は、集積回路１００にダウンロードされる構成ビットストリームに従って実現され得る。以下により詳細に記載されるように、プログラム可能なリソース１０６は、構成メモリ１０８を含む。一般に、構成メモリ１０８は、構成ビットストリームの構成ビットに基づいて、プログラム可能なリソースを構成するためのメモリセルを含む。単一構成のリソースブロック１０６および構成メモリ１０８が示されるものの、所与の集積回路は、構成メモリによって制御される構成可能なリソースを有する複数のブロックを含み得る。また、集積回路１００は、構成データを蓄積するために、プログラム可能なリソースの外部に不揮発性メモリのようなメモリ１１２を含み得る。

集積回路１００はまた、たとえば入出力ポート１１４〜１１６に結合される他の演算回路１１３をも含み得る。演算回路１１３は、演算回路から分離されて示されるが、演算回路は、プログラム可能なリソース１０６の一部であり得ることは理解されるべきである。入出力回路１０２および１０４〜１１６の全部またはいくつかは、メモリ素子に結合され得る。たとえば、入出力回路１０２は、メモリ素子１１８および１２０によって制御され得、入出力回路１１４は、メモリ素子１２２および１２４によって制御され得、入出力回路１１６は、メモリ素子１２６および１２８によって制御され得る。２つのメモリ素子は、各入出力回路とともに示されるが、以下により詳細に記載されるように、より多いまたはより少ない数のメモリ素子が実現され得ることは理解されるべきである。さらに、入出力回路はプログラム可能なリソース１０６から分離して示され、メモリ素子は構成メモリ１０８から分離して示されるが、入出力回路はプログラム可能なリソースであり、入出力回路１０２、１１４、１１６と関連するメモリ素子は構成メモリ１０８の一部であり得ることは理解されるべきである。

構成制御器１１０は、構成データを構成メモリ１０８にロードするために、制御回路１０４の一部としてまたは制御回路１０４から分離して実現され得る。構成データは、Ｉ／Ｏポート１０２を経由して、または制御回路１０４およびメモリ１１２を経由して、構成制御器１１０によって直接ロードされ得る。図１の回路は、たとえば、下記に記載されるようなプログラム可能な論理素子、またはプログラム可能な一部の回路を有する特定用途向け集積回路（ＡＳＩＣ）のような、プログラム可能なリソースを有するどのような装置でもあり得る。

以下により詳細に記載されるように、構造および回路設計は、交流（ＡＣ）結合された低電圧リンクのための統合された双方向入出力回路に達する。当該回路は、入力での大きな振幅および大きなプログラム可能な出力振幅を支持する双方向クロッキングを可能にする。当該回路では、ＡＣ結合モードにおいて５０オームのインピーダンスで入力信号を受けるか出力信号を送信するのに同じピンを使用することができる。低電圧環境で提示される電圧ストレス問題（すなわち、入力振幅が２．４Ｖｐｐの大きさを取り得る場合、差動振幅および出力振幅は、１Ｖ供給から８００ｍＶｐｐまでの差動振幅をサポートする必要があること）も解決される。

上記回路のある局面では、データを送受信するのに同じピンが用いられ、分離したピンを受信バッファおよび送信駆動器に結合する必要がなくなり、ハードウェア費用およびピン使用を低減させる、構成可能な設計が与えられる。使用者は、データを送受信するのにピンが用いられるかどうかを確立するために当該回路をプログラムし得、データを送受信するのに同じハードウェアを再利用し得る。

図２に示されるように、入出力回路２００は、たとえば１以上の入出力回路１０２、１１４または１１６として実現され得、一対の入出力パッド２０２（ＩＯ＿Ｐと表記）および２０４（ＩＯ＿Ｎと表記）を含み、入出力パッドの各々が受信バッファ２０６に結合される。受信バッファ２０６は、入力パッド２０２に結合されるゲートと、（基準電圧Ｖｄｄに結合される端子を有する）第１のプルアップ抵抗２１０に結合されるドレインと、電流源２１２に結合されるソースとを有する第１の入力トランジスタ２０８を含む。入出力パッド２０４は、第２のプルアップ抵抗２１６と電流源２１２との間に結合された第２の入力トランジスタ２１４のゲートに結合される。オフチップキャパシタであり得るＡＣ結合キャパシタ２１８および保護回路２２０および２２２もまた、入出力パッド２０２に結合される。同様に、オフチップキャパシタであり得るＡＣ結合キャパシタ２２４および保護回路２２６および２２８は、入出力パッド２０４に結合される。

電圧制御回路２２９は、入出力パッド２０２および２０４で電圧を制御するように結合される。特に、反転器２３０およびスイッチ２３１の制御端子は、受信モード制御信号（ＲＸモード制御）を受けるように結合され、反転器２３０の出力で生成される信号の反転信号は、スイッチ２３２を制御するように結合される送信モード制御信号（ＴＸモード制御）である。第１の抵抗２３４および第２の抵抗２３６を含む抵抗分割器ネットワークは、第１の抵抗２３４および第２の抵抗２３６を接続するノードで生成される電圧を通すスイッチ２３１に結合される。以下により詳細に記載されるように、第１および第２の抵抗２３４および２３６の一方または両方は、第１および第２の抵抗を接続するノードで共通モード電圧を設定することが可能な可変抵抗であり得る。

ＲＸモード制御信号がハイの場合、スイッチ２３１は、抵抗２３８および２４０の第１の端子を結合するノードに共通モード電圧を与えるように閉じられ、抵抗２３８の第２の端子は、入出力パッド２０２に結合され、抵抗２４０の第２の端子は、入出力パッド２０４に結合される。よって、ＲＸモードの間、抵抗２３８は、Ｉ／Ｏパッドに結合される入力信号が振れる周辺でオフセットを与える所定のＤＣ電圧に入出力パッドを引き上げるために、共通モード電圧と入出力パッド２０２との間でプルアップ抵抗として機能する。たとえば、共通モード電圧が８００ミリボルト（ｍｖ）で入力振幅が１．２ボルトの場合、ＡＣ結合された入力信号は、２００ｍｖから１．４ボルトまで振動し得る。同様に、抵抗２４０は、共通モード電圧と入出力パッド２０４との間のプルアップ抵抗として機能し得る。入出力パッド２０２および２０４に結合される入力信号は、入力バッファ２０６のトランジスタ２０８および２１４のゲートにそれぞれ結合される。トランジスタ２０８および２１４のドレインでの入力バッファの出力は、ＣＭＬ−ＣＭＯＳ変換器回路に結合され、これは図６に関連して以下でより詳細に記載される。

送信モードでは、ＲＸモード制御信号はローであり、スイッチを閉じノード結合抵抗２３８および２４０に基準電圧Ｖｄｄを結合するハイのＴＸモード制御信号を生成する。送信駆動器回路２４１は、入出力パッド２０２および２０４に対する出力信号として生成される差動信号を与えるように構成される。送信駆動器回路２４１は、Ｄｏｕｔ＿ｂ信号を受けるように結合される反転器２４２を含み、その反転信号は、入出力パッド２０２で信号を生成するためにトランジスタ２４４のゲートに結合される。同様に、反転器２４６は、Ｄｏｕｔ信号を受けるように結合され、その反転信号は、入出力パッド２０４で信号を生成するためにトランジスタ２４８のゲートに結合される。図７および８に関連して以下により詳細に記載されるように、反転器２４２および２４６は、好ましくはスキュード反転器である。電流源２５０は、トランジスタ２４４および２４８のソースに結合され、送信モードで選択的にオンし、受信モードで選択的にオフする。トランジスタ２４４および２４８のゲートは、ハイに引き上げられ得（つまり、ＤｏｕｔおよびＤｏｕｔ＿ｂはローに引き下げられ）、トランジスタ２４４および２４８は弱くオンされ得る。しかしながら、電流源２５０がオフとなるため、弱くオンされたトランジスタ２４４および２４８は、動作を損なわない。

抵抗２３８および２４０は、ＲＸバッファのための終端およびＴＸ駆動器の終端／負荷として働く二重の機能を有する５０オームの抵抗であり得る。図３に示される受信モードでは、ＲＸモード制御信号によって開閉されるスイッチ２３１は閉じ、ＴＸモード制御信号によって開閉されるスイッチ２３２は開く。入力信号は、入出力パッド２０２および２０４から入力バッファ２０６のトランジスタ２０８および２１４にそれぞれ流れる。抵抗２３８および２４０によって与えられる１００オームの差動終端抵抗は、反射に関する問題を軽減するために入力経路を終端する。入力バッファ２０６のトランジスタ２０８および２１４は、ストレス保護および改善されたＣＤＭ動作のための厚い酸化物ＮＭＯＳ素子トランジスタであり得る。差動増幅器として実現される入力段は、ＣＭＬ−ＣＭＯＳ段によって続けられる。

図４に示される送信モードでは、ＴＸモード制御信号によって開閉されるスイッチ２３２は閉じ、ＲＸモード制御信号によって開閉されるスイッチ２３１は開き、差動対の各脚に対しＣＭＬ出力駆動器を５０オームの負荷抵抗で効果的に形成する。送信駆動器回路２４１のトランジスタ２４４および２４８は、大きなＣＭＬ振幅を支持するために、好ましくは薄い酸化物の低電圧トランジスタであり、入出力パッド２０２および２０４での信号の出力振幅は、電流源の電流および抵抗２３８および２４０間の電圧低下にそれぞれ依存する。送信モードでは、入出力パッドでの電圧はＶｄｄとＶｄｄ−ＩＲとの間で振動し得、Ｉは電流源２５０によって生成される電流であり、Ｒは（トランジスタ２４４または２４８がオンで電流が抵抗２３８または３４０を通じて流れるかどうかに応じて）抵抗２３８または２４０の抵抗値である。前駆動反転器２４２および２４６は、適当なバイアス付加および適当な共通モード帰還損失を保証するために、スキュードＣＭＯＳ反転器が好ましい。図９に関連して記載されるように、荷電素子モデル（ＣＤＭ）静電放電（ＥＳＤ）保護を改善するために、ＣＭＯＳトランジスタにおいて三重井戸の製造工程が好ましくは用いられる。

ここで図５を参照して、入出力回路のブロック図は、出力駆動器の状態に結合される保護回路を有する。特に、保護回路５０２は、トランジスタ２４４および２４８のソースに結合される。受信モードでは、トランジスタ２４４および２４８のソースは、ゲート／ドレインのストレスを軽減するためにＶｄｄに引き上げられ得る。また、受信モードでは、入出力パッド２０２および２０４にフィードされる入力は、たとえば１．４ボルトの高さに振動し得る。トランジスタ２４４および２４８のソースが接地（すなわち、０ボルト）の場合、トランジスタ２４４および２４８のソースおよびドレインの間に１．４ボルトの電位差が生じる。しかしながら、トランジスタ２４４および２４８が薄い酸化物のトランジスタである場合、酸化物領域は、１．０５ボルトより大きい電圧となることはありえない。したがって、受信モードの間、保護回路５０２は、Ｖｄｄをトランジスタ２４４および２４８のソースに結合する。つまり、電流源２５０は受信モードの間オフでありトランジスタのソースは浮いているため、トランジスタのソースを基準電圧Ｖｄｄに引き上げるとトランジスタ２４４および２４８のソースおよびドレインの間の電位差が減少し、そのためトランジスタへのいかなる損失も防ぐ。スイッチ２３１および２３２のみならず保護回路５０２も、所与の電圧に対して経路を与えるためにそのゲートでそれぞれの制御モード信号を受けるように結合されるトランジスタによって実現され得、制御モード信号は、図１の入出力回路に関連したメモリ素子のようなメモリ素子に蓄積されたデータ値によって実現され得る。

ここで図６を参照して、ＣＭＬ−ＣＭＯＳ変換器６００のブロック図が示される。特に、（図２の入力バッファ２０６の差動出力からの）入力を受けるための第１の入力段は、基準電圧Ｖｄｄとトランジスタ６０４との間に結合されたトランジスタ６０２を含み、当該トランジスタは、そのゲートで入力バッファ２０６の差動出力の第１の差動出力Ｖ₋を受ける。トランジスタ６０４のソースは、ＣＭＬ−ＣＭＯＳ変換器６００の動作を可能にするためにそのゲートで可能化信号を受ける制御トランジスタ６０６のドレインに結合される。第２の入力段は、基準電圧Ｖｄｄとトランジスタ６１０との間に結合されるトランジスタ６０８を含み、そのソースは、トランジスタ６０６のドレインに結合される。トランジスタ６１０のゲートは、第２の差動出力Ｖ_＋を受けるように結合される。出力段は、トランジスタ６１２およびトランジスタ６１４のドレインで出力信号Ｖｏｕｔを生成するために、Ｖｄｄと出力ノードとの間に結合されるトランジスタ６１２を含む。示されるように、トランジスタ６１２のゲートは、トランジスタ６０８のゲートに結合され、トランジスタ６１４のゲートは、トランジスタ６１６および６１８のドレインに結合される。トランジスタ６１６のゲートは、トランジスタ６０２のゲートに結合される一方、トランジスタ６１８のゲートは、そのドレインに結合される。図６の回路は、ＣＭＬ−ＣＭＯＳ変換器の一例を与える一方、ＣＭＬ−ＣＭＯＳ変換を与えるために他の回路配置も実現され得ることは理解されるべきである。

ここで図７を参照して、ブロック図は、図２の出力駆動器の前駆動器段を示す。図７に示されるように、反転器２４２は、ｎチャネルトランジスタ７０４と直列に結合されたｐチャネルトランジスタ７０２として実現される。同様に、反転器２４６は、ｎチャネルトランジスタ７０８と直列に結合されたｐチャネルトランジスタ７０６として実現される。反転器のｎチャネルトランジスタおよびｐチャネルトランジスタのの相対的な大きさは、スキューを与えるために選択され得る。図８の１番目のタイミング図に示されるように、通常の反転器が与えられ、反転器のトランジスタは、対称的な引き上げの強度および引き下げの強度を有する。破線で示される２番目のタイミング図は、スキュード反転器を示し、ｐチャネルトランジスタの引き上げ強度は、ｎチャネルトランジスタの引き下げ強度より大きい。２つのタイミング図の合成図は、スキュード反転器の高い交わりを示す。よく知られているように、トランジスタの強さは、トランジスタの寸法を変えることによって変化し得る。スキュード反転器を与えることにより、電流源２５０は、一定の出力を生成することができる。

ここで図９を参照して、前駆動器段の反転器として実現され得るＣＭＯＳ反転器９００の断面図が示される。図９の反転器は、三重井戸の酸化物で実現され、ｎ井戸９０４を有するｐ型のウェハー９０２を含む。トランジスタ素子は、基板９０２およびｎ井戸９０４で形成される。特に、ｎ井戸９０４における第１のトランジスタは、ゲート酸化物９１２に対して、ソース領域９０６、ドレイン領域９０８およびゲート接触９１０を含む。本体拡散領域９１４もまた、ｎ井戸９０４へのバイアスを可能にするように設けられる。基板における第２のトランジスタは、示されるように、ゲート酸化物９２２に対して、ソース領域９１６、ドレイン領域９１８およびゲート接触９２０を含む。第２の拡散領域９２４は、基板へのバイアスを可能にする。ＥＳＤ保護を改善する図９の反転器が一例として示されるが、他の反転器回路も使用され得ることは理解されるべきである。

ここで図１０を参照して、実現例に従ってプログラム可能なリソースを有する装置をプログラムするためのシステムのブロック図が示される。特に、コンピュータ１００２は、メモリ１００６から回路設計１００４を受けるように結合され、不揮発性メモリ１００６に記憶される構成ビットストリームを生成する。以下により詳細に記載されるように、回路設計は、ハードウェア記述言語（ＨＤＬ）で規定される回路設計のように高レベルの設計であり得る。また、コンピュータは、不揮発性メモリ１００８に記憶され、図１０において下記に記載される集積回路のようなプログラム可能な集積回路であり得る集積回路１０１０に与えられる、構成ビットストリームを生成するソフトウェアを実現するように構成され得る。以下により詳細に記載されるように、構成ビットストリームのビットは、図１の入出力回路のメモリ素子を含む集積回路のプログラム可能なリソースを構成するために使用される。

ここで図１１を参照して、図１〜７の回路を含むプログラム可能なリソースを有する装置のブロック図が示される。プログラム可能なリソースを有する装置は、プログラム可能なリソースを有する特定用途向け集積回路（ＡＳＩＣ）のような、いかなる型の集積回路装置においても実現され得るが、他の装置は、専用のプログラム可能な論理装置（ＰＬＤ）を含む。ＰＬＤの１つの型が、複合プログラム可能論理装置（ＣＰＬＤ）である。ＣＰＬＤは、相互接続スイッチマトリックスによって入出力（Ｉ／Ｏ）リソースとともにに接続される２以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラム可能な論理アレイ（ＰＬＡ）またはプログラム可能なアレイ論理（ＰＡＬ）の装置で使用されるものと同様に、２レベルのＡＮＤ／ＯＲ構造を含む。ＰＬＤの他の型は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。典型的なＦＰＧＡでは、構成可能な論理ブロック（ＣＬＢ）のアレイは、プログラム可能な入出力ブロック（ＩＯＢ）に結合される。ＣＬＢおよびＩＯＢは、プログラム可能な経路リソースの階層によって相互接続される。これらのＣＬＢ、ＩＯＢおよびプログラム可能な経路リソースは、典型的にはオフチップメモリからＦＰＧＡの構成メモリセルに構成ビットストリームをロードすることによってカスタマイズされる。プログラム可能な論理装置のこれらの型の両方に対し、装置の機能は、その目的のために装置に与えられる構成ビットストリームの構成データビットによって制御される。構成データビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤにおけるような静的メモリセル）において、不揮発性メモリ（たとえば、いくつかのＣＰＬＤにおけるようなフラッシュメモリ）において、または他の型のメモリセルにおいて、記憶され得る。

図１１の装置は、多重ギガビット送受信器（ＭＧＴ）を含む数多くの異なるプログラム可能なタイル１１０１と、ＣＬＢと、ランダムアクセスメモリブロック（ＢＲＡＭ）１１０３と、入出力ブロック（ＩＯＢ）１１０４と、構成およびクロック論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１１０５と、ディジタル信号処理ブロック（ＤＳＰ）１１０６と、専門入出力ブロック（Ｉ／Ｏ）１１０７（たとえば、構成ポートおよびクロックポート）と、ディジタルクロック管理部、アナログ−ディジタル変換器、システム監視論理などのような他のプログラム可能な論理１１０８とを有する、ＦＰＧＡアーキテクチャ１１００を含む。いくつかのＦＰＧＡはまた、たとえばソフトウェア応用を実現するのに用いられ得る専用プロセッサブロック（ＰＲＯＣ）１１１０を含む。

いくつかのＦＰＧＡでは、各プログラム可能なタイルは、各々の隣接するタイルにおいて対応する相互接続素子におよび対応する相互接続素子からの標準化された接続を有するプログラム可能な相互接続素子（ＩＮＴ）１１１１を含む。それゆえ、ともに取得されるプログラム可能な相互接続素子は、説明されるＦＰＧＡのためのプログラム可能な相互接続構造を実現する。プログラム可能な相互接続素子１１１１はまた、図１１の一番上に含まれる例に示されるような、同じタイル内のプログラム可能な論理素子におよびプログラム可能な論理素子からの接続を含む。

たとえば、ＣＬＢ１１０２は、使用者論理に加えて単一のプログラム可能な相互接続素子１１１１を実現するようにプログラムされ得る構成可能な論理素子（ＣＬＥ）１１１２を含み得る。ＢＲＡＭ１１０３は、１以上のプログラム可能な相互接続素子に加えてＢＲＡＭ論理素子（ＢＲＬ）１１１３を含み得る。ＢＲＡＭは、構成論理ブロックの分散ＲＡＭから分離した専用メモリを含む。典型的には、タイルに含まれる相互接続素子の数は、当該タイルの高さに依存する。図示された実現例では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数も使用され得る。ＤＳＰタイル１１０６は、適当な数のプログラム可能な相互接続素子に加えてＤＳＰ論理素子（ＤＳＰＬ）１１１４を含み得る。ＩＯＢ１１０４は、プログラム可能な相互接続素子１１１１の一例に加えて、たとえば入出力論理素子（ＩＯＬ）１１１５の２つの例を含み得る。装置の接続位置は、その目的のために装置に与えられる構成ビットストリームの構成データビットによって制御される。プログラム可能な相互接続は、構成ビットストリームのビットに応じて、プログラム可能な論理で実現される回路ないしはＢＲＡＭまたはプロセッサのような他の回路に種々の信号を結合するように用いられる相互接続線を含む接続を可能にする。

図示された実現例では、ダイの中央近くの柱状領域は、構成、クロックおよび他の制御論理に対して用いられる。この柱状域から延びる構成／クロック分布領域１１０９は、ＦＰＧＡの幅に渡ってクロックおよび構成信号を分配するのに用いられる。図１１に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を占める通常の柱状構造を乱す付加的な論理ブロックを含む。付加的な論理ブロックは、プログラム可能なブロックおよび／または専用論理であり得る。例えば、図１１に示されるプロセッサブロックＰＲＯＣ１１１０は、ＣＬＢおよびＢＲＡＭのいくつかの柱状域に及ぶ。

図１１は、例示的なＦＰＧＡアーキテクチャのみを示すよう意図されていることが留意される。柱状域における論理ブロックの数、柱状域の相対的な幅、柱状域の数および順序、柱状域に含まれる論理ブロックの型、論理ブロックの相対的な大きさ、および図１１の一番上に含まれる相互接続／論理の実現は、まったく例示的なものである。たとえば、実際のＦＰＧＡにおいて、使用者論理の効率的な実現を容易にするために、ＣＬＢがどこに現れても、１より多くの隣接するＣＬＢの柱状域が典型的には含まれる。図１１の実現化がプログラム可能なリソースを有する集積回路に関連する一方、下記により詳細に説明される回路および方法は、ＡＳＩＣのいかなる型においても実現され得ることは理解されるべきである。

ここで図１２を参照して、図１１における装置の構成可能な論理素子のブロック図が示される。特に、図１２は、簡素化された形式で、図１１の構成論理ブロック１１０２の構成可能な論理素子を示す。図１２の実現例において、スライスＭ１２０１は、４つの参照表（ＬＵＴＭ）１２０１Ａ〜１４０１Ｄを含み、各々は、６つのＬＵＴデータ入力端子Ａ１〜Ａ６、Ｂ１〜Ｂ６、Ｃ１〜Ｃ６およびＤ１〜Ｄ６によって駆動され、２つのＬＵＴ出力信号Ｏ５およびＯ６を与える。ＬＵＴ１２０１Ａ〜１２０１ＤからのＯ６出力端子は、スライス出力端子Ａ〜Ｄをそれぞれ駆動する。ＬＵＴデータ入力信号は、入力多重化装置を介してＦＰＧＡの相互接続構造によって供給され、入力多重化装置は、プログラム可能な相互接続素子１２１１によって実現され得、ＬＵＴ出力信号もまた、相互接続構造に供給される。スライスＭはまた、出力端子ＡＭＵＸ〜ＤＭＵＸを駆動する出力選択多重化装置１２１１Ａ〜１２１１Ｄと、メモリ素子１２０２Ａ〜１２０２Ｄのデータ入力端子を駆動する多重化装置１２１２Ａ〜１２１２Ｄと、結合多重化装置１２１６、１２１８および１２１９と、バウンス多重化装置回路１２２２〜１２２３と、反転器１２０５および多重化装置１２０６（これらは合わさって入力クロック経路上で選択的な反転を与える）によって表わされる回路と、多重化装置１２１４Ａ〜１２１４Ｄ、１２１５Ａ〜１２１５Ｄ、１２２０〜１２２１および排他的ＯＲゲート１２１３Ａ〜１２１３Ｄを有する桁上げ論理とを含む。これらの素子のすべては、図１２に示されるように共に結合される。選択入力は、図１２に表わされる多重化装置に対して示されていないが、構成メモリセルによって制御される。つまり、構成メモリセルに記憶される構成ビットストリームの構成ビットは、多重化装置に正しい入力を選択させるために多重化装置の選択入力に結合される。これらの構成メモリセルは、よく知られているため、明確化のため、ここで選択された他の図とともに図１２からも省略されている。

図示された実現例では、各メモリ素子１２０２Ａ〜１２０２Ｄは、同期または非同期のフリップフロップまたはラッチとして機能するようにプログラムされ得る。同期および非同期の機能間の選択は、同期／非同期の選択回路１２０３をプログラムすることによって、スライスのすべての４つのメモリ素子に対してなされる。Ｓ／Ｒ（セット／リセット）入力信号がセット機能を与えるようにメモリ素子がプログラムされる場合、ＲＥＶ入力端子はリセット機能を与える。Ｓ／Ｒ入力信号がリセット機能を与えるようにメモリ素子がプログラムされる場合、ＲＥＶ入力端子はセット機能を与える。メモリ素子１２０２Ａ〜１２０２Ｄは、クロック信号ＣＫによってクロックされ、当該クロック信号は、たとえば広域クロック網または相互接続構造によって与えられ得る。そのようなプログラム可能なメモリ素子は、ＦＰＧＡ設計の分野においてよく知られている。各メモリ素子１２０２Ａ〜１２０２Ｄは、登録された出力信号ＡＱ〜ＤＱを相互接続構造に与える。各ＬＵＴ１２０１Ａ〜１２０１Ｄは、２つの出力信号Ｏ５およびＯ６を与えるため、ＬＵＴは、５つの共有される入力信号（ＩＮ１〜ＩＮ５）を有する２つの５入力ＬＵＴとして、または入力信号ＩＮ１〜ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成され得る。

図１２の実現例において、各ＬＵＴＭ１２０１Ａ〜１２０１Ｄは、いくつかのモードのどれでも機能し得る。参照表のモードにおいて、各ＬＵＴは、入力多重化装置を介してＦＰＧＡ相互接続構造によって供給される６つのデータ入力信号ＩＮ１〜ＩＮ６を有する。６４個のデータ値の１つは、信号ＩＮ１〜ＩＮ６の値に基づいて、構成メモリセルからプログラム可能に選択される。ＲＡＭモードでは、各ＬＵＴは、共有アドレスを有する単一の６４ビットＲＡＭまたは２つの３２ビットＲＡＭとして機能する。ＲＡＭ書き込みデータは、入力端子ＤＩ１を介して（ＬＵＴ１２０１Ａ〜１２０１Ｃに対する多重化装置１２１７Ａ〜１２１７Ｃを介して）６４ビットＲＡＭに供給されるか、入力端子ＤＩ１およびＤＩ２を介して２つの３２ビットＲＡＭに供給される。ＬＵＴのＲＡＭにおけるＲＡＭ書き込み動作は、多重化装置１２０６からクロック信号ＣＫによって制御されるとともに、多重化装置１２０７から書き込み可能化信号ＷＥＮによって制御され、これらはクロック可能化信号ＣＥまたは書き込み可能化信号ＷＥのいずれかを選択的に通し得る。シフトレジスタモードでは、各ＬＵＴは、単一の３２ビットシフトレジスタを生成するために、２つの１６ビットシフトレジスタとして、または直列に結合された２つの１６ビットシフトレジスタで機能する。シフトイン信号は、入力端子ＤＩ１およびＤＩ２の一方または両方を介して供給される。１６ビットおよび３２ビットのシフトアウト信号は、ＬＵＴ出力端子を通じて与えられ得、３２ビットのシフトアウト信号もまた、ＬＵＴ出力端子ＭＣ３１を介してより直接的に与えられ得る。ＬＵＴ１２０１Ａの３２ビットシフトアウト信号ＭＣ３１もまた、出力選択多重化装置１２１１ＤおよびＣＬＥ出力端子ＤＭＵＸを介して、シフトレジスタの連鎖のために一般相互接続構造に供給され得る。したがって、上記で説明された回路および方法は、図１１および１２の装置のような装置または他の適切な装置において実現され得る。

ここで図１３を参照して、フロー図は、集積回路において入出力回路を実現する方法を示す。特に、入出力パッドは、ブロック１３０２において与えられる。入出力パッドがブロック１３０４で入力パッドとして実現される場合、共通モード電圧は、入出力パッドに結合される。入出力パッドがブロック１３０６で出力パッドとして実現される場合、基準電圧は、入出力パッドに結合される。

ここで図１４を参照して、フロー図は、集積回路において入出力回路を実現する他の方法を示す。入出力パッドは、ブロック１４０２で集積回路において与えられる。ブロック１４０４において、入出力パッドが入力パッドとして実現されるか出力パッドとして実現されるかが判定される。入出力パッドがブロック１４０６で入力パッドとして実現される場合、共通モード電圧は、入出力パッドに結合される。入出力パッドがブロック１４０８で出力パッドとして実現される場合、基準電圧は、入出力パッドに結合される。

ここで図１５を参照して、フロー図は、複数の入出力回路を有する集積回路を実現する方法を示す。複数の入出力パッドは、ブロック１５０２で集積回路において与えられる。ブロック１５０４において、入出力パッドが入力パッドとして実現されるか出力パッドとして実現されるかが判定される。複数の入出力パッドの各々を入力パッドまたは出力パッドのいずれかとして構成するための構成データは、ブロック１５０６で集積回路にダウンロードされる。その後、ブロック１５０８で、入出力パッドが入力として実現されるかどうかが判定される。もし実現されれば、入出力パッドがブロック１５１０で構成データを用いて入力パッドとして実現される場合、共通モード電圧は入出力パッドに結合される。もし実現されなければ、入出力パッドがブロック１５１２で構成データを用いて出力パッドとして実現される場合、基準電圧は入出力パッドに結合される。その後、ブロック１５１４で、さらなる入出力パッドが構成されるかどうかが判定される。その後、ブロック１５１６で、複数の入出力パッドおよび入力パッドまたは出力パッドのいずれかを用いて、回路が作動される。

図１３〜１５の方法の種々の素子は、記載された図１〜１２の回路を用いて、またはいくつかの他の適した回路を用いて、実現され得る。方法の具体的な素子が記載されるが、方法の付加的な素子または当該素子に関連した付加的な詳細は、図１〜１３の開示に従って実現され得ることが理解されるべきである。

ここに記載される例示は、次のものを含む。
集積回路で実現される入出力回路が記載される。入出力回路は、第１の入出力パッドと、第１の入出力パッドに結合される電圧制御回路とを備え、電圧制御回路は、第１の入出力パッドが入力パッドとして実現されたとき、第１の入出力パッドの電圧を第１の電圧で設定し、第１の入出力パッドが出力パッドとして実現されたとき、第１の入出力パッドの電圧を第２の電圧で設定する。

次の１以上のものも適用し得る。電圧制御回路は、第１の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第１の入出力パッドに結合し得る。共通モード電圧は、プログラム可能な共通モード電圧であり得る。電圧制御回路は、共通モード電圧を設定するための可変抵抗を有する抵抗分割器回路を含み得る。入出力回路はさらに、第２の入出力パッドを含み得、第２の入出力パッドは、電圧制御回路に結合される。入出力回路はさらに、第１の入出力パッドおよび第２の入出力パッドに結合される入力バッファを含み得る。入出力回路はさらに、入力バッファの出力ノードに結合されるＣＭＬ−ＣＭＯＳ回路を含み得る。

電圧制御回路は、共通モード電圧に結合される第１のスイッチを含み得、第１のスイッチは、第１の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第１の入出力パッドに結合可能にし、電圧制御回路は、さらに、基準電圧に結合される第２のスイッチを含み得、第２のスイッチは、第１の入出力パッドが出力パッドとして実現されたとき、基準電圧を第１の入出力パッドに結合させる。

次の１以上のものも適用し得る。第１のスイッチは、第１のメモリ素子によって制御され得、第２のスイッチは、第２のメモリ素子によって制御され得る。入出力回路はさらに、第２の入出力パッドを含み得、第２の入出力パッドは、第２の入出力パッドが入力パッドとして実現されたとき、共通モード電圧に結合される。

集積回路において入出力回路を実現する方法が開示される。当該方法は、第１の入出力パッドを与えることと、第１の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第１の入出力パッドに結合させることと、第１の入出力パッドが出力パッドとして実現されたとき、基準電圧を第１の入出力パッドに結合させることとを含む。

次の１以上のものも適用し得る。共通モード電圧を第１の入出力パッドに結合させることは、プログラム可能な共通モード電圧を結合させることを含み得る。共通モード電圧または基準電圧を結合することは、少なくとも１つのメモリ素子のデータに基づき得る。上記方法はさらに、第２の入出力パッドを与えることを含み得、第２の入出力パッドが入力パッドとして実現されたとき、第２の入出力パッドは、共通モード電圧に結合される。

しかしながら、集積回路において入出力回路を実現するための新たな方法および装置が記載されていることは評価され得る。開示された方法および装置を組み込む多くの代替案および等価物の存在が見られることは、この分野の当業者によって評価される。その結果、発明は上述した例に制限されず、次の特許請求の範囲によってのみ制限される。

Claims (14)

1. 集積回路で実現される入出力回路であって、前記入出力回路は、
   第１の入出力パッドと、
   前記第１の入出力パッドに結合される電圧制御回路とを備え、
   前記電圧制御回路は、前記第１の入出力パッドが入力パッドとして実現されたとき、前記第１の入出力パッドの電圧を第１の電圧で設定し、前記第１の入出力パッドが出力パッドとして実現されたとき、前記第１の入出力パッドの電圧を第２の電圧で設定する、入出力回路。
2. 前記電圧制御回路は、前記第１の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を前記第１の入出力パッドに結合する、請求項１に記載の入出力回路。
3. 前記共通モード電圧は、プログラム可能な共通モード電圧である、請求項２に記載の入出力回路。
4. 前記電圧制御回路は、前記共通モード電圧を設定するための可変抵抗を有する抵抗分割器回路を含む、請求項２に記載の入出力回路。
5. 前記入出力回路はさらに、第２の入出力パッドを含み、前記第２の入出力パッドは、前記電圧制御回路に結合される、請求項１〜４のいずれか１項に記載の入出力回路。
6. 前記入出力回路はさらに、前記第１の入出力パッドおよび前記第２の入出力パッドに結合される入力バッファを含む、請求項５に記載の入出力回路。
7. 前記入出力回路はさらに、前記入力バッファの出力ノードに結合されるＣＭＬ−ＣＭＯＳ回路を含む、請求項６に記載の入出力回路。
8. 前記電圧制御回路は、
   共通モード電圧に結合される第１のスイッチを含み、前記第１のスイッチは、前記第１の入出力パッドが入力パッドとして実現されたとき、前記共通モード電圧を前記第１の入出力パッドに結合可能にし、前記電圧制御回路は、さらに、
   基準電圧に結合される第２のスイッチを含み、前記第２のスイッチは、前記第１の入出力パッドが出力パッドとして実現されたとき、前記基準電圧を前記第１の入出力パッドに結合させる、請求項１〜７のいずれか１項に記載の入出力回路。
9. 前記第１のスイッチは、第１のメモリ素子によって制御され、前記第２のスイッチは、第２のメモリ素子によって制御される、請求項８に記載の入出力回路。
10. 前記入出力回路はさらに、第２の入出力パッドを含み、前記第２の入出力パッドは、前記第２の入出力パッドが入力パッドとして実現されたとき、前記共通モード電圧に結合される、請求項８または９に記載の入出力回路。
11. 集積回路において入出力回路を実現する方法であって、前記方法は、
    第１の入出力パッドを与えることと、
    前記第１の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を前記第１の入出力パッドに結合させることと、
    前記第１の入出力パッドが出力パッドとして実現されたとき、基準電圧を前記第１の入出力パッドに結合させることとを含む、方法。
12. 前記共通モード電圧を前記第１の入出力パッドに結合させることは、プログラム可能な共通モード電圧を結合させることを含む、請求項１１に記載の方法。
13. 前記共通モード電圧または前記基準電圧を結合することは、少なくとも１つのメモリ素子のデータに基づく、請求項１１または１２に記載の方法。
14. 前記方法はさらに、第２の入出力パッドを与えることを含み、前記第２の入出力パッドが入力パッドとして実現されたとき、前記第２の入出力パッドは、前記共通モード電圧に結合される、請求項１１〜１３のいずれか１項に記載の方法。