JP2022539928A - 一体型低電力双方向ポート - Google Patents

Abstract

方法および装置は、粗い出力抵抗インピーダンス整合のために選択的にイネーブルにされた複数のスライスで形成された電圧モード送信ドライバアーキテクチャ（３２５）を有する双方向差動インターフェイス（３００）に関する。いくつかの例においては、送信ドライバ（３２５）は、送信動作のために出力抵抗をインピーダンス整合させるように微調整するためのプログラム可能な抵抗（３４０）を含み得る。受信動作中、外部信号源によって印加される電圧ストレスを最小限にするために、保護電圧が駆動トランジスタのゲートに事前に印加され得る。いくつかの実装例は、受信モード動作中に外部から駆動された信号電流のバックフィードを防ぐために、駆動トランジスタのソースを自動的に浮動させ得る。送信ドライバ（３２５）は、互換性を高めるために、たとえば、上限および／または下限にプログラム可能な電圧スイングを有し得る。プログラム可能なコモンモード電圧ノードは、たとえば、受信モード動作のためにコモンモード抵抗器を通じて終端ネットワーク（３３５）において選択的に印加され得る。

Description

技術分野
さまざまな実施形態は、概して、低電圧コアデバイスへのインターフェイス回路に関する。

背景
現代のネットワークは、データをやり取りするように動作可能なコンピューティングデバイス同士を相互接続する役割を果たす。データは、たとえば、コンピュータまたはサーバにおいて、共通の回路基板上の回路同士の間で、または共通のバックプレーンに沿って回路基板同士の間でやり取りされてもよい。いくつかの実装例においては、データは、長距離にわたって、たとえば、旅行代理店のコンピュータからクラウドネットワーク上の航空会社のサーバにまでやり取りされ得る。現代のネットワークは、物理ワイヤ、無線周波数（radio frequency：ＲＦ）チャネルまたは光ファイバを含む複数の媒体を採用し得る。コンピューティングデバイス間でやり取りされるデータは、複数のビットを含むデータパケットを含み得る。

差動対を用いて高速デジタルデータをやり取りする場合、送信機と受信機との間のリンクにより伝送線を形成することもある。高速伝送線は、それらの特性インピーダンスに対して特徴付けられ得る。伝送線の長さに沿って進む信号が実質的に連続的な特性インピーダンスを受ける場合、伝送線内の反射が最小限にされ得る。インピーダンス連続性をもたらすために、さまざまな伝送線の端部に終端抵抗器を採用してもよい。反射を最小限にすることにより、伝送線上を移動するデータの信号完全性を高め得る。これにより、ビットエラーレートを有利に低下させ得るとともに、伝送距離を伸ばすことおよび／または伝送速度を高めることを可能にし得る。

概要
方法および装置は、粗い出力抵抗インピーダンス整合のために選択的にイネーブルにされた複数のスライスで形成された電圧モード送信ドライバアーキテクチャを有する双方向差動インターフェイスに関する。具体的な例においては、送信ドライバは、送信動作のために出力抵抗をインピーダンス整合させるように微調整するためのプログラム可能な抵抗を含み得る。受信動作中、保護電圧は、たとえば、外部信号源によって印加される電圧ストレスを最小限にするために、駆動トランジスタのゲートに事前に印加されてもよい。いくつかの実装例は、たとえば、受信モード動作中に外部から駆動された信号電流のバックフィードを防ぐために、駆動トランジスタのソースを自動的に浮動させ得る。送信ドライバは、互換性を高めるために、たとえば、上限および／または下限に、プログラム可能な電圧スイングを有し得る。プログラム可能なコモンモード電圧ノードは、受信モード動作のために、たとえばコモンモード抵抗器を介して選択的に印加されてもよい。さまざまな実施形態では、高速双方向Ｉ／Ｏのためにピンカウントを低減させ得る。

さまざまな実施形態は、１つ以上の利点を達成し得る。たとえば、いくつかの実施形態では、位相ロックループ（phase locked loop：ＰＬＬ）のためのデータまたはクロック信号を受信および／または送信してもよい。送信（transmit：ＴＸ）モードでは、クロック信号は、高速エッジレートをもたらし得る低コア電圧（たとえば、０．８Ｖ～０．９Ｖの供給電圧）で動作する薄酸化物プロセス時に構築される電圧モードトランスミッタ回路によって駆動され得る。ポートは、共有の入出力（input/output：Ｉ／Ｏ）経路およびピン対を用いる双方向送信／受信バッファを含み得る。共有のＩ／Ｏ実装例は、半導体パッケージ上のピンまたは「バンプ」の数を有利に減少させ得るので、たとえば、専用ピンの数を（たとえば、別個の差動送信ポートおよび受信ポートのための）４つからトランシーバ動作のために構成された２つの双方向ピンにまで減らすことによって、製品サイズおよび／または製造コストを低下させ得るとともに、回路密度を向上させ得る。

さまざまな電圧モード送信機（transmitter：ＴＸ）実装例は、たとえば、比較的大きな出力スイングをサポートしながらも、電流モード論理（current mode logic：ＣＭＬ）と比べて少なくとも５０％～６０％以上の電力をさらに低減させ得る。さまざまな送信ドライバの実施形態は、プログラム可能なＩ／Ｏ電圧スイングおよび／またはプログラム可能な出力インピーダンスを採用し得る。さまざまな実装例は、送信モードで構成された場合、インピーダンス制御ループが出力抵抗を微調整し得ることで、たとえば、出力インピーダンスを最適化し、結果として、リターンロス性能を向上させ得る。いくつかの実施形態はさらに、制御された出力電圧スイングをもたらし得るが、これは、インピーダンス制御ループによって正確に制御され得る。

いくつかの受信（receive：ＲＸ）モード実装例では、たとえば、コモンモードリターンロス（たとえば、Ｓ２２パラメータ）を約２０ｄＢだけ実質的に改善させ得る。さまざまな受信バッファは、広範囲の入力電圧スイングに対する柔軟性を可能にし得ることで、たとえば、より高電圧のデバイス（たとえば、メモリ回路）との拡張された互換性のためのレガシー規格をサポートし得る。ＲＸモードでの改善されたコモンモード性能は、たとえば、改善された帯域幅性能をもたらし得るプログラム可能なコモンモード終端抵抗と組合わされ得るプログラム可能なＩ／Ｏコモンモード電圧によって達成され得る。

ＲＸモードでは、いくつかの実施形態のさまざまな特徴が電圧ストレス保護特徴を組込むことで、ＴＸ回路がＴＸ段に加えられるストレスに耐えることを可能にし得る。このような保護特徴は、レガシーシステム（たとえば、より高電圧定格）での安全な動作を容易にする一方で、ＴＸ段を高速性能かつ低電圧（たとえば、０．９Ｖ、薄酸化物）のプロセス構造で構築することを可能にし得る。いくつかの実施形態においては、ＲＸモードでは、たとえば、より高電圧のレガシーデバイスから入来するＲＸ信号がＴＸ出力段における任意のゲート・ソース間またはゲート・ドレイン間の電圧接合のための安全な動作電圧定格を超えないように、ＴＸ出力トランジスタの各々のゲート電圧が予め定められたレベルに事前に位置決めされることが確実にされ得る。さらに、いくつかの実装例は、ＴＸ出力回路を通るＲＸ信号のための電流経路を選択的に遮断することによって、保護されたＴＸ出力トランジスタ内の導通を実質的に防止し得る。

さまざまな実装例は、作製されたデバイス（たとえば、薄酸化物トランジスタ）の耐用期間中の劣化を実質的に排除または回避し得る。双方向Ｉ／Ｏとして構成された送信ドライバ回路および受信バッファ回路の両方を含めることで、最小限許容可能なコア電圧で動作させ得る。コア電圧での動作は、いくつかの実施形態においては、信頼性のある動作を維持しつつ、過剰電圧ストレスから薄酸化物デバイスを同時に保護しながら、１ボルト以下の薄酸化物コアにまでわたり得る。

例示的な一局面においては、双方向インターフェイス装置は、差動回路に電気的に接続するように構成された１対の端子（３０５，３１０）と、１対の電気ノードとを含み、電気ノードの各々は、１対の端子のうち対応する一方の端子に電気的に結合される。当該装置はさらに、１対の電気ノードを介して１対の端子の各々に結合された送信ドライバ回路（３２５）を含み、送信ドライバ回路は、２つ以上のスライスを備える。２つ以上のスライスの各々は、（ａ）出力ドライバ回路（Ｑ４～Ｑ７）およびプログラム可能なプリドライバ回路（Ｕ４～Ｕ７）を含む。プログラム可能なプリドライバ回路（Ｕ４～Ｕ７）は、イネーブル信号に応答して同じスライスにおける出力ドライバ回路を選択的にイネーブルにするかまたはディスエーブルにするように結合されている。いくつかの実施形態においては、出力ドライバがプログラム可能なプリドライバ回路によって選択的にイネーブルにされると、出力ドライバ回路は、データ信号（ＤＩＮ）に応答して差動出力信号を１対の電気ノード上に駆動するように動作可能になり得る。当該装置はさらに、１対の電気ノードを介して１対の端子の各々に結合された受信バッファ回路（３３０）を含む。いくつかの実施形態においては、受信バッファ回路（３３０）は、受信モードでは、入来する差動信号を当該１対の電気ノードを介して受信するように動作可能であり得る。当該装置はまた、送信ドライバ回路に結合された制御回路を含む。当該制御回路は、いくつかの実施形態においては、送信モードで動作するとき、２つ以上のスライスにおける各スライスごとにイネーブル信号を選択的に生成するように構成されている。制御回路は、送信ドライバ回路（３２５）の出力抵抗の関数として選択的にイネーブルにするべきスライスの数を決定するように構成される。

さまざまな実施形態においては、受信モードでは、プログラム可能なプリドライバ回路は、送信ドライバ回路（３２５）における複数のトランジスタの各々の制御端子に予め定められた動作電圧を供給するように構成されてもよく、送信ドライバ回路（３２５）における２つ以上のトランジスタの各々は、当該１対の電気ノードに直接接続していてもよい。送信ドライバ回路（３２５）におけるトランジスタは、薄ゲート誘電体構造で形成されたＣＭＯＳデバイスを含み得る。送信ドライバ回路（３２５）における各トランジスタの制御端子に供給される予め定められた動作電圧は、約０．６Ｖから約１０Ｖの間であってもよい。

いくつかの例においては、受信モードに応答して、スイッチは、当該１対の電気ノードのうち少なくとも１つの電気ノードから基準電位（ＧＮＤ）への電流を遮断するために選択的に開かれ得る。電流経路は、送信ドライバ回路（３２５）の少なくとも一部を通り得る。当該装置はさらに、第１の可変抵抗制御信号（Ｐ３）に応答して出力ドライバ回路の出力抵抗を調節するように構成された第１の可変抵抗回路（Ｑ１，Ｒ１）を含み得る。当該装置はさらに、調整済み上位電圧（ＶＲＥＦＰ）を第１の可変抵抗回路（Ｑ１，Ｒ１）を介して供給するように構成されたハイサイド電圧調整回路を含み得る。各スライスにおける出力ドライバ回路（３２５）は、調整済み上位電圧によって定められる上限電圧スイングで、出力信号を差動出力信号として駆動するように構成され得る。送信ドライバ回路はさらに、送信ドライバ回路（３２５）と回路基準電位（ＧＮＤ）との間に接続される第２の可変抵抗回路（Ｑ２，Ｒ２）を含み得る。第２の可変抵抗回路（Ｑ２，Ｒ２）は、第２の可変抵抗制御信号（Ｐ４）に応答して出力ドライバ回路の出力抵抗を調節するように構成され得る。

当該装置はさらに、１対の電気ノード間に接続された抵抗ターミネータネットワーク（３３５）を含み得る。ネットワークは、受信モードに応答して、第１のスイッチ（ＳＷ４）および第２のスイッチ（ＳＷ５）を閉じて、コモンモードノード（４１０）から当該１対の電気ノードにおけるノードの各々までの電気的接続をもたらすように動作可能であり得る。接続の各々は、コモンモードインピーダンス特性に実質的に整合するような大きさの抵抗（Ｒ７，Ｒ８）を介してもたらされてもよい。抵抗ターミネータネットワーク（３３５）はさらに、送信モードに応答して、第１のスイッチ（ＳＷ４）および第２のスイッチ（ＳＷ５）を開くように動作可能であり得る。コモンモードノード（４１０）は、予め定められた調整済み電圧に駆動され得る。

別の例示的な局面においては、双方向インターフェイス装置を動作させる方法は、１対の端子（３０５，３１０）を差動回路に電気的に接続するステップと、１対の電気ノードを１対の端子のうち対応する１つの端子に電気的に結合するステップとを含み得る。当該方法はまた、送信ドライバ回路（３２５）を、１対の電気ノードを介して１対の端子の各々に結合するステップを含む。送信ドライバ回路は、２つ以上のスライスを含み、２つ以上のスライスにおける各スライスは、（ａ）出力ドライバ回路（Ｑ４～Ｑ７）と、（ｂ）プログラム可能なプリドライバ回路（Ｕ４～Ｕ７）とを含む。プログラム可能なプリドライバ回路（Ｕ４～Ｕ７）は、イネーブル信号に応答して同じスライスにおける出力ドライバ回路を選択的にイネーブルにするかまたはディスエーブルにするように結合されている。いくつかの実施形態においては、出力ドライバがプログラム可能なプリドライバ回路によって選択的にイネーブルにされ得るとき、出力ドライバ回路は、データ信号（ＤＩＮ）に応答して差動出力信号を１対の電気ノード上に駆動するように動作可能である。当該方法はさらに、受信バッファ回路（３３０）を、１対の電気ノードを介して１対の端子の各々に結合するステップを含む。受信モードでは、当該方法は、入来する差動信号を、受信バッファ回路（３３０）により１対の電気ノードを介して受信するステップと、いくつかの実施形態においては、送信モードで動作するとき、送信ドライバ回路に結合された制御回路により、２つ以上のスライスにおける各スライスのためのイネーブル信号を選択的に生成するステップとを含む。当該方法はさらに、制御回路により、送信ドライバ回路（３２５）の出力抵抗の関数として選択的にイネーブルにするべきスライスの数を決定するステップを含む。

さまざまな例においては、当該方法はさらに、受信モードで、プログラム可能なプリドライバ回路により、送信ドライバ回路（３２５）における２つ以上のトランジスタの各々の制御端子に予め定められた動作電圧を供給するステップを含み得る。送信ドライバ回路（３２５）における２つ以上のトランジスタの各々は、当該１対の電気ノードに直接接続し得る。当該方法はさらに、送信ドライバ回路（３２５）における２つ以上のトランジスタとして、薄いゲート誘電体構造で形成されたＣＭＯＳデバイスを設けるステップを含み得る。予め定められた動作電圧は、約０．６Ｖから約１０Ｖの間であってもよい。受信モードに応答して、当該方法は、スイッチを選択的に開いて、１対の電気ノードのうちの少なくとも１つの電気ノードから基準電位（ＧＮＤ）への電流を遮断するステップを含み得る。この場合、電流経路は送信ドライバ回路（３２５）のうち少なくとも一部を通っている。

当該方法はさらに、第１の可変抵抗回路（Ｑ１，Ｒ１）により、第１の可変抵抗制御信号（Ｐ３）に応答して出力ドライバ回路の出力抵抗を調節するステップを含み得る。当該方法はさらに、ハイサイド電圧調整回路により、第１の可変抵抗回路（Ｑ１，Ｒ１）を介して調整済み上位電圧（ＶＲＥＦＰ）を供給するステップを含み得る。当該方法はさらに、各スライスにおける出力ドライバ回路（３２５）により、調整済み上位電圧によって定められる上限電圧スイングで、出力信号を差動出力信号として駆動するステップを含み得る。さらに、当該方法は、送信ドライバ回路（３２５）と回路基準電位（ＧＮＤ）との間に接続された第２の可変抵抗回路（Ｑ２，Ｒ２）により、第２の可変抵抗制御信号（Ｐ４）に応答して出力ドライバ回路の出力抵抗を調節するステップを含み得る。

いくつかの実装例においては、当該方法は、１対の電気ノード間に接続される抵抗ターミネータネットワーク（３３５）を設けるステップをさらに含み得る。当該抵抗ターミネータネットワーク（３３５）は、受信モードに応答して、第１のスイッチ（ＳＷ４）および第２のスイッチ（ＳＷ５）を閉じて、コモンモードノード（４１０）から１対の電気ノードにおける各ノードへの電気的接続をもたらすように動作可能であり得る。抵抗（Ｒ７，Ｒ８）を介してもたらされる接続の各々は、コモンモードインピーダンス特性に実質的に整合するような大きさにされてもよい。抵抗ターミネータネットワーク（３３５）はさらに、送信モードに応答して、第１のスイッチ（ＳＷ４）および第２のスイッチ（ＳＷ５）を開くように動作可能であり得る。コモンモードノード（４１０）は、予め定められた調整済み電圧に駆動され得る。

さまざまな実施形態の詳細を添付の図面および以下の説明において記載する。他の特徴および利点は、以下の説明、添付の図面および添付の特許請求の範囲から明らかになるだろう。

開示される回路およびプロセスが実装され得る例示的なプログラム可能な集積回路（integrated circuit：ＩＣ）を示す図である。 高速デジタルコンピューティングシステムにおいて実装される例示的な一体型低電力双方向ポートを示す図である。 例示的な一体型双方向ポートを示すブロック図である。 例示的な抵抗ターミネータネットワークを示す図である。 例示的なＲＸバッファ回路を示す図である。 例示的なＴＸドライバ回路を示す図である。 プログラム可能な下限電圧スイングのある例示的なＴＸドライバ回路を示す図である。 例示的なインピーダンス制御ループを示す図である。 ＴＸ出力ドライバのためのプログラム可能な抵抗の粗い制御および微細な制御に関する例示的なプロセスを示す図である。 双方向ポート制御方法の例示的なフローチャートを示す図である。

さまざまな図面における同様の参照符号は同様の要素を示す。
例示的な実施形態の詳細な説明
理解を助けるために、本明細書は以下のように編成されている。最初に、例示的なプログラム可能な集積回路（ＩＣ）を図１を参照して簡潔に紹介する。第二に、図２を参照して例示的なアプリケーションの例を説明する。次に、図３を参照して、一体型Ｉ／Ｏ回路の主要な機能ブロックを含む例示的な実施形態を紹介する。次に、図４～図７を参照して、主要な機能ブロックの各々をさらに詳細に例示する。最後に、図８および図９は、双方向ポートの実施形態についての例示的な制御プロセスを示す。

図１は、開示される回路およびプロセスが実装され得る例示的なプログラム可能な集積回路（ＩＣ）を示す。プログラム可能なＩＣ１００はＦＰＧＡ論理を含む。プログラム可能なＩＣ１００は、さまざまなプログラム可能なリソースで実装されてもよく、システムオンチップ（System on Chip：ＳＯＣ）と称されることもある。ＦＰＧＡ論理のさまざまな例は、アレイ内にいくつかの多様なタイプのプログラム可能な論理ブロックを含み得る。

たとえば、図１はプログラム可能なＩＣ１００を示す。プログラム可能なＩＣ１００は、マルチギガビットトランシーバ（multi-gigabit transceiver：ＭＧＴ）１０１と、構成可能な論理ブロック（configurable logic block：ＣＬＢ）１０２と、ランダムアクセスメモリのブロック（blocks of random access memory：ＢＲＡＭ）１０３と、入出力ブロック（input/output block：ＩＯＢ）１０４と、構成およびクロック論理（configuration and clocking logic：ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５と、デジタル信号処理ブロック（digital signal processing block：ＤＳＰ）１０６と、専用入出力ブロック（Ｉ／Ｏ）１０７（たとえば、クロックポート）と、他のプログラム可能な論理１０８（たとえば、デジタルクロックマネージャ、アナログ－デジタル変換器、システム監視論理）とを含む多数のさまざまなプログラム可能なタイルを含む。プログラム可能なＩＣ１００は、専用のプロセッサブロック（processor block：ＰＲＯＣ）１１０を含む。プログラム可能なＩＣ１００は、内部再構成ポートおよび外部再構成ポート（図示せず）を含み得る。

さまざまな例においては、シリアライザ／デシリアライザがＭＧＴ１０１を用いて実装され得る。ＭＧＴ１０１は、さまざまなデータシリアライザおよびデシリアライザを含み得る。データシリアライザはさまざまなマルチプレクサ実装例を含み得る。データデシリアライザは、さまざまなデマルチプレクサ実装例を含み得る。

ＦＰＧＡ論理のいくつかの例においては、各々のプログラム可能なタイルは、各々の隣接するタイルにおける対応する相互接続要素への／からの標準化された相互接続１２４を有するプログラム可能な相互接続要素（interconnect element：ＩＮＴ）１１１を含む。したがって、複数のプログラム可能な相互接続要素をまとめて、図示されるＦＰＧＡ論理のためのプログラム可能な相互接続構造を実装する。プログラム可能な相互接続要素ＩＮＴ１１１は、図１に含まれる例によって示されるように、同じタイル内におけるプログラム可能な論理要素への／からの内部接続１２０を含む。プログラム可能な相互接続要素ＩＮＴ１１１は、図１に含まれる例によって示されるように、同じタイル内にプログラム可能な相互接続要素ＩＮＴ１１１への／からのＩＮＴ間接続１２２を含む。

たとえば、ＣＬＢ１０２は、ユーザ論理を実装するようにプログラムされ得る構成可能な論理要素（configurable logic element：ＣＬＥ）１１２と、単一のプログラム可能な相互接続要素ＩＮＴ１１１とを含み得る。ＢＲＡＭ１０３は、ＢＲＡＭ論理要素（BRAM logic element：ＢＲＬ）１１３および１つ以上のプログラム可能な相互接続要素を含み得る。いくつかの例においては、１枚のタイルに含まれる相互接続要素の数は、当該タイルの高さに依存し得る。図示される実装例においては、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば、４つ）が用いられてもよい。（タイルと称され得る）ＤＳＰブロック１０６は、ＤＳＰ論理要素（DSP logic element：ＤＳＰＬ）１１４および１つ以上のプログラム可能な相互接続要素を含み得る。ＩＯＢ１０４は、たとえば、入出力論理要素（input/output logic element：ＩＯＬ）１１５の２つのインスタンスと、プログラム可能な相互接続要素ＩＮＴ１１１の１つのインスタンスとを含み得る。たとえば、Ｉ／Ｏ論理要素１１５に接続される実際のＩ／Ｏボンドパッドは、図示されるさまざまな論理ブロックの上に積層される金属を用いて製造されてもよく、入出力論理要素１１５の面積に制限されなくてもよい。

図示される実装例においては、ダイの中心付近の（図１に網掛けして示される）列状区域が、構成、クロック、および他の制御論理に用いられる。列から延びる水平区域１０９は、プログラム可能なＩＣ１００の幅にわたってクロックおよび構成信号を分配する。「列状」および「水平」区域と言及する場合、図面を縦向きで見ることを基準としていることに留意されたい。

図１に示されるアーキテクチャを利用するいくつかのプログラム可能なＩＣは、プログラム可能なＩＣの大部分を構成する規則的な柱状構造を乱す追加の論理ブロックを含み得る。追加の論理ブロックは、プログラム可能なブロックおよび／または専用論理であってもよい。たとえば、図１に示すプロセッサブロックＰＲＯＣ１１０は、ＣＬＢ１０２およびＢＲＡＭ１０３のいくつかの列にわたっている。

図１は、例示的なプログラム可能なＩＣアーキテクチャを示す。列内の論理ブロックの数、列の相対的幅、列の数および順序、列に含まれる論理ブロックの種類、論理ブロックの相対的サイズ、ならびに相互接続／論理実装は純粋に例として提供されているに過ぎない。たとえば、実際のプログラム可能なＩＣにおいては、ＣＬＢ１０２のうち２つ以上の隣接する列が、ユーザ論理の効率的な実装を容易にするために、ＣＬＢ１０２が現れる場所に含められてもよい。

図１に示されるアーキテクチャを利用するいくつかのプログラム可能なＩＣは、Ｉ／Ｏピンおよび／またはバンプを共有し得るＩ／Ｏ回路を含み得る。さまざまな例においては、Ｉ／Ｏ回路は、１つ以上の送信ドライバ（ＴＸドライバ）および１つ以上の受信バッファ（ＲＸバッファ）を含み得る。複数のＩ／Ｏ規格に準拠するデータを受信する際の柔軟性のために、Ｉ／Ｏ回路は、構成可能な終端ネットワーク（ＴＥＲＭブロック）を含み得る。ＴＸドライバ、ＲＸバッファおよび／またはＴＥＲＭブロックは、さまざまなＦＰＧＡ上で有利に構成され得る。ＦＰＧＡは、１つ以上の場所で薄酸化物技術を採用してもよい。

図２は、高速デジタルコンピューティングシステムにおいて実装される例示的な一体型低電力双方向ポートを示す。高速デジタルコンピューティングシステム２００は、さまざまな詳細レベルの分解図で示される。高速デジタルコンピューティングシステム２００はサーバ２０５を含む。サーバ２０５は複数の相互接続された回路基板を含み、そのうちの１つは、シリアライザ／デシリアライザ（serializer/deserializer：ＳＥＲＤＥＳ）カード２１０である。ＳＥＲＤＥＳカード２１０は低電圧コアデバイス２１５を含む。コアデバイス２１５は、薄酸化物技術を用いて作製されてもよい。コアデバイス２１５は、データ送信機ドライバ（ＴＸドライバ）２２０を含む。ＴＸドライバ２２０は、差動入出力ピン（Ｉ／Ｏピン）２２５のセットに結合されるとともに、当該セットにデータを送信し得る。さまざまな実装例においては、コアデバイス２１５は、Ｉ／Ｏピン２２５上で差分データを受信し得る。Ｉ／Ｏピン２２５は、受信バッファ（ＲＸバッファ）２３０に結合される。ＲＸバッファ２３０は、抵抗終端ネットワーク（termination network：ＴＥＲＭ）２３５に結合されるとともに抵抗終端ネットワーク２３５よりも上位にある。抵抗終端ネットワーク２３５は、たとえば、さまざまな高速信号が実質的に高いデータ完全性を維持したままでＲＸバッファ２３０によって受信され得るように、信号反射損失を軽減するために差動およびコモンモード終端抵抗をもたらし得る。ＴＸドライバ２２０、ＲＸバッファ２３０、および抵抗終端ネットワーク２３５は、たとえばさまざまなＩＣ上のピンまたはバンプの単一のセットに結合されると、一体型双方向ポートを形成し得る。

図３は、例示的な一体型双方向ポートのブロック図を示す。図示される例においては、一体型双方向ポート３００は、正側Ｉ／Ｏピン３０５および負側Ｉ／Ｏピン３１０を含む。ピン３０５および３１０は、差動ポート３１５のためのインターフェイスである。差動ポート３１５は静電放電（electrostatic discharge：ＥＳＤ）保護回路３２０に結合されている。ＥＳＤ保護回路３２０は、差動ポート３１５およびすべての下流回路に対するＥＳＤの破壊作用を実質的に軽減し得る。ＥＳＤ保護回路３２０は、保護ダイオード（たとえば、超高速整流器、信号ダイオード、ツェナーダイオード、金属酸化物バリスタ（metal oxide varistor：ＭＯＶ））で形成され得る。差動ポート３１５は、選択的にイネーブルにされたｎ個の並列スライスを有する電圧モードＴＸドライバ回路３２５と、選択的にイネーブルにされたｍ個の並列スライスを有するＲＸバッファ回路３３０と、抵抗ターミネータネットワーク（terminator network：ＴＥＲＭ）３３５とに結合される。ＴＸドライバ回路３２５の各スライスの出力インピーダンスは、選択的にイネーブルにされたｐ個の並列スライスを有するインピーダンス制御ループ回路３４０によってプログラム可能であり得る。

いくつかの実施形態においては、単一のインピーダンス制御ループ回路３４０がＴＸドライバ回路３２５のうち選択的にイネーブルにされたｐ個のスライスに動作可能に結合されるように、ｐが１に等しくなり得るとともにｎがｐよりも大きくなり得る（たとえば、ｐは、たとえば、少なくとも約１２８スライスまでであり得る）。スライスは各々、インピーダンス制御ループ回路３４０からの制御信号に応答して出力インピーダンスを調節するように構成されてもよい。

いくつかの実施形態においては、インピーダンス制御ループ回路３４０のうち選択的にイネーブルにされたスライスの各々がＴＸドライバ回路３２５における選択的にイネーブルにされたスライスのうちの少なくとも１つの対応するスライスに動作可能に結合されるように、ｐはｎに等しくなり得る。したがって、ＴＸドライバ回路３２５の各スライスは、インピーダンス制御ループ回路３４０から供給される制御信号に応答して出力インピーダンスを独立して調節するように構成され得る。

図示のように、差動ポート３１５は、例示的な外部負荷インピーダンスネットワークに結合される。負荷インピーダンスネットワークは、キャパシタＣ１およびキャパシタＣ２と直列である負荷抵抗器ＲＬを含むとともに、送信モードでＴＸドライバ回路３２５によって駆動される負荷回路、または受信モードでＲＸバッファ回路３３０が受信する入来信号の源である負荷回路、の電気的モデルを表わしたものと見なされてもよい。

いくつかの実施形態に適し得る抵抗ターミネータネットワーク３３５の例を、たとえば図４を参照して説明する。いくつかの実施形態に適し得るＲＸバッファ回路３３０の例を、たとえば図５を参照して説明する。いくつかの実施形態に適し得るＴＸドライバ回路３２５の例を、たとえば、図６Ａおよび図６Ｂを参照して説明する。いくつかの実施形態に適し得るインピーダンス制御ループ３４０の例を、たとえば図７を参照して説明する。

ＲＸバッファ回路３３０、ＴＸドライバ回路３２５、およびインピーダンス制御ループ３４０は、１つ以上の並列スライスで示されている。図示のように、ＴＸドライバ回路３２５は、独立してイネーブルにされたｎ個の並列スライスを含み得るとともに、ＲＸバッファ回路３３０は、独立してイネーブルにされたｍ個の並列スライスを含み得るとともに、インピーダンス制御ループ回路３４０は、独立してイネーブルにされた最大ｐ個までの並列スライスを含み得る。これらの回路３３０、３２５および３４０内のさまざまな構成要素は、さまざまな回路電気パラメータの精度および／または容量のカスタマイズ、較正および／または実質的な増加を行うために、上記スライスのうちの１つ以上のスライス上の構成要素をイネーブルにするかまたはディスエーブルにすることによって調節され得る。たとえば、ＴＸドライバ回路３２５の出力インピーダンスは、並列スライスをイネーブルにするかまたはディスエーブルにすることによって調節され得ることで、たとえば、ＲＸバッファ回路３３０が動作可能に接続されている回路であってＲＸバッファ回路３３０が受信する入来信号の源である回路の伝送線インピーダンスと実質的に整合させるように、対象の終端抵抗について精度の増大および／または値の最適化を行ない得る。いくつかの実施形態は、有利には、ＴＸドライバ回路３２５の所望の数のスライスを選択し易くし得ることで、所望の電気性能特性を達成し、たとえば、インピーダンス不整合を最小限にするとともに反射損失を低減し、これにより、帯域幅および信号完全性を高め得る。

図４～図７を参照して説明されるような部分の関係を説明する助けとして、以下の端子が接続される。Ｉ／Ｏピン３０５、３１０は、ＴＸドライバ回路３２５の端子Ｐ１、Ｐ２、ＲＸバッファ回路３３０の端子Ｐ５、Ｐ６、および抵抗ターミネータネットワーク（ＴＥＲＭ）３３５の端子Ｐ９、Ｐ１０に結合している。また、ＴＸドライバ回路３２５の端子Ｐ３、Ｐ４は、インピーダンス制御ループ回路３４０の端子Ｐ７、Ｐ８に結合している。

図４は、例示的な抵抗ターミネータネットワークを示す。抵抗ターミネータネットワーク４００はＲＸモードスイッチ４０５を含む。ＲＸモードスイッチ４０５はスイッチＳＷ４を含む。スイッチＳＷ４は第１の端子が抵抗器Ｒ７の第２の端子に接続されている。抵抗器Ｒ７の第１の端子は、負側Ｉ／Ｏ端子Ｐ９に接続されている。図３に示されるように、抵抗ターミネータネットワーク３３５は、負側Ｉ／Ｏ端子Ｐ９への例示的な接続を含む。具体的な例においては、Ｒ６およびＲ７の抵抗は各々が５０オームであってもよく、有利には、これらを組合わせて１００オームの差動抵抗を形成してもよい。

ＲＸモードスイッチ４０５はスイッチＳＷ５を含む。スイッチＳＷ５は第１の端子が抵抗器Ｒ６の第２の端子に結合されている。抵抗器Ｒ６の第１の端子は正側Ｉ／Ｏ端子Ｐ１０に結合されている。図３に示されるように、抵抗ターミネータネットワーク３３５は、正側Ｉ／Ｏ端子Ｐ１０への例示的な接続を含む。

スイッチＳＷ４の第２の端子はスイッチＳＷ５の第２の端子に結合されている。スイッチＳＷ４とスイッチＳＷ５とのこの接合がコモンモードノードＶ_ＣＭ４１０を形成する。コモンモードノードＶ_ＣＭ４１０は、上方レッグ上の可変抵抗器Ｒ８および下方レッグ上の可変抵抗器Ｒ９で形成される抵抗分圧器４１５に結合されている。コモンモードノードＶ_ＣＭ４１０は、可変抵抗器Ｒ８の第２の端子および可変抵抗器Ｒ９の第１の端子に結合されている。可変抵抗器Ｒ８は第１の端子が供給電圧Ｖに結合されている。

いくつかの例においては、供給電圧Ｖは、ＡＶＣＣであり得るか、または展開された回路用途に適したコモンモード電圧に実質的に等しい予め定められた電圧であり得る。図６Ａを参照すると、供給電圧Ｖは、いくつかの実施形態においては、限定ではなく例として、ユニティゲインバッファ段または非反転ゲイン段を用いてＶｒｅｆｐの関数として導出され得る。いくつかの例においては、供給電圧Ｖはプログラム可能であり得るので、有利には、Ｖｃｍ４１０に関するバイアス電圧を選択する際にユーザが調節可能に制御することとなり得る。

可変抵抗器Ｒ９は第２の端子が回路基準（たとえば、接地）に結合されている。コモンモード反射損失スイッチ（common mode reflection loss（ＣＭＲＬ）スイッチ）ＳＷ３は第２の端子がコモンモードノードＶ_ＣＭ４１０に結合されているとともに、第１の端子が供給電圧Ｖに結合されている。

受信モードで動作する際、ＲＸモードスイッチ４０５が閉じることで、スイッチＳＷ４およびＳＷ５の両方を閉じ、これにより、抵抗ターミネータネットワーク４００の端子Ｐ９およびＰ１０にわたって２つの差動終端抵抗器Ｒ６およびＲ７を接続する。さまざまな応用例において、差動終端抵抗器Ｒ６およびＲ７は、信号反射を実質的に軽減するように選択され得る。抵抗ターミネータネットワーク４００は、端子Ｐ９と端子Ｐ１０との間にわたって印加される差動信号のコモンモードノードＶ_ＣＭ４１０上のコモンモード電圧を選択的に決定し得る。ＣＭＲＬスイッチＳＷ３が活性化される（たとえば閉じられる）と、コモンモード電圧Ｖ_ＣＭが供給電圧Ｖによって決定され得る。ＣＭＲＬスイッチＳＷ３が非活性化される（たとえば開かれる）と、コモンモード電圧Ｖ_ＣＭは、供給電圧Ｖと回路基準との間の可変抵抗器Ｒ８およびＲ９で形成される低抵抗分圧器４１５によって決定され得る。可変抵抗器Ｒ８およびＲ９で形成される抵抗分圧器４１５は、有利には、ＲＸバッファ回路（たとえば、ＲＸバッファ回路３３０）に関するコモンモードリターンロスを改善させ得る。

送信モードでは、ＲＸモードスイッチ４０５が開くことで、スイッチＳＷ４およびスイッチＳＷ５をともに開き、これにより、抵抗ターミネータネットワーク４００の端子Ｐ９およびＰ１０にわたる２つの差動終端抵抗器Ｒ６およびＲ７の経路を切断する。ＲＸモードスイッチ４０５を開くことで、有利には、差動ポート、たとえば差動ポート３１５から抵抗ターミネータネットワーク４００全体を切断し得る。スイッチＳＷ３は、スイッチＳＷ４およびＳＷ５が開いているので、送信モードで差動ポートから切断される。ＳＷ３の状態は、送信モードでは機能性に影響を及ぼさない。スイッチＳＷ３は送信モードで開閉させてもよい。送信モードでＳＷ３を開くことで、いくつかの実装例においては、電源Ｖから引出される電流を有利に減少させ得る。

図５は例示的なＲＸバッファ回路を示す。ＲＸバッファ回路５００は正入力端子Ｐ５および負入力端子Ｐ６を含む。正入力端子Ｐ５および負入力端子Ｐ６は、演算相互コンダクタンス増幅器（operational transconductance amplifier：ＯＴＡ）５０５の入力に結合される。ＯＴＡ５０５は出力が、電流モード論理（current mode logic：ＣＭＬ）－ＣＭＯＳ段５１０の入力に結合されている。ＣＭＬ－ＣＭＯＳ段５１０は、最終の受信機段（たとえば、位相ロックループ（ＰＬＬ））に信号を送出する。

いくつかの実装例においては、ＲＸバッファ回路５００は厚い酸化物のトランジスタを用い得る一方で、ＴＸドライバ回路３２５などの他の回路は薄酸化物構成を用い得る。厚酸化物構造は、有利には、電圧ストレスをもたらすことで、より高電圧の源（たとえば、１．４Ｖ）によって供給される信号との互換性を可能にし得る。

いくつかの実装例においては、ＲＸバッファ回路５００は、たとえば、クロック信号またはデータ信号を表し得るデジタル信号を受信し得る。いくつかの例においては、受信信号は、Ｐ５およびＰ６に対して提示される電圧レベルが実質的に反比例関係である差動電圧フォーマットであってもよい。いくつかの実施形態においては、受信信号は、たとえば、アクティブ遷移のために入力端子Ｐ５またはＰ６のうちの一方の入力端子のみを用いるシングルエンドであり得るとともに、他方の（非アクティブな）入力端子は、予め定められた電圧（たとえば、０、ＡＶＣＣ／２、ＡＶＣＣ、外部供給レール電圧）付近で実質的に静的であり得る。いくつかの実装例においては、センサ（たとえば、線形出力、非線形出力、アラーム出力）などからの受信信号はアナログ形式であってよく、この場合、受信信号は、たとえばＯＴＡ５０５によってバッファリングされ、アナログ信号処理回路（たとえば、フィルタ）によって処理され、たとえばスライサ回路（図示せず）などでサンプリングされてデジタル形式に変換されてもよい。

図６Ａは、例示的なＴＸドライバ回路を示す。ＴＸドライバ回路６００Ａは電圧モード論理用に構成されてもよい。電圧モード論理を実装することで、たとえば、電流モード論理（current mode logic：ＣＭＬ）と比較して５０％以上の電力削減を達成し得る。図６Ａにおいては、図示される実施形態は、図３のＴＸドライバ回路３２５のｎ個の並列スライスのうちの１つなどの、例示的なＴＸドライバ回路のうち選択的にイネーブルにされた単一のスライスの代表的な実施形態である。この例においては、ＴＸドライバ回路６００ＡはオペアンプＵ３を含む。オペアンプＵ３は非反転入力がアナログ制御信号Ｖｐに結合されている。アナログ制御信号Ｖｐは、ＴＸドライバ回路６００Ａの出力の電圧スイングの上限を設定するように動作可能であり得る。オペアンプＵ３は出力がｎチャネルトランジスタＱ３のゲートに結合されている。トランジスタＱ３のソースにおける電圧ＶＲＥＦＰを調整するように、トランジスタＱ３は、その出力ソースが、バッファリングされたユニティフォロア構成でオペアンプＵ３の反転入力に結合されている。通常の動作では、ＶＲＥＦＰはＶｐの電圧を追跡する。トランジスタＱ３は入力ドレインが供給電圧Ｖに結合されている。トランジスタＱ３は出力ソースが抵抗器Ｒ３の第１の端子に結合されている。抵抗器Ｒ３は第２の端子がＴＸモードスイッチＳＷ１の入力に結合されている。ＴＸモードスイッチＳＷ１は出力が回路基準ノードに結合されている。

アナログ制御信号Ｖｐは、オペアンプＵ３、トランジスタＱ３、抵抗器Ｒ３およびＴＸモードスイッチＳＷ１と組合されて、プログラム可能な電圧レギュレータを形成し得る。プログラム可能な電圧レギュレータは、トランジスタＱ３の出力ソース上でプログラム可能な基準電圧源ＶＲＥＦＰを生成および調整し得る。ＶＲＥＦＰは、Ｖｐのプログラム可能な基準電圧に実質的に整合するように調整され得る。Ｖｐは、ＴＸドライバ回路の出力における上限を定めるための任意の所望の電圧となるように生成され得る。

ＴＸドライバ回路６００Ａはさらに、第１のプログラム可能なプリドライバ回路および第２のプログラム可能なプリドライバ回路によってそれぞれ駆動される第１の出力ドライバ回路および第２の出力ドライバ回路を含む。第１の出力ドライバ回路および第２の出力ドライバ回路は、電圧スイングの上限を定めるノード６１５（ＶＦ１）と、電圧スイングの下限を定めるノード６２０（ＶＦ２）との間に並列に接続されている。

第１の出力ドライバ回路および第２の出力ドライバ回路は、高電圧側で第１のプログラム可能な抵抗回路を介してＶＲＥＦＰに接続している。ＴＸ動作モードでは、第１の出力ドライバ回路および第２の出力ドライバ回路は、低電圧側で、第２のプログラム可能な抵抗回路を介して回路基準（たとえば、接地基準）に接続している。第１のプログラム可能な抵抗回路および第２のプログラム可能な抵抗回路は各々、抵抗値を有するプログラム可能な抵抗器を形成し得る。当該抵抗値は各々、インピーダンス制御ループの対応するスライス（たとえば、図３のインピーダンス制御ループ回路３４０のｎ個のスライスのうちの１つのスライスなど）からのインピーダンス制御ループ信号Ｐ３、Ｐ４にそれぞれに応じたものである。それらの例を、図７を参照してさらに詳細に説明する。

第１のプログラム可能な抵抗回路は、ｐチャネルトランジスタＱ１と、Ｑ１のドレインとソースとの間に並列に接続された抵抗器Ｒ１とを含む。トランジスタＱ１は、そのソースがＶＲＥＦＰに結合され、そのドレインがノード６１５（ＶＦ１）に結合されている。トランジスタＱ１のゲート入力は入力端子Ｐ３に結合されている。第２のプログラム可能な抵抗回路は、ｎチャネルトランジスタＱ２と、Ｑ２のドレインとソースとの間に並列に接続された抵抗器Ｒ２とを含む。トランジスタＱ２は、そのソースが（この例においてはモード応答スイッチＳＷ２を介して）回路基準電位に結合されており、そのドレインがノード６２０（ＶＦ２）に結合されている。トランジスタＱ２のゲート入力は入力端子Ｐ４に結合されている。

第１の出力ドライバ回路は、直列抵抗器Ｒ４を介して第１の出力端子Ｐ１に被駆動信号を出力するように動作可能に結合される。抵抗器Ｒ４は、Ｐ１と、ｐチャネルトランジスタＱ４のドレイン出力およびｎチャネルトランジスタＱ５のドレイン出力に接続する出力ノードとの間に結合されている。Ｑ４のソースはノード６１５ＶＦ１に接続しており、Ｑ５のソースはノード６２０ＶＦ２に接続している。

第２の出力ドライバ回路は、直列抵抗器Ｒ５を介して第２の出力端子Ｐ２に被駆動信号を出力するように動作可能に結合される。抵抗器Ｒ５は、Ｐ２と、ｐチャネルトランジスタＱ６のドレイン出力およびｎチャネルトランジスタＱ７のドレイン出力に接続する出力ノードとの間に結合されている。Ｑ６のソースはノード６１５ＶＦ１に接続しており、Ｑ７のソースはノード６２０ＶＦ２に接続している。

第１および第２のプログラム可能なプリドライバ回路は各々、受信（receive：ＲＸ）モードで動作可能であり得ることで、それぞれの出力ドライバ回路における各トランジスタの制御端子（ゲート）に保護バイアス電圧を印加して、ＴＸドライバ回路６００Ａの安全な動作仕様よりも高い駆動電圧を有する受信信号によって与えられ得る電圧ストレスから出力ドライバ回路を保護し得る。送信（transmit：ＴＸ）モードでは、プログラム可能なプリドライバ回路は、スライスごとに選択的にイネーブルにされてもよい。イネーブルにされたスライスは、データ（ＤＩＮ、ＤＩＮｂ）信号を、出力信号として送信するために、プログラム可能なプリドライバ回路を介してそれぞれの出力ドライバ回路に渡すように構成される。選択的にイネーブルにされていないスライスは、プログラム可能なプリドライバ回路を通ってそれぞれの出力ドライバ回路に到達するデータ（ＤＩＮ、ＤＩＮｂ）信号をブロックするように構成される。たとえば、非選択ＴＸスライスは、高インピーダンス状態でスタンバイ状態となってもよい。

図示される例においては、第１のプログラム可能なプリドライバ回路はＮＡＮＤゲートＵ４およびＮＯＲゲートＵ５を含む。ＮＡＮＤゲートＵ４は、Ｑ４のゲートを動作可能に結合する。ＮＯＲゲートＵ５は、Ｑ５のゲートを動作可能に結合する。Ｕ４は、スライス選択イネーブル（enable：ＥＮ）信号とデータ（ＤＩＮ）信号とのＮＡＮＤ関数としてゲート制御信号６０５を生成する。Ｕ５は、スライス選択イネーブル（ＥＮｂ）信号の補数とデータ（ＤＩＮ）信号とのＮＯＲ関数としてゲート制御信号６１０を生成する。

第２のプログラム可能なプリドライバ回路は、ＮＡＮＤゲートＵ６およびＮＯＲゲートＵ７を含む。ＮＡＮＤゲートＵ６はＱ６のゲートを動作可能に結合する。ＮＯＲゲートＵ７はＱ７のゲートを動作可能に結合する。Ｕ６は、スライス選択イネーブル（ＥＮ）信号とデータ（ＤＩＮｂ）信号の補数とのＮＡＮＤ関数としてゲート制御信号を生成する。Ｕ７は、スライス選択イネーブル（ＥＮｂ）信号の補数とデータ（ＤＩＮｂ）信号の補数とのＮＯＲ関数としてゲート制御信号を生成する。

トランジスタＱ２のソース出力はＴＸモードスイッチＳＷ２の入力に結合される。ＴＸモードスイッチＳＷ２は第２のプログラム可能な抵抗回路と電圧基準ノードとの間に結合される。ＴＸモードでは、ＳＷ１、ＳＷ２がともに閉じられてもよく、これにより、ＴＸドライバ回路６００ＡによってＲ４およびＲ５に対して出力される電圧スイングに関する上限（ＶＲＥＦＰ）および下限（電圧基準ノードまたは回路「接地」基準電位）の各々についての安定した電圧レベルが定められ得る。いくつかの実装例においては、たとえば、スライスがＤＩＮの送信のために選択的にイネーブルにされている場合、ＳＷ１、ＳＷ２がともに、ＴＸモード中に閉じられてもよい。しかしながら、いくつかの例は、（たとえば、高インピーダンス状態で）選択的にイネーブルにされないスライスのために、ＴＸモード中にＳＷ１、ＳＷ２を開いたままで維持するように構成されてもよい。選択的にイネーブルにされたスライスに関してのみＳＷ１、ＳＷ２を閉じることで、たとえば、浮遊容量を有利に低減させ得る。

ＲＸモード動作中、コントローラ（図示せず）がＳＷ１、ＳＷ２を開いてもよく、これにより、ＴＸドライバトランジスタＱ４、Ｑ５、Ｑ６およびＱ７のソースを浮動させる。これにより、ＲＸモード動作中にＴＸドライバ回路を通る電流のバックフィードを防ぐとともに、たとえば、薄酸化物ＴＸドライバ回路の動作電圧（たとえば、０．８Ｖ、コア電圧）を超える可能性のある、入来する受信信号に関連するストレスから保護し得る。

送信モードでは、スイッチＳＷ１およびＳＷ２を閉じた状態で、ＴＸドライバ回路６００Ａの第１の出力端子Ｐ１と第２の出力端子Ｐ２との間の電圧スイングなどのＴＸドライバの出力スイングがアナログ制御電圧Ｖｐによって制御され得る。アナログ制御電圧Ｖｐはさまざまなプロセッサによって制御され得る。たとえば、アナログ制御電圧Ｖｐは、ＦＰＧＡファブリックにおけるプロセッサおよびデジタル－アナログ変換器（digital to analog converter：ＤＡＣ）実装によって制御されてもよい。いくつかの実装例においては、アナログ制御電圧Ｖｐは、たとえばＩＣに配線されたアナログ入力電圧によって制御されてもよい。さまざまな実装例においては、アナログ制御電圧Ｖｐは、たとえば、さまざまなハードウェア記述言語（hardware description language：ＨＤＬ）でプログラム可能であり得る。出力電圧スイングはプログラム可能であり得ることで、約１００ｍＶ、２００ｍＶ、３００ｍＶ、４００ｍＶ、５００ｍＶ、６００ｍＶ、７００ｍＶ、８００ｍＶ、９００ｍＶ、または最大約１０００ｍＶ以上のピーク間出力電圧を生成し得る。

いくつかの例においては、プログラム可能な基準電圧源ＶＲＥＦＰは、ＴＸドライバ回路６００Ａの出力スイングを形成する回路を供給し得る。したがって、ＴＸドライバ回路６００Ａの出力スイングはプログラム可能であり得る。たとえば、プログラム可能な基準電圧源ＶＲＥＦＰは、アナログ制御電圧Ｖｐを調節することによってプログラム可能に調節されてもよい。さまざまな実装例においては、プログラム可能な基準電圧源ＶＲＥＦＰは、ＴＸドライバ回路６００Ａのスライスのうちプログラム可能なスイングを実現し得るいくつかのスライスを静的にシャントすることによって調節され得る。具体的な例においては、ＴＸドライバ回路６００Ａの出力電圧スイングの基となり得るＶ_Ｐは、プログラム可能な基準電圧源ＶＲＥＦＰと接地との間の分圧器からのタップを選択することで導出され得る。

図６Ｂは、プログラム可能な下限電圧スイングのある例示的なＴＸドライバ回路を示す。図示された例においては、ＴＸドライバ回路６００Ｂの単一のスライスは、プログラム可能な電圧レギュレータ６５０を含むようにＱ２、Ｒ２の第２のプログラム可能な抵抗回路と基準電位ノード（たとえば、回路接地）との間で修正された程度の範囲で、図６ＡのＴＸドライバ回路６００Ａとは異なっている。図示された実施形態の変形例は、ユーザがプログラム可能な電圧ＶＲＥＦＮを生成するように構成されており、これにより、たとえば、ＴＸモード動作中の電圧スイングについてのプログラム可能な下限を提供し得る。

プログラム可能な電圧レギュレータ６５０はオペアンプ６５５およびｐチャンネルトランジスタ６６０を含む。ＴＸモードスイッチＳＷ２と直列の抵抗器６６５と組合わせることで、プログラム可能な電圧レギュレータは、アナログ制御信号Ｖｎを追跡するように応答し得る。プログラム可能な電圧レギュレータ６５０は、トランジスタ６６０の出力ソース上でプログラム可能な基準電圧源ＶＲＥＦＮを生成および調整し得る。ＶＲＥＦＮは、Ｖｎのプログラム可能な基準電圧と実質的に整合するように調整され得る。Ｖｎは、ＴＸドライバ回路の出力において電圧スイングの下限を定めるための任意の所望の電圧となるように（たとえば、マルチプレクサ、デジタル－アナログ変換器で）生成され得る。

図６Ａおよび図６Ｂを参照して説明される実施形態を参照すると、さまざまな実施形態は、たとえばＴＸドライバ回路３２５の安全な動作マージンを超える可能性があるソースによって生成される入来信号によって誘発される電圧ストレスに対して強化された保護を事前対応的にもたらすように構成され得る。さまざまな実装例においては、このような事前対応的な保護は、有利には、たとえば、双方向ポート上で誘導される信号によって与えられる電圧ストレスへの曝露からデバイスを積極的に保護することによって、薄酸化物デバイスを用いて、より高速性能を可能にし得る。いくつかの実装例においては、これにより、たとえば、０．８Ｖの薄酸化物プロセスで構築されたＦＰＧＡまたはＡＳＩＣ（または他の集積回路タイプ）が（たとえばコモンモードとピーク差動電圧とを組合わせた）１．５Ｖ電圧スイングを出力するより高電圧のデバイスに対して双方向ポートにおいてインターフェイスされるように直接互換性をもつことを可能にし得る。いくつかの例においては、ＡＣ結合された低電圧信号によるピーク間差動電圧スイングは、少なくとも最大で約２．４Ｖｐｐまでであり得る。

受信モードでは、スイッチＳＷ１が開かれると、Ｑ４のソースは電圧ＶＦ１ ６１５にまで浮動し得る。スイッチＳＷ２が開かれると、Ｑ５のソースは電圧ＶＦ２ ６２０にまで浮動し得る。Ｕ４およびＵ５の入力への論理信号は、ゲート制御信号６０５のＵ４出力上で論理ハイＶＳ（たとえば、Ｖｓｕｐｐｌｙ）を生成するとともに、ゲート制御信号６１０のＵ５出力上で論理ハイＶＳを生成するように、予め定められたレベルに設定される。さまざまな例においては、ＶＳは、たとえば約０．９Ｖなどのコア電圧Ｖｃｏｒｅであってもよい。

外部ソースからＰ１に信号が入力されると、Ｑ４のドレインとＱ５のドレインと抵抗器Ｒ４の第２の端子との間の共通接続から形成される共通ノードＶＩＮ６２５に入力電圧が生じる。電圧ＶＳ、ＶＦ１、ＶＦ２およびＶＩＮは、トランジスタＱ４およびＱ５にわたって以下の差動電圧を発生させる。同様に、これらの差動電圧はトランジスタＱ６およびＱ７にわたって生じてもよい。

Ｖ_{ＧＤ（Ｑ４）}＝Ｖ_{ＧＤ（Ｑ５）}＝ＶＩＮ－ＶＳ
Ｖ_{ＧＳ（Ｑ４）}＝ＶＳ－ＶＦ１
Ｖ_{ＤＳ（Ｑ４）}＝ＶＩＮ－ＶＦ１
Ｖ_{ＧＳ（Ｑ５）}＝ＶＳ－ＶＦ２
Ｖ_{ＤＳ（Ｑ５）}＝ＶＩＮ－ＶＦ２
さまざまな実施形態は、１つ以上の利点を達成し得る。たとえば、いくつかの実施形態は、さまざまなＴＸドライバ回路６００Ａの劣化および／またはストレスを実質的に回避または排除するために安全な動作仕様内でデバイス電圧ストレスを維持し得る差動電圧を生成し得る電圧を、さまざまなトランジスタ端子上で実現し得る。

具体的な例においては、スイッチＳＷ１およびＳＷ２が開かれるように、一体型双方向ポート３００（図３）などの一体型双方向ポートが受信モード用に構成される。信号は差動ポート３１５（図３）によって受信される。当該信号はＲＸバッファ回路３３０（図３）によって受信されてもよい。ＴＸドライバ回路３２５（図３）は、差動ポート３１５に結合されているので、差動ポート３１５上に存在する電圧も受ける。具体的には、差動ポート３１５上の電圧はＰ１およびＰ２に存在する（図３、図６Ａ）。Ｐ１およびＰ２に存在する電圧ストレスからの保護については同様に対処され得る。たとえば、図６Ｂを参照すると、Ｐ１は、差動ポート３１５上に存在する信号から１．４Ｖの電圧を受ける可能性もある。この１．４Ｖは共通ノードＶＩＮ６２５に存在する可能性がある。電圧ＶＦ１ ６１５およびＶＦ２ ６２０は、たとえば０．８Ｖまで浮動し得る。ＶＳ＝０．９Ｖのコア供給電圧の場合、トランジスタＱ４およびＱ５にわたる差動電圧はたとえば以下のとおりであってもよい。

Ｖ_{ＧＤ（Ｑ４）}＝Ｖ_{ＧＤ（Ｑ５）}＝ＶＩＮ－ＶＳ＝１．４Ｖ－０．９Ｖ＝０．５Ｖ
Ｖ_{ＧＳ（Ｑ４）}＝ＶＳ－ＶＦ１＝０．９Ｖ－０．８Ｖ＝０．１Ｖ
Ｖ_{ＤＳ（Ｑ４）}＝ＶＩＮ－ＶＦ１＝１．４Ｖ－０．８Ｖ＝０．６Ｖ
Ｖ_{ＧＳ（Ｑ５）}＝ＶＳ－ＶＦ２＝０．９Ｖ－０．８Ｖ＝０．１Ｖ
Ｖ_{ＤＳ（Ｑ５）}＝ＶＩＮ－ＶＦ２＝１．４Ｖ－０．８Ｖ＝０．６Ｖ
さまざまなＩＣ作製プロセスでは、印加される電圧に限界があり得る。たとえば、薄酸化物技術を用いて作製されるトランジスタは、１Ｖを超える電圧によってストレスを受ける可能性および／または損傷を受ける可能性がある。開示された例においては、トランジスタの両端にわたって印加される電圧の各々は１Ｖ未満である。いくつかの実施形態においては、トランジスタの両端にわたって印加される電圧は、送信ドライバ回路（３２５）における２つ以上のトランジスタの各々の制御端子に供給される予め定められた動作電圧であってもよく、これは、限定ではなく一例として、約０．６Ｖ～約１．０Ｖ、たとえば、約０．７Ｖ～約０．９５Ｖ、または約０．７５Ｖ～約０．８５Ｖなどである。

図６Ｂの開示された例においては、トランジスタＱ４およびＱ５は、薄酸化物プロセスにおいて破損しないように保護され得る。したがって、ＴＸドライバ回路３２５（図３）は、ＲＸモード中の広い電圧スイングによる電圧ストレスから保護され得る。広い電圧スイングは、たとえば、一体型双方向ポート３００（図３）を駆動する外部デバイスから生じる可能性もある。

図７は例示的なインピーダンス制御ループを示す。インピーダンス制御ループ回路７００は、ＶＲＥＦＰと回路接地との間に直列に接続された抵抗器ＲＳ１～ＲＳ１２で構成される抵抗器ラダーを含む。いくつかの実施形態においては、抵抗器ラダーは、ＶＲＥＦＰとＶＲＥＦＮとの間に延在し得る。その実施形態を図６Ｂを参照してさらに説明する。抵抗器ＲＳ１～抵抗器ＲＳ６の間におけるいくつかのノードのうちの１つは、上側セレクタ７０５に選択的に結合され得る。抵抗器ＲＳ６～抵抗器ＲＳ１２の間におけるいくつかのノードのうちの１つは、下側セレクタ７１０に選択的に結合され得る。セレクタ７０５、７１０は、独立して選択可能なスイッチ、またはたとえばアナログマルチプレクサを含み得る。

上側セレクタ７０５の選択された出力は、オペアンプＵ１の非反転入力に結合される。オペアンプＵ１の出力は、ｐチャネルトランジスタＱＲ１のゲートに結合されるとともに、Ｐ７、Ｐ３を介してＱ１のゲートに結合される。ＱＲ１は、ＱＲ１を介して定められる電流によりＱ１を同様の線形抵抗特性で動作させ得るように、Ｑ１の実質的な複製となるように形成され得る。同様に、下側セレクタ７１０の選択された出力は、オペアンプＵ２の非反転入力に結合される。オペアンプＵ２の出力は、ｎチャネルトランジスタＱＲ２のゲートに結合されるとともに、Ｐ８、Ｐ４を介してＱ２のゲートに結合される。ＱＲ２は、ＱＲ２を介して定められる電流によりＱ２を同様の線形抵抗特性で動作させ得るように、Ｑ２の実質的な複製となるように形成され得る。ＱＲ１、ＱＲ２を通る電流は、ｐチャネルＱＲ４、抵抗器ＲＲ４、ＲＣＡＬおよびＲＲ５、ならびにｎチャネルトランジスタＱＲ７からなる直列接続構成により定められてもよい。ＱＲ４のゲートは回路接地に繋げられた状態で示されており、ＱＲ７のゲートはＶＲＥＦＰに引上げられるものとして示されている。Ｕ１の反転入力はＲＲ４とＲＣＡＬとの間のノードに結合されており、Ｕ２の反転入力はＲＣＡＬとＲＲ５との間のノードに結合されている。回路は、さまざまな実施形態においては、上側セレクタ７０５における選択された電圧と下側セレクタ７１０における選択された電圧との間の電圧差に応じて、ＱＲ１、ＱＲ２を通る電流を定めるように動作し得る。この場合、電流はＲＣＡＬにわたって印加されるその電圧差によって設定される。

インピーダンス制御ループ回路７００は、「微調節」インピーダンス制御を実現し得る。インピーダンス制御ループ回路７００は、２つの閉制御ループを、オペアンプＵ１およびＵ２の反転入力の各々において１つずつ、採用している。閉制御ループは、Ｑ１を制御するための制御電圧をＰ７で生成し（図６Ａ）、Ｑ２を制御するための制御電圧をＰ８で生成する（図６Ａ）。閉ループは、Ｐ１およびＰ２においてＴＸドライバ回路内を調べるインピーダンスを制御する（図３、図６Ａ）。さまざまな例においては、入力Ｐ１およびＰ２内を調べるインピーダンスは、それぞれ終端抵抗ＲｐおよびＲｎを表し得る。いくつかの実装例においては、インピーダンス制御ループ回路７００は、たとえば、５０オームのリターンロス規格を満たすようにＴＸドライバ回路６００Ａの入力インピーダンスを調整し得る。いくつかの実装例においては、制御プロセッサは、測定された自己診断性能特性に基づいてセレクタ７０５、７１０の位置を選択するように動作し得る。

インピーダンス制御ループ回路７００は、Ｑ１を介してＴＸドライバ回路６００Ａの出力インピーダンスを調整するために（図６Ａ）、制御電圧を、ＴＸドライバ回路３２５（図３、図６Ａ）の入力端子Ｐ３に至るインピーダンス制御ループ回路７００上の出力端子Ｐ７（図３、図７）に供給し得る。同様に、インピーダンス制御ループ回路７００は、Ｑ２を介してＴＸドライバ回路６００Ａの出力インピーダンスを調整するために（図６Ａ）、制御電圧を、ＴＸドライバ３２５回路上の入力端子Ｐ４（図３、６Ａ）に至るインピーダンス制御ループ回路７００上の出力端子Ｐ８（図３、７）に供給し得る。

いくつかの実装例においては、上側セレクタ７０５は、オペアンプＵ１の非反転入力がプログラム可能な基準電圧ＶＲＥＦＰの約３／４に結合され得るように構成され得る。同様に、下側セレクタ７１０は、オペアンプＵ２の非反転入力がプログラム可能な基準電圧ＶＲＥＦＰの約１／４に結合され得るように構成され得る。ＲＲ４およびＲＲ５の各々がＲＣＡＬの抵抗の１／２に構成される場合、この実装例は、有利には、ＱＲ１およびＱＲ２の抵抗を調節し得るとともに、関連するトランジスタＱ１およびＱ２（図６Ａ）の抵抗を調節し得ることで、ＴＸドライバ回路６００Ａ（図６Ａ）の出力インピーダンスがセレクタ７０５、７１０の状態に応じて制御され得るようにする。

さまざまな実装例においては、精度（たとえば、約１％、０．５％、０．２％、または約０．１％の許容差のある）抵抗器は、ＴＸドライバの粗い出力インピーダンスを設定するための基準としての役割を果たし得る。いくつかの例においては、基準抵抗器は、双方向ポートを具現化するＦＰＧＡまたはＡＳＩＣの外部にあってもよい。いくつかの実装例は、外部基準抵抗器に基づくルックアップテーブルを用いて、何個のスライスをイネーブルすべきかを判断し得る。イネーブルにすべきいくつかのスライスを選択することにより、プログラム可能な抵抗器に対する粗い調節をもたらし得る。いくつかの実装例においては、イネーブルにされたスライスの数はさまざまであり得る。たとえば、イネーブルにされたスライスの数は、たとえば、ＴＸ出力抵抗特性におけるプロセス関連の変化を追跡するために、５２から６８まで変化し得る。

図８は、ＴＸ出力ドライバのためのプログラム可能な抵抗の粗い制御および微細な制御のための例示的なプロセスを示す。図示される例においては、プロセスフロー８００は、プロセッサによる状態機械または命令のプログラムの実行によってＴＸドライバ出力抵抗に対する近似（粗い）調節とさらには微細な調節とを定めるための、例示的な自動化された自己較正シーケンスを提供する。自動化されたプロセスフロー８００は、イネーブルにすべきＴＸドライバ回路３２５のスライスの数を決定し、その後、セレクタ７０５、７１０などのプログラム可能な選択回路に応答して微細な調節を行うステップを含む。プロセッサ、たとえば、マイクロプロセッサもしくはマイクロコントローラ、または状態機械などは、たとえばプロセスフロー８００の動作を実行するように構成され得る。動作のうちのいくつかは、データストア（たとえば、メモリ空間位置）に格納され得るデータおよび／または命令を検索することによって実行され得る。いくつかの動作は、双方向ポートを含むＩＣの内部または外部のデータストアに存在し得るメモリ位置（たとえば、レジスタ）に、決定されたパラメータデータ値を格納するステップを含み得る。

粗い抵抗値を定めるために、プロセスフロー８００は、８０５において、双方向ポート３００を含むＩＣの外部に位置し得る基準抵抗器（Ｒｒｅｆ）の抵抗測定を決定することから開始される。さまざまな実施形態において、基準抵抗器は精密抵抗器であってもよい。８１０において、プロセスは、予め定められたルックアップテーブルから検索すべきＲｒｅｆ値を用いて、ＴＸドライバ回路３２５内でイネーブルにすべきスライスの数（Ｅ）を決定する。ルックアップテーブルは、ＴＸドライバ回路３２５についての粗い出力抵抗または近似の出力抵抗を達成するために、Ｒｒｅｆ値範囲をイネーブルにすべきスライスの数にまでマッピングし得る。８１５において、プロセスは、ＴＸドライバ回路３２５のＥ個のスライスを送信用にアクティブにするために、適切な選択的イネーブル信号を生成する。図６Ａおよび図６Ｂに示される実施形態を参照すると、図示されるスライスについてのイネーブル信号はＥＮ、ＥＮｂである。

粗い抵抗値をより微細な許容範囲に調節するために、プロセスフロー８００は、出力ドライバトランジスタ（たとえば、図６ＡのＱ１～Ｑ４）と直列な要素の抵抗を制御するための制御信号を印加してもよい。具体的な例においては、微細な調節は、Ｑ１、Ｑ２のそれぞれのゲートを介して第１および第２のプログラム可能な抵抗回路を制御することによって行われてもよい（図６Ａおよび図６Ｂ）。これらの微調整制御信号は、たとえば、図７のインピーダンス制御ループ回路７００によって生成されてもよい。選択的にイネーブルにされたＥ個のＴＸドライバ回路３２５の抵抗を調節するための自動プロセスは、８２０ａにおいて、上側可変抵抗器Ｒｕｐｐｅｒのための第１のセレクタ入力を受信するステップを含む。最初に、第１のセレクタ入力（たとえば、上側セレクタ７０５）は、予め定められたデフォルト値（たとえば、ＲＳ１とＲＳ２との間のノード）に設定されてもよい。並行して、選択的にイネーブルにされたＥ個のＴＸドライバ回路３２５の抵抗を調節するための自動プロセスはさらに、８２０ｂにおいて、下側可変抵抗器Ｒｌｏｗｅｒのための第２のセレクタ入力を受信するステップを含む。最初に、第２のセレクタ入力（たとえば、下側セレクタ７１０）は、予め定められたデフォルト値（たとえば、ＲＳ１１とＲＳ１２との間のノード）に設定されてもよい。

８２０ａにおいて第１のセレクタ入力が受信されると、８２５ａにおいて、反射性能が仕様内であるか否かが判断される。仕様内であれば、８５０において、Ｒｕｐｐｅｒ値がデータストアに格納される。仕様内でなければ、８３０ａにおいて、Ｒｕｐｐｅｒを増加させる必要があるかどうかが判断される。Ｒｕｐｐｅｒを増加させる必要がある場合、８３５ａにおいて、セレクタ入力を（たとえば、抵抗器ラダーＲＳ１～ＲＳ５における低電位ノードにまで）低下させるための措置が取られ、次いで、制御が８２０ａに戻る。Ｒｕｐｐｅｒを低下させる必要がある場合、８４０ａにおいて、セレクタ入力を（たとえば、抵抗器ラダーＲＳ７～ＲＳ１２の高電位ノードにまで）増加させるための措置が取られ、次いで、制御が８２０ａに戻る。

８２０ｂにおいて第２のセレクタ入力が受信されると、８２５ｂにおいて、反射性能が仕様内であるか否かが判断される。仕様内であれば、８５０において、Ｒｌｏｗｅｒ値がデータストアに格納される。仕様内でなければ、８３０ｂにおいて、Ｒｌｏｗｅｒを増加させる必要があるかどうかが判断される。Ｒｌｏｗｅｒを増加させる必要がある場合、８３５ｂにおいて、セレクタ入力を（たとえば、抵抗器ラダーＲＳ１～ＲＳ５における低電位ノードにまで）低下させるための措置が取られ、次いで、制御が８２０ｂに戻る。Ｒｌｏｗｅｒを低下させる必要がある場合、８４０ｂにおいて、セレクタ入力を（たとえば、抵抗器ラダーＲＳ７～ＲＳ１２の高電位ノードにまで）増加させる措置が取られ、次いで、制御が８２０ｂに戻る。

いくつかの実施形態においては、８２５ａ、８２５ｂにおける性能に関する決定は、たとえば、試験期間にわたるビットエラーレートに基づいて間接的に性能を評価するステップを含み得る。繰り返し調節することで、たとえば、低下または増加させること（たとえば、８３５ａ、８４０ａ）により、反射性能とこれによりビットエラーレートとが改善されるかまたはより悪化するかを判断してもよい。

図９は、双方向ポート制御方法の例示的なフローチャートを示す。双方向ポート制御方法９００は、送信モードまたは受信モードでの動作のために、さまざまな実施形態に従って双方向ポート３００を構成するためのものである。方法９００は決定ブロック９０５から開始される。方法９００は決定ブロック９０５においてモードを判断する。モードが「受信」である場合、方法９００はプロセスブロック９１０に進む。プロセスブロック９１０において、方法９００は、スイッチＳＷ１およびＳＷ２をオフにする。方法はブロック９１５に進む。プロセスブロック９１５において、方法９００は、スイッチＳＷ３、ＳＷ４およびＳＷ５をオンにする。方法９００は９２０に進む。９２０において、方法９００は、ＥＮ＝０に設定し、ＥＮｂ＝１に設定する。方法は９２５に進む。９２５において、方法９００はＤＩＮ＝０に設定し、ＤＩＮｂ＝１に設定する。方法は９３０に進む。９３０において、プロセス９００はデータを受信する。

９０５において、モードが「送信」である場合、方法９００は９３５に進む。９３５において、方法９００はスイッチＳＷ１およびＳＷ２をオンにする。方法は９４０に進む。９４０において、方法９００はスイッチＳＷ３、ＳＷ４、およびＳＷ５をオフにする。方法９００は９４５に進む。９４５において、方法９００はＥＮ＝１に設定し、ＥＮｂ＝０に設定する。方法９００は９５０に進む。９５０において、方法９００は、ＤＩＮにデータを適用し、補完されたデータをＤＩＮｂに適用する。方法は９５５に進む。９５５において、プロセス９００はデータを送信する。

図を参照してさまざまな実施形態を説明してきたが、他の実施形態も実現可能である。たとえば、いくつかの実施形態は複数のスライスに並列化され得る。これらのスライスは、さまざまなパラメータを調節するためにイネーブルおよびディスエーブルにされ得る。ＴＸモードで動作する双方向ポート付きのＦＰＧＡファブリックにおいては、いくつかの実施形態は、たとえば、動作中に、またはユーザによって、動的に設定され得るプログラム可能な電圧スイングをもたらし得る。電圧スイングは、たとえば、当該電圧スイングが発生している回路の駆動およびインピーダンス特性に従って、電圧のインターフェイス仕様に対応するように調節され得る。いくつかの実施形態においては、識別アルゴリズムは、現場で判断される回路構成との互換性のために必要とされる電気的特性を識別するのに十分な情報を受信し得る。このため、潜在的な電圧スイングおよび出力インピーダンス特性の予めプログラムされたアレイにアクセスすることで、現場での展開中に起こり得るさまざまな潜在的な実装によりインターフェイスを最適化し得る。同様に、ＲＸ電気的特性は、現場での動作時に遭遇する可能性がある電気的特性に整合させるように、予め定められた基準に従ってフィールド構成されてもよい。

いくつかの実施形態においては、電圧スイング、出力インピーダンスおよび／または入力／コモンモード特性のために静的設定が符号化され得る。いくつかの実施形態においては、静的な構成設定は、ＦＰＧＡのプログラムされたファブリックにおけるハードウェア構成として実装され得る。データ記憶媒体を採用する実装例の場合、静的な設定は、たとえば、メモリレジスタ内の構成ファイルにロードされて電源投入時に取出され得るとともに適用され得ることでハードウェアを構成し得る。

さまざまな実施形態を用いて、データ信号および／またはクロック信号が受信され得る。外部信号は、たとえば直列コンデンサを介して双方向ポートにＡＣ結合されてもよい。動作時に、いくつかの実施形態は、差動信号を受信および／または送信するように構成され得る。いくつかの差動信号は、終端回路におけるコモンモード電圧の印加によって実質的に補償され得るコモンモードオフセットを呈し得る。

いくつかの実施形態は、シングルエンド信号で動作し得る。シングルエンド入力により、図３を参照して説明されるピン３０５、３１０などのポートのうちの１つが省かれ得る。

実施形態のいくつかの局面は、コンピュータシステムとして実装され得る。たとえば、さまざまな実装例は、デジタルおよび／またはアナログ回路、コンピュータハードウェア、ファームウェア、ソフトウェア、またはそれらの組合せを含み得る。装置要素は、プログラム可能なプロセッサによる実行のために、情報キャリアにおいて（たとえば、機械可読記憶装置において）有形に具現化されたコンピュータプログラム製品において実装され得る。また、方法は、入力データに対して動作するとともに出力を生成することによってさまざまな実施形態の機能を実行するための命令のプログラムを実行するプログラム可能なプロセッサによって実行され得る。いくつかの実施形態は、データストレージシステム、少なくとも１つの入力デバイスおよび／または少なくとも１つの出力デバイスからデータおよび命令を受信するとともにそれらにデータおよび命令を送信するように結合された少なくとも１つのプログラム可能なプロセッサを含むプログラム可能なシステム上で実行可能な１つ以上のコンピュータプログラムにおいて有利に実装され得る。コンピュータプログラムは、特定のアクティビティを実行するかまたは特定の結果をもたらすために、コンピュータにおいて直接的または間接的に使用され得る命令のセットである。コンピュータプログラムは、コンパイルされた言語または解釈された言語を含む任意の形態のプログラミング言語で書くことができ、独立型プログラムとして、またはコンピューティング環境での使用に適したモジュール、コンポーネント、サブルーチンもしくは他のユニットとして含む任意の形態で展開することができる。

命令のプログラムを実行するのに適したプロセッサは、任意の種類のコンピュータのうち単一のプロセッサまたは複数のプロセッサのうちの１つを含み得る汎用マイクロプロセッサおよび専用マイクロプロセッサをともに、限定ではなく一例として含む。一般に、プロセッサは、読取り専用メモリまたはランダムアクセスメモリまたはこれら両方から命令およびデータを受信するだろう。コンピュータの必須要素は、命令を実行するためのプロセッサ、ならびに命令およびデータを格納するための１つ以上のメモリである。コンピュータプログラム命令およびデータを有形に具現化するのに適した記憶装置は、一例として、半導体メモリデバイス、たとえば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリデバイス、磁気ディスク、たとえば、内部ハードディスクおよび取外し可能ディスクなど、光磁気ディスク、ならびに、ＣＤ－ＲＯＭおよびＤＶＤ－ＲＯＭディスクを含むあらゆる形態の不揮発性メモリを含む。プロセッサおよびメモリは、特定用途向け集積回路（application-specific integrated circuit：ＡＳＩＣ）によって補なわれてもよく、またはＡＳＩＣに組込まれてもよい。いくつかの実施形態においては、プロセッサおよびメンバーは、たとえばＦＰＧＡなどのハードウェアプログラム可能デバイスによって補なわれてもよく、またはハードウェアプログラム可能デバイスに組込まれてもよい。

いくつかの実装例においては、各システムは、同じ情報もしくは同様の情報でプログラムされてもよく、ならびに／または、揮発性メモリおよび／もしくは不揮発性メモリに格納された実質的に同一の情報で初期化されてもよい。たとえば、１つのデータインターフェイスは、デスクトップコンピュータまたはサーバなどの適切なホストデバイスに結合されたときに自動設定、自動ダウンロードおよび／または自動更新機能を実行するように構成されてもよい。

さまざまな実施形態においては、コンピュータシステムは非一時的メモリを含み得る。メモリは、プロセッサ実行可能プログラム命令を含むデータおよびコンピュータ可読命令を符号化するように構成され得る１つ以上のプロセッサに接続され得る。当該データおよびコンピュータ可読命令には１つ以上のプロセッサがアクセス可能であり得る。プロセッサ実行可能プログラム命令は、１つ以上のプロセッサによって実行されると、１つ以上のプロセッサにさまざまな動作を実行させ得る。

さまざまな実施形態においては、コンピュータシステムは、モノのインターネット（Internet of Things：ＩｏＴ）デバイスを含み得る。ＩｏＴデバイスは、電子機器、ソフトウェア、センサ、アクチュエータおよびネットワーク接続に埋込まれたオブジェクトを含み得ることで、これらのオブジェクトがデータを収集してやり取りすることを可能にし得る。ＩｏＴデバイスは、データをインターフェイスを介して別のデバイスに送信することによって有線デバイスまたは無線デバイスとともに使用され得る。ＩｏＴデバイスは、有用なデータを収集し得るとともに、他のデバイス間で当該データを自律的に流動させ得る。

いくつかの実装例においては、１対の電気ノードは、差動電気信号を送信ドライバ回路（３２５）から１対の端子（３０５，３１０）に双方向に伝達するとともに、差動電気信号を１対の端子（３０５，３１０）から受信機バッファ回路（３３０）に伝達するように構成される。

いくつかの実施形態は、たとえばＴＸドライバ回路内に薄いゲート誘電体構造を組込んでいてもよい。いくつかの実装例においては、薄いゲート誘電体は、誘電体として酸化物を含み得る。限定ではなく例示を目的として、薄いゲート誘電体は、たとえばＳｉＮ（窒化シリコン）などの他の誘電材料を含んでいてもよい。

いくつかの実装例を説明してきたが、さまざまな変更が加えられ得ることが理解されるだろう。たとえば、開示される技術のステップが異なる順序で実行された場合、または開示されるシステムの構成要素が異なる方法で組み合わされた場合、または構成要素が他の構成要素で補なわれた場合でも、有利な結果が達成され得る。したがって、他の実装例は添付の特許請求の範囲内にある。

Claims (15)

1. 双方向インターフェイス装置であって、
   差動回路に電気的に接続するように構成された１対の端子と、
   １対の電気ノードとを備え、前記電気ノードの各々が前記１対の端子のうち対応する端子に電気的に結合されており、前記双方向インターフェイス装置はさらに、
   前記１対の電気ノードを介して前記１対の端子の各々に結合された送信ドライバ回路を備え、前記送信ドライバ回路は複数のスライスを含み、前記複数のスライスにおける各スライスは、
   （ｉ）出力ドライバ回路と、
   （ｉｉ）イネーブル信号に応答して同じスライスにおける前記出力ドライバ回路を選択的にイネーブルにするかまたはディスエーブルにするように結合されたプログラム可能なプリドライバ回路と含み、前記双方向インターフェイス装置はさらに、
   前記１対の電気ノードを介して前記１対の端子の各々に結合された受信バッファ回路と、
   前記送信ドライバ回路に結合された制御回路とを備え、前記制御回路は、前記送信ドライバ回路の出力抵抗の関数として選択的にイネーブルにするべき前記複数のスライスの数を決定するように構成される、双方向インターフェイス装置。
2. 受信モードでは、前記プログラム可能なプリドライバ回路は、前記送信ドライバ回路における複数のトランジスタの各々の制御端子に予め定められた動作電圧を供給するように構成され、前記送信ドライバ回路における前記複数のトランジスタの各々は、前記１対の電気ノードに直接接続する、請求項１に記載の装置。
3. 受信モードに応答して、スイッチが選択的に開かれて、前記１対の電気ノードのうちの少なくとも１つの電気ノードから基準電位への電流を遮断し、電流経路は前記送信ドライバ回路のうち少なくとも一部を通る、請求項１または２に記載の装置。
4. 第１の可変抵抗制御信号に応答して前記出力ドライバ回路の出力抵抗を調節するように構成された第１の可変抵抗回路さらに備える、請求項１から３のいずれか１項に記載の装置。
5. 調整済み上位電圧を前記第１の可変抵抗回路を介して供給するように構成されたハイサイド電圧レギュレータ回路をさらに含む、請求項４に記載の装置。
6. 各スライスにおける前記出力ドライバ回路は、前記調整済み上位電圧によって定められる上限電圧スイングで、出力信号を差動出力信号として駆動するように構成される、請求項５に記載の装置。
7. 前記送信ドライバ回路はさらに、前記送信ドライバ回路と回路基準電位との間に接続された第２の可変抵抗回路を備え、前記第２の可変抵抗回路は、第２の可変抵抗制御信号に応答して前記出力ドライバ回路の出力抵抗を調節するように構成される、請求項４から６のいずれか１項に記載の装置。
8. 前記１対の電気ノード間に接続された抵抗ターミネータネットワークをさらに備え、前記抵抗ターミネータネットワークは、受信モードに応答して第１のスイッチおよび第２のスイッチを閉じて、コモンモードノードから前記１対の電気ノードにおけるノードの各々までの電気的接続をもたらすように動作可能であり、前記接続の各々は、コモンモードインピーダンス特性に実質的に整合するような大きさの抵抗を介してもたらされ、前記抵抗ターミネータネットワークはさらに、送信モードに応答して、前記第１のスイッチおよび前記第２のスイッチを開くように動作可能であり、前記コモンモードノードは、予め定められた調整済み電圧に駆動される、請求項１から７のいずれか１項に記載の装置。
9. 前記出力ドライバが前記プログラム可能なプリドライバ回路によって選択的にイネーブルにされると、前記出力ドライバ回路は、データ信号に応答して差動出力信号を前記１対の電気ノード上に駆動するように動作可能である、請求項１から９のいずれか１項に記載の装置。
10. 双方向インターフェイス装置を動作させる方法であって、
    １対の端子を差動回路に電気的に接続するステップと、
    １対の電気ノードを前記１対の端子のうち対応する端子に電気的に結合するステップと、
    前記１対の電気ノードを介して送信ドライバ回路を前記１対の端子の各々に結合するステップとを備え、前記送信ドライバ回路は複数のスライスを含み、前記複数のスライスにおける各スライスは、
    （ｉ）出力ドライバ回路と、
    （ｉｉ）プログラム可能なプリドライバ回路とを含み、前記プログラム可能なプリドライバ回路は、イネーブル信号に応答して同じスライスにおける前記出力ドライバ回路を選択的にイネーブルにするかまたはディスエーブルにするように結合されており、前記方法はさらに、
    受信バッファ回路を、前記１対の電気ノードを介して前記１対の端子の各々に結合するステップと、
    受信モードで、前記受信バッファ回路により、入来する差動信号を前記１対の電気ノードを介して受信するステップと、
    前記制御回路により、前記送信ドライバ回路の出力抵抗の関数として、選択的にイネーブルにするべき前記複数のスライスの数を決定するステップとを備える、方法。
11. 受信モードで、前記プログラム可能なプリドライバ回路により、前記送信ドライバ回路における複数のトランジスタの各々の制御端子に予め定められた動作電圧を供給するステップをさらに備え、前記送信ドライバ回路における前記複数のトランジスタの各々は、前記１対の電気ノードに直接接続している、請求項１０に記載の方法。
12. 前記受信モードに応答して、スイッチを選択的に開いて、前記１対の電気ノードのうち少なくとも１つの電気ノードから基準電位への電流を遮断し、電流経路は前記送信ドライバ回路のうち少なくとも一部を通る、請求項１０または１１に記載の方法。
13. 第１の可変抵抗回路により、第１の可変抵抗制御信号に応答して前記出力ドライバ回路の出力抵抗を調節するステップをさらに含む、請求項１０から１２のいずれか１項に記載の方法。
14. ハイサイド電圧レギュレータ回路により、調整済み上位電圧を前記第１の可変抵抗回路を介して供給するステップをさらに含む、請求項１３に記載の方法。
15. 前記送信ドライバ回路と回路基準電位との間に接続された第２の可変抵抗回路により、第２の可変抵抗制御信号に応答して前記出力ドライバ回路の出力抵抗を調節するステップをさらに含む、請求項１４に記載の方法。

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