KR101703835B1 - 향상된 신뢰도 및 밀도를 갖는 교정형 출력 드라이버 - Google Patents

향상된 신뢰도 및 밀도를 갖는 교정형 출력 드라이버 Download PDF

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Abstract

출력 노드를 드라이빙하도록 구성되는 출력 드라이버는, 복수의 레그들을 갖는 풀-다운 섹션 및 복수의 풀-업 레그들을 갖는 풀-업 섹션을 포함한다. 각각의 레그 및 풀-업 레그는 데이터 경로 및 교정 경로를 포함한다. 풀-다운 섹션에서의 데이터 경로들은 컴플리먼트 데이터 신호의 어서션에 대한 응답으로 접지로 도통하도록 구성되는 반면, 풀-업 섹션에서의 데이터 경로들은 컴플리먼트 데이터 신호의 디-어서션에 대한 응답으로 전력 공급 노드로 도통하도록 구성된다.

Description

향상된 신뢰도 및 밀도를 갖는 교정형 출력 드라이버{CALIBRATED OUTPUT DRIVER WITH ENHANCED RELIABILITY AND DENSITY}
관련 출원에 대한 상호-참조
[0001] 본 출원은 2013년 10월 17일자로 출원된 미국 정규 출원 제 14/056,913호를 우선권으로 주장하며, 상기 출원은 인용에 의해 그 전체가 본 출원에 포함된다.
[0002] 본 출원은 출력 드라이버들에 관한 것으로, 더 상세하게는, 임피던스 교정을 위한 듀얼-모드(dual-mode) 레그(leg)들을 갖는 출력 드라이버들에 관한 것이다.
[0003] 집적 회로를 외부 디바이스들에 커플링(couple)시키는 트레이스(trace)들 및 상호연결부(interconnect)들은, 집적 회로의 출력 드라이버에 의해 매칭되어야 하는 특성 임피던스를 갖는다. 연관된 회로 보드(board)의 특성 임피던스에 미스매칭(mismatch)되는 출력 임피던스를 출력 드라이버가 가지면, 지터(jitter) 및 신호 반사(signal reflection)들과 같은 바람직하지 않은 효과들이 발생한다. 따라서, 집적 회로 출력 드라이버는, 원하는 출력 임피던스로 교정될 수 있도록 약간의 구성가능 능력(configurability)을 갖는 것이 관례적이다.
[0004] 출력 신호를 출력 패드(105)로 드라이빙(dirve)하는 종례의 임피던스-교정형(impedance-calibrated) 출력 드라이버(100)가 도 1에 도시된다. 패드(105)에서의 출력 임피던스를 조정 또는 교정하기 위해, 드라이버(100)는 풀-다운(pull-donw) 섹션(110) 및 풀-업(pull-up) 섹션(도시되지 않음)을 포함한다. 그 명칭에 의해 암시되는 바와 같이, 풀-다운 섹션(110)은, 데이터 출력 신호의 컴플리먼트(complement)(datab)가 하이로 어서팅(assert)되는 경우, 패드(105)를 접지시키도록 기능한다. 반대로, 풀-업 섹션은, 데이터 출력 신호가 하이(high)인 경우 패드(105)를 전력 공급 전압 VDD로 충전(charge)하도록 기능한다. 풀-업 섹션 뿐만 아니라 풀-다운 섹션(110) 둘 모두는, 다수의 선택가능 레그들 뿐만 아니라 디폴트(default) 레그를 포함한다. 풀-다운 섹션(110)에서, 각각의 선택가능 레그는 접지(VSS)로의 전류 경로를 형성할 수 있는 반면, 풀-업 섹션에서 각각의 선택가능 레그는, 전력 공급 전압 VDD를 전달하는 전력 공급 노드로의 전류 경로를 형성할 수 있다.
[0005] 둘 모두의 섹션들에서의 디폴트 레그는, 교정 셋팅에 관계없이 항상 도통(conduct)한다. 따라서, 풀-다운 섹션(110)에서의 디폴트 레그는, NMOS 데이터 트랜지스터 M1을 드라이빙하는 컴플리먼트 데이터 신호 datab 및 NMOS 트랜지스터 M2를 드라이빙하는 인에이블(enabel) 신호 dnvm 둘 모두가 어서팅되는 경우, 접지로의 경로를 형성하도록 구성된다. 그러나, 나머지 레그들은, 교정 트랜지스터들 M3 내지 M7에 각각 대응하는 교정 비트들 dn<0> 내지 dn<4>에 따라 선택가능하다. 따라서, 레그 0으로부터 레그 4까지의 범위에 있는 5개의 교정 비트들에 대응하는 5개의 선택가능 레그들이 풀-다운 섹션(110)에 존재한다. 디폴트이든 또는 선택가능이든, 각각의 레그는, 컴플리먼트 데이터 신호 datab에 의해 드라이빙되는 게이트를 갖는 NMOS 데이터 트랜지스터 M1을 포함한다. 따라서, datab가 하이가 되는 경우, 모든 M1 데이터 트랜지스터는 도통한다. 그러나, 각각의 선택가능 레그는 대응하는 교정 비트가 어서팅되는 경우에만 도통할 것이다.
[0006] 각각의 선택가능 레그 및 디폴트 레그에 의해 인출(draw)되는 전류는, 각각의 레그의 저항기의 저항에 의존한다. 디폴트 레그는 저항기 R을 포함하는 반면, 나머지 선택가능 레그들의 저항은 교정 방식에 의존한다. 다수의 교정 방식들이 드라이버(100)에 대한 출력 임피던스를 조정하는데 사용될 수 있다. 예를 들어, 2진(binary) 교정 방식에서, 선택가능 레그 0은 가장 큰 저항 R0을 갖는다. 각각의 후속 선택가능 레그는 앞선 레그의 저항의 1/2을 갖는다. 따라서, 선택가능 레그 1은 R0/2의 저항을 갖고, 선택가능 레그 2는 R0/4의 저항을 갖고, 선택가능 레그 3은 R0/8의 저항을 가지며, 선택가능 레그 4는 R0/16의 저항을 갖는다.
[0007] 풀-업 섹션은, 디폴트 레그 및 선택가능 레그가 VSS 대신 VDD에 커플링되고 그리고 NMOS 트랜지스터들이 PMOS 트랜지스터들로 대체된다는 것을 제외하고는 유사하다. 교정 비트들은, 드라이버(100)를 제조하는데 사용되는 특정한 프로세스 코너(corner)에 의존한다. 예를 들어, 출력 패드(105)에서 원하는 출력 임피던스를 제공하기 위해 풀-다운 섹션(110)이 전류 I를 싱킹(sink)해야 한다고 가정한다. 모든 선택가능 레그들이 이를테면 저속(slow) 프로세스 코너에 대해 도통하고 있으면, 그 전류 I는 선택가능 레그들 뿐만 아니라 디폴트 레그에 걸쳐 분산된다. 그러나, 선택가능한 레그들 중 어떠한 레그도 도통하지 않는 고속(fast) 프로세스 코너에서, 그 후, 디폴트 레그에서의 트랜지스터들 M1 및 M2는 원하는 전류 I의 전량(full amount)을 도통해야 한다. 그러면, 디폴트 레그에서의 저항기 R은 자신의 커플링 비아(via)들에 관한 전기적 이동(electromigration) 이슈들을 감소시키기에 충분한 사이즈를 가져야 한다. 따라서, 더 고속의 프로세스 코너들에서 디폴트 레그에 의해 전달되는 비교적 큰 양의 전류는, 결과적인 전기적 이동의 위험성으로부터 신뢰도 이슈들을 일으킨다. 그러면, 디폴트 레그에 대한 비교적 큰 저항기 사이즈가 다른 레그들에도 이어진다(carry over). 그에 따라, 출력 드라이버(100)는 비교적 부피가 크며(bulky), 이는 대응하는 집적 회로에서 밀도를 감소시킨다. 이것은, 선택가능 레그들에 대한 저항기들이 고속 프로세스 코너들에서는 사용조차 되지 않을 것이라는 점에서 특히 비효율적이다.
[0008] 따라서, 더 큰 밀도 및 개선된 신뢰도를 갖는 개선된 드라이버들에 대한 필요성이 당업계에 존재한다.
[0009] 출력 노드를 드라이빙하도록 구성되는 출력 드라이버는 풀-다운 섹션 및 풀-업 섹션을 포함한다. 각각의 섹션은, 각각이 데이터 경로 및 교정 경로를 포함하는 대응하는 복수의 듀얼-모드 레그들을 포함한다. 풀-다운 섹션에서의 데이터 경로들은 컴플리먼트 데이터 신호의 어서션(assertion)에 대한 응답으로 출력 노드로부터 접지로 전류를 도통하도록 구성되는 반면, 풀-업 섹션에서의 데이터 경로들은 컴플리먼트 데이터 신호의 디-어서션(de-assertion)에 대한 응답으로 전력 공급 노드로부터 출력 노드로 전류를 도통하도록 구성된다. 따라서, 풀-업 및 풀-다운 섹션들에서의 데이터 경로들은 출력 노드의 개별적인 풀-다운 또는 풀-업 동안 활성(active)이다.
[0010] 대조적으로, 풀-다운 섹션의 각각의 듀얼-모드 레그에서의 교정 경로는, 컴플리먼트 데이터 신호가 어서팅될 뿐만 아니라 대응하는 교정 비트도 어서팅되는 경우에만 접지에 커플링되도록 구성된다. 유사하게, 풀-업 섹션의 각각의 듀얼-모드 레그에서의 교정 경로는, 컴플리먼트 데이터 신호가 디-어서팅될 뿐만 아니라 대응하는 교정 비트의 컴플리먼트가 어서팅되는 경우에만 전력 공급 노드에 커플링되도록 구성된다. 이와 같이, 듀얼-모드 레그들은, 데이터 경로만이 도통하는 제 1 동작 모드를 갖는다. 유사하게, 듀얼-모드 레그들은, 교정 경로들 및 데이터 경로 둘 모두가 도통하는 제 2 동작 모드를 갖는다.
[0011] 도 1은 종래의 교정된 출력 드라이버에 대한 풀-다운 섹션의 개략도이다.
[0012] 도 2는 본 개시내용의 일 실시예에 따른 교정된 출력 드라이버에 대한 풀-다운 섹션의 개략도이다.
[0013] 도 3은 본 개시내용의 일 실시예에 따른 교정된 출력 드라이버에 대한 풀-업 섹션의 개략도이다.
[0014] 도 4는 본 개시내용의 일 실시예에 따른 교정된 출력 드라이버에 대한 예시적인 사용 방법에 대한 흐름도이다.
[0015] 더 큰 밀도 및 선형성을 제공하기 위해, 풀-다운 섹션에서 복수의 듀얼-모드 레그들을 포함하고 그리고 풀-업 섹션에서 대응하는 복수의 듀얼-모드 레그들을 포함하는 임피던스-교정형 출력 드라이버가 제공된다. 각각의 듀얼-모드 레그는, 대응하는 저항기에 병렬로 커플링되는 데이터 경로 및 교정 경로를 포함한다. 풀-업 섹션은 데이터 출력 신호의 어서션에 대한 응답으로 출력 노드를 전력 공급 전압 VDD로 충전시키도록 기능하는 반면, 풀-다운 섹션은 데이터 출력 신호의 컴플리먼트의 어서션에 대한 응답으로 출력 패드를 접지로 방전(discharge)시키도록 기능한다. 그와 관련하여, 데이터 출력 신호가 2진이므로, 출력 드라이버가 데이터 출력 신호 또는 데이터 출력 신호의 컴플리먼트에 응답한다는 것을 표시하는 것은 임의적이다. 예를 들어, 데이터 출력 신호가 하이로 어서팅되는 경우, 풀-업 섹션은 출력 패드를 하이로 드라이빙해야 한다. 그러나 그것은, 컴플리먼트 데이터 신호가 디-어서팅되는 것(로우(low) 내지 접지로 풀링(pull)됨)에 대한 응답으로 풀-업 섹션이 출력 패드를 하이로 드라이빙하는 것에 대해 등가이다. 따라서, 후속하는 논의는, 일반성을 잃지 않으면서 풀-다운 섹션 및 풀-업 섹션 둘 모두가 컴플리먼트 데이터 신호에 응답한다고 가정할 것이다.
[0016] 풀-다운 및 풀-업 섹션들은 개별적인 교정 워드(word)들에 응답하도록 구성된다. 예를 들어, 풀-다운 섹션에 대한 교정 워드는, 이를 풀-업 섹션에 대한 교정 워드와 구분하기 위해 제 1 교정 워드로 표시될 수 있다(따라서, 풀-업 섹션에 대한 교정 워드는 제 2 교정 워드로 지정될 수 있음). 각각의 교정 워드는, 대응하는 풀-업 또는 풀-다운 섹션에서의 복수의 듀얼-모드 레그들에 대응하는 복수의 교정 비트들을 포함한다. 듀얼-모드 레그에 대한 각각의 교정 경로는, 대응하는 교정 비트의 어서션에 대한 응답으로 도통하도록 구성된다. 따라서, 듀얼-모드 레그는, 대응하는 교정 비트가 어서팅되지 않기 때문에, 자신의 교정 경로가 도통하지 않는 제 1 동작 모드를 가짐을 알 수 있다. 이러한 제 1 동작 모드에서, 컴플리먼트 데이터 신호가 (풀-다운 섹션에 대해) 어서팅되는 것 또는 (풀-업 섹션에 대해) 디-어서팅되는 것 중 어느 하나에 대한 응답으로 데이터 경로만이 도통한다. 제 2 동작 모드에서, 대응하는 교정 비트가 어서팅되는 것, 및 컴플리먼트 데이터 신호가 (풀-다운 섹션에 대해) 어서팅되는 것 또는 (풀-업 섹션에 대해) 디-어서팅되는 것에 대한 응답으로, 듀얼-모드 레그에 대한 데이터 경로 및 교정 경로 둘 모두가 도통한다.
[0017] 풀-다운 섹션에서, 듀얼-모드 레그들은 출력 패드로부터 접지(VSS)로 도통한다. 대조적으로, 풀-업 섹션에서의 듀얼-모드 레그들은 전력 공급 전압 VDD를 공급하는 전력 공급 노드로부터 출력 패드로 도통한다. 교정 비트 값들에 관계없이 각각의 데이터 경로가 도통하므로, 풀-다운 섹션 또는 풀-업 섹션 중 어느 하나에서의 어떠한 하나의 듀얼-모드 레그도 모든 전류 또는 심지어 다량의 전류조차 수용할 필요가 없도록, 전류는 데이터 경로들에 걸쳐 분산된다. 이러한 방식에서, 각각의 레그에 대한 저항기는 비교적 소형(compact)일 수 있다. 대조적으로, 위에 논의된 출력 드라이버(100)와 같은 종래의 출력 드라이버에서의 디폴트 레그에 대한 저항기는, 훨씬 더 강건해야 하며 그에 따라 부피가 커야 한다. 따라서, 본원에 개시되는 출력 드라이버들은 유리하게, 소형이고 전기적 이동의 위험성을 낮춘다. 이들 유리한 특성들은, 다음의 예시적인 실시예들에 관해 더 양호하게 인식될 것이다.
예시적인 실시예들
[0018] 예시적인 드라이버(200)가 도 2에 도시된다. 드라이버(100)와 유사하게, 드라이버(200)는 풀-다운 섹션(205) 및 아래에 추가로 논의되는 풀-업 섹션을 포함한다. 풀-다운 섹션(205)은 레그 0 내지 레그 3의 범위에 있는 복수의 듀얼-모드 레그들을 포함한다. 간략화를 위해, 본원에 개시되는 듀얼-모드 레그들은 간단히 레그들로서 또한 표시될 수 있다. 대안적인 실시예들에서, 레그들의 개수는 풀-다운 섹션(205)에서 사용되는 4개보다 더 많거나 더 적을 수 있다는 것이 인식될 것이다. 각각의 레그는, 레그 3에 도시된 바와 같이, 데이터 경로 및 데이터 경로와 병렬로 배열되는 교정 경로를 갖는다. 데이터 경로 및 교정 경로 둘 모두는 대응하는 레그에 대한 저항기와 접지 사이에 커플링된다. 데이터 경로들은, 컴플리먼트 데이터 신호 nd의 어서션에 대한 응답으로 접지로 도통하도록 구성된다. 역으로, 아래에 추가로 논의되는 풀-업 섹션에서의 데이터 경로들은, 데이터 출력 신호의 어서션(및 그에 따른 컴플리먼트 데이터 신호 nd의 디-어서션)에 대한 응답으로 전력 공급 노드로 도통하도록 구성된다. 이러한 방식에서, 풀-업 및 풀-다운 섹션들에서의 데이터 경로들은, 풀-다운 섹션(205)에서의 데이터 경로들이 도통하고 있는 경우 풀-업 섹션에서의 데이터 경로들이 비-도통하고 있도록, 서로 위상이 180도 다르게 도통한다. 유사하게, 풀-업 섹션에서의 데이터 경로들이 도통하고 있는 경우, 풀-다운 섹션(205)에서의 데이터 경로들은 비-도통하고 있다.
[0019] 이러한 위상조정(phasing)을 제공하기 위해, 풀-다운 섹션(205)에서의 각각의 레그에 대한 데이터 경로는, 컴플리먼트 데이터 신호 nd에 의해 드라이빙되는 자신의 게이트를 갖는 NMOS 데이터 트랜지스터 M1을 포함한다. 각각의 레그의 데이터 트랜지스터 M1은, 접지에 커플링되는 자신의 소스, 및 레그의 저항기에 대한 제 1 단자에 커플링되는 드레인을 갖는다. 각각의 레그의 저항기에 대한 대향하는 제 2 단자는 출력 패드(210)에 커플링된다. 데이터 출력 신호가 로우인 경우, 그에 따라, 컴플리먼트 데이터 신호 db가 하이이므로, 풀-다운 섹션(205)에서의 데이터 경로들이 도통됨으로써, 각각의 레그에서의 저항기를 통해서 접지를 향해 출력 패드를 방전시킨다. 각각의 레그에서의 교정 경로는, 접지에 커플링되는 자신의 소스, 및 레그의 저항기에 대한 제 1 단자에 커플링되는 자신의 드레인을 갖는 NMOS 교정 트랜지스터를 포함한다. 일 실시예에서, 각각의 저항기는 티타늄 질화물 박막(thin-film) 저항기와 같은 박막 저항기를 포함할 수 있다. 각각의 레그의 저항기의 저항은 교정 방식에 의존한다. 예를 들어, 2진 방식에서, 레그 0에서의 저항기는 최대 저항 R을 가질 수 있다. 그러면, 레그 1 에서의 저항기는 R/2의 저항을 가질 것이고, 레그 2에서의 저항기는 R/4의 저항을 가질 것이다. 마지막으로, 그러면 레그 3은 R/8의 저항을 가질 것이다. 저항기들은, 각각의 교정 경로가 스위칭 오프(switch off)되는 제 1 동작 모드에서 각각의 레그에 대해 전류 밀도가 일정하도록 사이징(size)될 수 있다. 따라서, 제 1 모드는, 데이터 경로에서의 각각의 트랜지스터 M1이 레그의 저항에 의존하는 전류를 도통하는 고속 프로세스 코너에 대응할 수 있다. 각각의 트랜지스터 M1의 사이즈는 레그의 전류에 의존함을 유의한다. 예를 들어, 레그 3은 레그 2에 비교할 경우 2배의 전류량을 도통하므로, 레그 3에서의 트랜지스터 M1은 레그 2에서의 트랜지스터 M1의 사이즈의 2배이다. 유사하게, 레그 2에서의 트랜지스터 M1은 레그 1에서의 트랜지스터 M1의 사이즈의 2배이며, 이는 결국 레그 0에서의 트랜지스터 M1의 사이즈의 2배이다.
[0020] 데이터 경로들에서 상이한 사이즈의 트랜지스터들을 사용하는 것에 대한 대안으로서, 각각의 레그에서 동일한 사이즈의 트랜지스터가 사용될 수 있지만, 원하는 전류의 양을 도통할 필요가 있는 경우 결합되어 사용될 수 있다. 예를 들어, 레그 0에서의 M1이 데이터 경로에서 직렬인 2개의 트랜지스터들로 대체될 수 있는 반면, 레그 1은 자신의 데이터 경로에서 동일한 사이즈를 갖는 단지 하나의 트랜지스터를 가질 것이다. 그러면, 레그 2는 자신의 데이터 경로에서 이들 트랜지스터들 중 2개를 병렬로 가질 것인 반면, 레그 3은 자신의 데이터 경로에서 이들 트랜지스터들 중 4개를 병렬로 가질 것이다. 동일한 사이즈가 사용되든 또는 상이한 트랜지스터 사이즈들이 사용되든 관계없이, 출력 드라이버(200)의 제조에 사용되는 프로세스에 대한 상대적인 "느림"의 정도에 의존하여 다양한 교정 경로들이 스위칭 온(switch on)될 것이다. 예를 들어, 극도로 저속인 프로세스 코너에서, 모든 데이터 경로 트랜지스터들 M1은 고속 프로세스 코너에서 그들이 도통할 전류량과 비교할 경우 최소량의 전류를 도통한다. 각각의 교정 경로는 각각의 레그에 대해 데이터 경로와 병렬이므로, 교정 경로들이 모두 도통하면 출력 패드(210) 상의 전류 인출은 최대화된다. 목표는, 프로세스 코너에 관계없이 풀-다운 섹션(205) 및 풀-업 섹션이 그들의 개별적인 도통 기간들 동안 원하는 양의 전류를 도통하는 것이다. 예를 들어, 컴플리먼트 데이터 신호 db가 어서팅되는 동안, 출력 패드(210)의 매칭된 출력 임피던스는 풀-다운 섹션(205)이 2 mA의 전류를 도통할 것을 요구한다고 가정한다. 데이터 경로들의 집합(collection)이 이러한 양의 전류를 통과시킬 수 없게 하는 프로세스 코너이면, 교정 경로들은 원하는 전류량이 도달될 때까지 선택적으로 턴 온(turn on)될 수 있으며, 그에 의해 출력 임피던스가 외부 회로 보드 트레이스들 또는 상호연결부들에 매칭된다. 풀-업 섹션은 또한, 컴플리먼트 데이터 신호 nd가 디-어서팅되는 경우, 풀-업 페이즈 동안 동일한 양의 전류를 도통하도록 교정될 것이다.
[0021] 교정 경로들을 스위칭 온 및 오프시키는 능력을 제공하기 위해, 각각의 교정 경로는 NMOS 트랜지스터와 같은 스위치를 포함한다. 드라이버(200)에서, 레그 0은 NMOS 교정 트랜지스터 M2를 포함하고, 레그 1은 NMOS 교정 트랜지스터 M3을 포함하고, 레그 2는 NMOS 교정 트랜지스터 M4를 포함하며, 레그 3은 NMOS 교정 트랜지스터 M5를 포함한다. 데이터 트랜지스터들 M1과 유사하게, 교정 트랜지스터들은, 자신의 저항에 의해 결정되는 바로서 각각의 레그에 통과되는 전류량에 의존하여 상이한 사이즈를 가질 수 있다. 대안적으로, 데이터 트랜지스터들 M1에 관하여 또한 논의되는 바와 같이, 동일한 사이즈 교정 트랜지스터의 적절한 집합이 각각의 레그에서 사용될 수 있다. 교정 트랜지스터들 M2 내지 M5는 개별적인 교정 비트들 nc0 내지 nc3에 의해 제어된다. 예를 들어, 교정 비트 nc3이 어서팅되면, 레그 3에서의 교정 경로가 도통한다. 따라서, 각각의 레그에 걸친 전류는 2개의 선택가능한 값들, 즉, 교정 트랜지스터가 오프인 경우에는 디폴트 값을 그리고 교정 트랜지스터가 온인 경우에는 증가된 값을 갖는다. 그러나, 목표는, 모든 프로세스 코너들에 대해서 풀-다운 섹션(205)이 증가되거나 감소된 양의 전류를 싱킹하는 것이 아니라 원하는 양의 전류 I를 싱킹하는 것임을 유의한다. 2진 교정 방식에서, 레그 3이 전류 I'를 도통하도록 구성됨으로써, 레그 0이 전류 I'/8을 도통하도록 구성되고 레그 1이 전류 I'/4를 도통하도록 구성되고 그리고 레그 2가 전류 I'/2를 도통하도록 구성된다고 가정될 수 있다. 따라서, 풀-다운 섹션(205)에서의 레그들에 걸친 총 전류는 합 (I'＋I'/2＋I'/4＋I'/8)와 동일하다. 이러한 합은 결국 원하는 전류와 동일해야 하며, 이는 방정식 I'＋I'/2＋I'/4＋I'/8 = I를 유도한다. 이러한 방정식을 풀면, I' = (8/15)I인 값이 제시된다. 다시 말해서, 레그 0이 원하는 전류 I의 8/15을 도통하도록 구성되고 나머지 레그들 전부가 위에 논의된 2진 관계를 가지면, 풀-다운 섹션(205)은 원하는 전류 I를 싱킹할 것이다.
[0022] 풀-다운 섹션(또는 풀-업 섹션)에 대해 그러한 원하는 전류 I 목표가 주어지면, 듀얼-모드 레그의 설계는 다음과 같이 도통될 수 있다. 최고속-예상(fastest-expected) 프로세스 코너에 대해, 전류 I의 원하는 일부(fraction)를 도통하기에 충분한 사이즈를 갖도록 주어진 레그에 대한 데이터 트랜지스터를 구성한다. 최저속-예상(slowest-expected) 프로세스 코너에 대해, 교정 트랜지스터는, 교정 트랜지스터가 데이터 트랜지스터와 결합하여 I의 원하는 일부를 도통하기에 충분한 사이즈를 갖도록 구성된다. 이러한 방식에서, 풀-다운 섹션(또는 풀-업 섹션)에 대한 교정 워드는, 대응하는 섹션이 모든 예상되는 프로세스 코너들에 대해 원하는 양의 전류를 도통하도록 어서팅되는 적절한 수의 교정 비트들을 가질 수 있다. 본원에 사용되는 바와 같이, 추가적인 한정이 없는 "섹션"은 일반적으로 풀-업 섹션 또는 풀-다운 섹션 중 어느 하나를 지칭한다.
[0023] 따라서, 섹션의 교정 워드에 대한 교정 비트들은, 원하는 출력 임피던스를 달성하기 위해 프로세스 코너에 의존하여 조정될 수 있다. 이것은 매우 유리할 수 있는데, 저항기들 모두가 필요한 전류를 전달하도록 설계될 필요가 없기 때문이다. 대조적으로, 종래의 드라이버(100)의 디폴트 레그에서의 저항기 R은, 전기적 이동을 감소시키기에 충분한 비아들이 그에 커플링될 수 있을 만큼 충분히 커야한다. 그러나, 드라이버(200)에서의 각각의 레그 저항기들은, 교정 상태에 관계 없이 전류를 도통할 것이다. 따라서, 드라이버(200)에서의 저항기들은, 종래의 드라이버(100)에 관해 논의된 것과 같이 그렇게 클 필요는 없으며, 이는 실질적으로 밀도를 증가시킨다. 더욱이, 다양한 교정 경로들이 선택됨으로써 달성되는 임피던스 차이들은 모두 실질적으로 동일하다. 따라서, 선형성이 또한 향상된다.
[0024] 일 실시예에서, 각각의 데이터 트랜지스터는, 컴플리먼트 데이터 신호의 어서션에 대한 응답으로 출력 패드와 접지 사이에 데이터 경로를 제공하기 위한 제 1 수단을 형성하는 것으로 고려될 수 있다. 유사하게, 각각의 교정 트랜지스터는, 레그의 대응하는 교정 비트의 어서션에 대한 응답으로 출력 패드와 접지 사이에 교정 경로를 제공하기 위한 제 2 수단을 형성하는 것으로 고려될 수 있다.
[0025] 드라이버(200)에 대한 대응하는 풀-업 섹션(300)이 도 3에 도시된다. 풀-업 섹션(300)에서의 듀얼-모드 레그 0 내지 듀얼-모드 레그 3은 풀-다운 섹션(205)에서의 대응하는 듀얼-모드 레그들과 유사하다는 것을 유의한다. 풀-다운 섹션(205)에서의 레그들에 대해 풀-업 섹션(300)에서의 레그들을 더 양호하게 구분하기 위해, 풀-업 섹션(300)에서의 듀얼-모드 레그들은 풀-업 듀얼-모드 레그들로서(또는 간단히 풀-업 레그들로서) 본원에서 표시된다. 각각의 풀-업 레그들은, PMOS 데이터 트랜지스터 M1을 포함하는 데이터 경로, 및 대응하는 교정 트랜지스터를 갖춘 교정 경로를 갖는다. 각각의 PMOS 데이터 트랜지스터 M1은, 컴플리먼트 데이터 신호 nd의 접지 또는 디-어서션에 대해 응답하도록 구성된다. 각각의 데이터 트랜지스터 M1은, 공급 전압 VDD를 공급하는 전력 공급 노드에 커플링되는 소스, 및 풀-업 레그의 저항기에 대한 제 1 단자에 커플링되는 드레인을 갖는다. 풀-업 레그의 저항기에 대한 제 2 단자는 출력 패드(210)에 커플링된다. 컴플리먼트 데이터 신호 nd가 디-어서팅되는 경우, 각각의 데이터 트랜지스터 M1은 도통할 것이고, 이는, 전력 공급 노드로부터 풀-업 레그의 저항기를 거쳐 도통되는 전류를 통해 출력 패드(210)를 충전시킨다. 따라서, 풀-업 섹션(300)에서의 데이터 경로들은 데이터 출력 신호가 어서팅되는 경우 도통하도록 구성되며, 이는 컴플리먼트 데이터 신호 nd의 디-어서션에 대응한다. 각각의 풀-업 레그는, 풀-다운 섹션(205)에 관하여 논의된 바와 유사하게 원하는 전류 I의 일부를 도통하도록 구성된다.
[0026] 풀-업 레그들은, 복수의 교정 경로들에 대응하는 복수의 교정 비트들을 포함하는 교정 워드에 대해 응답한다. 풀-업 레그 0에서의 교정 경로는, PMOS 교정 트랜지스터 M2를 포함한다. 유사하게, 풀-업 레그 1은 PMOS 교정 트랜지스터 M3을 포함하는 반면, 풀-업 레그 2는 PMOS 교정 트랜지스터 M4를 포함한다. 마지막으로, 풀-업 레그 3은 PMOS 교정 트랜지스터 M5를 포함한다. 각각의 교정 트랜지스터는, 전력 공급 노드에 커플링되는 자신의 소스, 및 풀-업 레그의 저항기에 대한 제 1 단자에 커플링되는 드레인을 갖는다. 대응하는 교정 비트는, 교정 비트 C0이 교정 트랜지스터 M2의 게이트를 드라이빙하고 그리고 교정 비트 C1이 교정 트랜지스터 M3의 게이트를 드라이빙하도록 각각의 교정 트랜지스터의 게이트를 드라이빙한다. 유사하게, 교정 비트 C2는 교정 트랜지스터 M4의 게이트를 드라이빙하는 반면, 교정 비트 C3은 교정 트랜지스터 M5의 게이트를 드라이빙한다. 풀-업 섹션(300)에 대한 교정 비트들은 모두, 어서팅되는 경우 그들이 접지로 풀링되도록, 액티브 로우(active low)이다. 예를 들어, 교정 비트 C3이 어서팅되면, PMOS 교정 트랜지스터 M5가 스위칭 온됨으로써 레그 3이 제 2 동작 모드에서 도통한다. 따라서, 풀-업 섹션(300)에 의해 전력 공급 노드로부터 소싱(source)되는 전류는, 풀-다운 섹션(205)에 의해 접지로 싱킹되는 전류와 유사하다. 이러한 방식에서, 출력 패드(210)에 대한 교정된 출력 임피던스는, 풀-다운 섹션(205)이 활성인지 또는 풀-업 섹션(300)이 활성인지에 관계 없이 변경되지 않는다.
[0027] 2진 교정 방식에서, 풀-업 레그들은 제 1 풀-업 레그로부터 최종(last) 풀-업 레그까지의 범위에 있는 것으로 고려될 수 있다. 풀-업 레그 0은 제 1 레그로서 표시될 수 있는 반면, 풀-업 레그 3은 최종 레그일 것이다. 2진-가중치(binary-weighted) 레그들의 이러한 연쇄(succession)에서, 제 1 풀-업 레그에 후속하는 각각의 풀-업 레그는 앞선 풀-업 레그의 1/2의 저항을 갖는다. 예를 들어, 풀-업 레그 2에서의 저항기는 ¼R인 저항을 갖는 반면, 풀-업 레그 1의 저항기는 ½R인 저항을 갖는다. 2진 교정 방식에서의 풀-다운 섹션의 저항기들이 그에 따라 구성된다. 예를 들어, 레그 3은 풀-다운 섹션(205)에서의 레그 2에 대한 저항의 1/2 저항을 갖는다.
[0028] 출력 드라이버(200)에 대한 예시적인 사용 방법이 이제 논의될 것이다.
예시적인 사용 방법
[0029] 예시적인 사용 방법에 대한 흐름도가 도 4에 도시된다. 방법은, 컴플리먼트 데이터 신호의 어서션에 대한 응답으로, 각각의 레그에서의 접지로의 데이터 경로를 스위칭 온함으로써, 상이한 저항들을 갖는 복수의 레그들을 통해 출력 패드를 접지에 커플링시키는 동작(400)을 포함한다. 부가하여, 방법은, 레그들 중 선택된 레그들에서의 접지로의 교정 경로를 스위칭 온함으로써 출력 패드에 대한 출력 임피던스를 교정하는 동작(405)을 포함한다. 이와 같이, 도 4의 방법은 풀-다운 섹션의 사용에 관한 것이다. 풀-업 섹션 사용 방법은 유사하다. 둘 모두의 경우에서, 교정 경로 작동(actuation)은 대응하는 컴플리먼트 데이터 신호 상태에 속박됨이 인식될 것이다. 예를 들어, 풀-다운 섹션(205)은, 컴플리먼트 출력 데이터 신호 nd가 어서팅되는 경우에만 활성이다. 따라서, 원하는 출력 임피던스 교정을 위해 어서팅될 교정 비트들은 오직, 컴플리먼트 출력 데이터 신호 nd가 어서팅되는 동안만 어서팅된다. 교정 비트 어서션이 컴플리먼트 출력 데이터 신호 nd의 어서션에 속박되지 않으면, 풀-다운 섹션(205)에서의 교정 경로들은 풀-업 섹션(300)이 활성인 동안에 도통했을 것이다. 유사하게, 풀-업 섹션(300)에 대한 교정 비트 어서션 또한 컴플리먼트 출력 데이터 신호 nd의 디-어서션에 속박됨으로써, 풀-다운 섹션(205)이 활성인 동안 풀-업 섹션(300)이 풀-다운 섹션(205)의 활성도에 간섭하는 것을 방지한다.
[0030] 당업자들이 지금쯤은 이미 인식할 바와 같이, 그리고 당면한 특정 애플리케이션에 의존하여, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 많은 변형들, 치환들 및 변경들이 본 개시의 재료들, 장치, 구성들, 및 디바이스들의 사용 방법들에서 그리고 이들에 대해 이루어질 수 있다. 이러한 관점에서, 본 개시내용의 범위는 본원에서 예시되고 설명된 특정한 실시예들의 범위로 제한되지 않아야 하는데, 그 이유는 특정 실시예들이 단지 그들의 몇몇 예들일 뿐이고, 오히려, 특정 실시예들이 이후에 첨부된 청구항들 및 그들의 기능적 등가물들의 범위에 완전히 상응해야 하기 때문이다.

Claims (19)

  1. 출력 드라이버로서,
    출력 노드와 접지 사이에 병렬로 커플링(couple)되는 복수의 듀얼-모드 레그(dual-mode leg)들을 포함하는 집적 회로에 대한 풀-다운 섹션(pull-down section)을 포함하며,
    상기 풀-다운 섹션은, 상기 복수의 듀얼-모드 레그들에 대응하는 복수의 교정 비트들을 갖는 교정 워드를 수신하도록 구성되고,
    상기 복수의 듀얼-모드 레그들은, 컴플리먼트(complement) 데이터 신호의 어서션(assertion)에 대한 응답으로, 상기 출력 노드로부터 접지로 원하는 전류를 싱킹(sink)하도록 구성되고,
    각각의 듀얼-모드 레그는,
    상기 출력 노드에 커플링되는 제 1 단자를 갖는 저항기;
    상기 저항기에 대한 제 2 단자와 접지 사이에 커플링되는 데이터 트랜지스터; 및
    상기 제 2 단자와 접지 사이에 커플링되는 교정 트랜지스터
    를 포함하며,
    상기 데이터 트랜지스터는 상기 컴플리먼트 데이터 신호의 어서션에 대한 응답으로 도통(conduct)하도록 구성되고,
    상기 데이터 트랜지스터는, 상기 출력 드라이버에 대한 최고속-예상 프로세스 코너(fastest-expected process corner)에서 상기 원하는 전류의 일부를 도통하기에 충분한 사이즈를 갖고,
    상기 교정 트랜지스터는 각각의 듀얼-모드 레그의 대응하는 교정 비트의 어서션에 대한 응답으로 도통하도록 구성되고,
    상기 교정 트랜지스터는 상기 데이터 트랜지스터 및 상기 교정 트랜지스터에 의해 도통되는 전류 합(sum current)이 상기 출력 드라이버에 대한 최저속-예상(slowest-expected) 프로세스 코너에서 상기 원하는 전류의 일부와 동일하게 되도록 하는 사이즈를 갖고, 상기 교정 트랜지스터의 사이즈는 상기 데이터 트랜지스터의 사이즈와 상이한, 출력 드라이버.
  2. 제 1 항에 있어서,
    상기 듀얼-모드 레그들은 제 1 듀얼-모드 레그로부터 최종(last) 듀얼-모드 레그까지 배열되고, 상기 제 1 듀얼-모드 레그에 후속하는 각각의 듀얼-모드 레그는 선행 듀얼-모드 레그 다음에 오며,
    상기 제 1 듀얼-모드 레그에 후속하는 각각의 듀얼-모드 레그의 저항기는, 선행 듀얼-모드 레그의 저항기에 대한 저항의 1/2인 저항을 갖는, 출력 드라이버.
  3. 제 1 항에 있어서,
    각각의 저항기는 박막(thin-film) 저항기인, 출력 드라이버.
  4. 제 3 항에 있어서,
    각각의 박막 저항기는 티타늄 질화물을 포함하는, 출력 드라이버.
  5. 제 2 항에 있어서,
    상기 제 1 듀얼-모드 레그에 대한 데이터 트랜지스터는 제 1 사이즈를 갖고,
    상기 제 1 듀얼-모드 레그에 후속하는 각각의 듀얼-모드 레그에 대한 데이터 트랜지스터는 선행 듀얼-모드 레그에서의 데이터 트랜지스터의 사이즈의 2배인 사이즈를 갖는, 출력 드라이버.
  6. 제 2 항에 있어서,
    데이터 트랜지스터들 및 교정 트랜지스터들은 NMOS 트랜지스터들을 포함하는, 출력 드라이버.
  7. 제 1 항에 있어서,
    상기 출력 노드와 전력 공급 노드 사이에 커플링되는 복수의 듀얼-모드 풀-업(pull-up) 레그들을 갖는 풀-업 섹션을 더 포함하며,
    각각의 듀얼-모드 풀-업 레그는 저항기를 포함하고,
    상기 각각의 듀얼-모드 풀-업 레그는, 제 1 동작 모드에서 데이터 경로만을 사용하여 도통하도록 구성되고 그리고 제 2 동작 모드에서 상기 데이터 경로 및 교정 경로를 사용하여 도통하도록 구성되며,
    상기 풀-업 섹션은, 상기 복수의 듀얼-모드 풀-업 레그들에 대응하는 복수의 교정 비트들을 갖는 풀-업 교정 워드를 수신하도록 구성되는, 출력 드라이버.
  8. 제 7 항에 있어서,
    상기 각각의 듀얼-모드 풀-업 레그는,
    상기 출력 노드에 커플링되는 제 1 단자를 갖는 저항기;
    상기 듀얼-모드 풀-업 레그의 저항기에 대한 제 2 단자와 상기 전력 공급 노드 사이에 커플링되며, 컴플리먼트 데이터 신호에 커플링되는 게이트를 갖는 데이터 트랜지스터; 및
    상기 듀얼-모드 풀-업 레그의 저항기의 제 2 단자와 상기 전력 공급 노드 사이에 커플링되며, 상기 듀얼-모드 풀-업 레그의 교정 비트에 커플링되는 게이트를 갖는 교정 트랜지스터
    를 포함하는, 출력 드라이버.
  9. 제 8 항에 있어서,
    상기 듀얼-모드 풀-업 레그들은 제 1 듀얼-모드 풀-업 레그로부터 최종 듀얼-모드 풀-업 레그까지 배열되고, 상기 제 1 듀얼-모드 풀-업 레그에 후속하는 각각의 듀얼-모드 풀-업 레그는 선행 듀얼-모드 풀-업 레그 다음에 오며,
    상기 제 1 듀얼-모드 풀-업 레그에 대한 저항기는 제 1 저항을 갖고,
    상기 제 1 듀얼-모드 풀-업 레그에 후속하는 각각의 듀얼-모드 풀-업 레그에 대한 저항기는 선행 듀얼-모드 풀-업 레그에서의 저항기에 대한 저항의 1/2인 저항을 갖는, 출력 드라이버.
  10. 제 8 항에 있어서,
    상기 듀얼-모드 풀-업 레그들에서의 데이터 트랜지스터들 및 교정 트랜지스터들은 PMOS 트랜지스터들을 포함하는, 출력 드라이버.
  11. 방법으로서,
    출력 노드와 접지 사이에 병렬로 커플링되는 복수의 듀얼-모드 레그들을 포함하는 집적 회로에 대한 풀-다운 섹션을 제공하는 단계 ― 상기 풀-다운 섹션은, 상기 복수의 듀얼-모드 레그들에 대응하는 복수의 교정 비트들을 갖는 교정 워드를 수신하도록 구성되고, 상기 복수의 듀얼-모드 레그들은 컴플리먼트 데이터 신호의 어서션에 대한 응답으로 상기 출력 노드로부터 접지로 원하는 전류를 싱킹하도록 구성되고, 각각의 듀얼-모드 레그는 상기 출력 노드에 커플링되는 제 1 단자를 갖는 저항기, 상기 저항기에 대한 제 2 단자와 접지 사이에 커플링되는 데이터 트랜지스터, 및 상기 제 2 단자와 접지 사이에 커플링되는 교정 트랜지스터를 포함하고, 상기 데이터 트랜지스터는 상기 컴플리먼트 데이터 신호의 어서션에 대한 응답으로 도통하도록 구성되고, 상기 데이터 트랜지스터는 상기 집적 회로에 대한 최고속-예상 프로세스 코너에서 원하는 전류의 일부를 도통하기 위한 사이즈를 갖고, 상기 교정 트랜지스터는 각각의 듀얼-모드 레그의 대응하는 교정 비트의 어서션에 대한 응답으로 도통하도록 구성되며, 상기 교정 트랜지스터는 상기 데이터 트랜지스터 및 상기 교정 트랜지스터에 의해 도통되는 전류 합이 상기 집적 회로에 대한 최저속-예상 프로세스 코너에서 원하는 전류의 일부와 동일하게 되도록 하는 사이즈를 갖고, 상기 교정 트랜지스터의 사이즈는 상기 데이터 트랜지스터의 사이즈와 상이함 ―;
    컴플리먼트 데이터 신호의 어서션에 대한 응답으로, 각각의 듀얼-모드 레그에서의 상기 데이터 트랜지스터를 스위칭 온(switch on)함으로써, 상이한 저항들을 갖는 복수의 듀얼-모드 레그들을 통해 출력 노드를 접지에 커플링시키는 단계; 및
    상기 컴플리먼트 데이터 신호가 어서팅(assert)되는 동안 상기 복수의 듀얼-모드 레그들 중 선택된 레그들에서의 상기 교정 트랜지스터를 스위칭 온함으로써, 상기 출력 노드에 대한 출력 임피던스를 교정하는 단계를 포함하는, 방법.
  12. 제 11 항에 있어서,
    상기 컴플리먼트 데이터 신호의 디-어서션(de-assertion)에 대한 응답으로, 각각의 풀-업 레그에서의 전력 공급 노드로의 데이터 경로를 스위칭 온함으로써, 상이한 저항들을 갖는 복수의 풀-업 레그들을 통해 상기 출력 노드를 상기 전력 공급 노드에 커플링시키는 단계; 및
    상기 컴플리먼트 데이터 신호가 디-어서팅(de-assert)되는 동안 상기 풀-업 레그들 중 선택된 풀-업 레그들에서의 상기 전력 공급 노드로의 교정 경로를 스위칭 온함으로써, 상기 출력 노드에 대한 상기 출력 임피던스를 교정하는 단계를 더 포함하는, 방법.
  13. 제 12 항에 있어서,
    상기 각각의 풀-업 레그에서의 데이터 경로를 스위칭 온하는 것은, 상기 각각의 풀-업 레그의 데이터 경로에서의 PMOS 데이터 트랜지스터를 스위칭 온하는 것을 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 풀-업 레그들 중 선택된 풀-업 레그들에서의 교정 경로를 스위칭 온하는 것은, 각각의 선택된 풀-업 레그의 교정 경로에서의 PMOS 교정 트랜지스터를 스위칭 온하는 것을 포함하는, 방법.
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