JP6162331B2 - 強化された信頼性及び密度を有する較正出力ドライバ - Google Patents

Description

関連出願への相互参照

[0001] 本願は、参照により全体が本明細書に組み込まれる、２０１３年１０月１７日に出願された、米国特許非仮出願第１４／０５６９１３号の優先権を主張する。

[0002] 本願は、出力ドライバに関し、より具体的には、インピーダンス較正のためのデュアルモードレッグ（dual-mode legs）を有する出力ドライバに関する。

[0003] 集積回路を外部デバイスに結合するプリント配線(traces)及び相互接続(interconnections)は、集積回路の出力ドライバによって整合されるべき特性インピーダンスを有する。出力ドライバが、関連する回路基板の特性インピーダンスに不整合である出力インピーダンスを有する場合、ジッタ及び信号反射のような望ましくない効果が発生する。故に、従来、集積回路の出力ドライバは、それが所望の出力インピーダンスに較正され得るように何等かの設定可能性（configurability）を有する。

[0004] 出力信号を出力パッド１０５へと駆動する従来のインピーダンス較正出力ドライバ１００が図１に示される。パッド１０５において出力インピーダンスを調整又は較正するために、ドライバ１００は、プルダウンセクション１１０及びプルアップセクション（図示せず）を含む。名称から示唆されるように、プルダウンセクション１１０は、データ出力信号の補完(complement)（ｄａｔａｂ）がハイにアサートされるとパッド１０５を接地するように機能する。反対に、プルアップセクションは、データ出力信号がハイのときにパッド１０５を電源電圧ＶＤＤに充電するように機能する。プルアップセクション及びプルダウンセクション１１０は両方とも、デフォルトレッグ（default leg）に加え多数の選択可能レッグ（selectable leg）を含む。プルダウンセクション１１０では、各選択可能レッグが、接地（ＶＳＳ）への電流路を形成し得るのに対して、プルアップセクションでは、それらは、電源電圧ＶＤＤを搬送する電源ノードへの電流路を形成し得る。

[0005] 両セクション内のデフォルトレッグは、較正設定に関わらず常に導通している。故に、プルダウンセクション１１０内のデフォルトレッグは、ＮＭＯＳデータトランジスタＭ１を駆動する補完データ信号ｄａｔａｂ及びＮＭＯＳトランジスタＭ２を駆動するイネーブル信号ｄｎｖｍの両方がアサートされると、接地への経路を形成するように構成される。しかしながら、残りのレッグは、較正トランジスタ（calibration transistor）Ｍ３〜Ｍ７に其々対応する較正ビット（calibration bit）ｄｎ＜０＞〜ｄｎ＜４＞に従って選択可能である。故に、レッグ０からレッグ４までの範囲にわたる、５つの較正ビットに対応する５つの選択可能レッグがプルダウンセクション１１０内に存在する。各レッグは、デフォルトであろうと選択可能であろうと、補完データ出力信号ｄａｔａｂによって駆動されるゲートを有するＮＭＯＳデータトランジスタＭ１を含む。故に、ｄａｔａｂがハイになるとき、全てのＭ１データトランジスタは導通している。しかしながら、各選択可能レッグは、対応する較正ビットがアサートされる場合にのみ導通するだろう。

[0006] 各選択可能レッグ及びデフォルトレッグによって引き出される電流は、各レッグの抵抗器の抵抗に依存する。デフォルトレッグが抵抗器Ｒを含むのに対して、残りの選択可能レッグの抵抗は、較正スキーム（calibration scheme）に依存する。多数の較正スキームが、ドライバ１００について出力インピーダンスを調整するために使用され得る。例えば、バイナリ較正スキームでは、選択可能レッグ０は、最も大きい抵抗Ｒ０を有する。後続の選択可能レッグの各々は、先行のレッグの抵抗の半分の抵抗を有する。故に、選択可能レッグ１は、抵抗Ｒ０／２を有し、選択可能レッグ２は、抵抗Ｒ０／４を有し、選択可能レッグ３は、抵抗Ｒ０／８を有し、選択可能レッグ４は、抵抗Ｒ０／１６を有する。

[0007] プルアップセクションは、デフォルトレッグ及び選択可能レッグがＶＳＳの代わりにＶＤＤに結合されており、ＮＭＯＳトランジスタが、ＰＭＯＳトランジスタと置き換えられている点を除き、類似している。較正ビットは、ドライバ１００を製造するために使用される特定のプロセスコーナ（process corner）に依存する。例えば、プルダウンセクション１１０は、出力パッド１０５において所望の出力インピーダンスを提供するために、電流Ｉをシンクしなければならないと仮定する。例えば、遅いプロセスコーナの場合など、全ての選択可能レッグが導通している場合、その電流Ｉは、デフォルトレッグだけでなく選択可能レッグにわたって分布される。しかしながら、選択可能レッグが何れも導通していない速いプロセスコーナでは、デフォルトレッグ内のトランジスタＭ１及びＭ２が、所望の電流Ｉの全量（full amount）を導通しなければならない。デフォルトレッグ内の抵抗器Ｒは、その結合バイアスに関するエレクトロマイグレーション問題を減らすのに十分なサイズでなければならない。故に、より速いプロセスコーナにおいてデフォルトレッグによって搬送される比較的大量の電流は、結果として生じるエレクトロマイグレーションのリスクから信頼性問題を引き起こす。拠って、デフォルトレッグの比較的大きな抵抗器サイズは、その他のレッグまで引き継がれる。故に、出力ドライバ１００は比較的巨大になり、これは、対応する集積回路の密度を減らす。これは、特に、選択可能レッグの抵抗器が速いプロセスコーナですら使用されないであろうという点で不十分である。

[0008] 従って、当技術分野では、より高い密度と改善された信頼性を有する改良されたドライバが必要である。

[0009] 出力ノードを駆動するように構成された出力ドライバは、プルダウンセクション及びプルアップセクションを含む。各セクションは、データ経路及び較正経路を各々備える対応する複数のデュアルモードレッグを含む。プルダウンセクション内のデータ経路が、補完データ出力信号のアサーションに応じて出力ノードから接地に電流を導通するように構成されるのに対して、プルアップセクション内のデータ経路は、補完データ出力信号のデアサーションに応じて電源ノードから出力ノードに電流を導通するために導通するように構成される。故に、プルアップセクション及びプルダウンセクション内のデータ経路は其々出力ノードのプルダウン又はプルアップ中、アクティブである。

[0010] 対照的に、プルダウンセクション内のデュアルモードレッグにおける較正経路は、補完データ出力信号がアサートされたとき、且つ、対応する較正ビットがアサートされたときにのみ、接地に結合するように構成される。同様に、プルアップセクション内の各デュアルモードレッグにおける較正経路は、補完データ出力信号がデアサートされ、且つ、対応する較正ビットの補完がアサートされるときにのみ、電源ノードに結合するように構成される。故に、デュアルモードレッグは、データ経路のみが導通する第１の動作モードを有する。同様に、デュアルモードレッグは、データ経路及び較正経路の両方が導通している第２の動作モードを有する。

[0011] 図１は、従来の較正出力ドライバのプルダウンセクションの概略図である。 [0012] 図２は、本開示の実施形態に係る、較正出力ドライバのプルダウンセクションの概略図である。 [0013] 図３は、本開示の実施形態に係る、較正出力ドライバのプルアップセクションの概略図である。 [0014] 図４は、本開示の実施形態に係る、較正ドライバについての例となる使用方法のためのフローチャートである。

[0015] より高い密度及び線形性を提供するために、複数のデュアルモードレッグをプルダウンセクション内に、対応する複数のデュアルモードレッグをプルアップセクション内に含むインピーダンス較正出力ドライバが提供される。各デュアルモードレッグは、対応する抵抗器に並列に結合されたデータ経路及び較正経路を備える。プルアップセクションが、データ出力信号のアサーションに応じて、出力ノードを電源電圧ＶＤＤに充電するように機能するのに対して、プルダウンセクションは、データ出力信号の補完のアサーションに応じて、出力パッドを接地に放電するように機能する。この点では、データ出力信号がバイナリであるため、出力ドライバがデータ出力信号又はその補完に応答することを示すことは任意である。例えば、データ出力信号がハイにアサートされると、プルアップセクションは、出力パッドをハイに駆動する必要がある。しかしながら、それは、補完データ出力信号がデアサートされること（接地へと引き下げられること（pulled low））に応答してプルアップセクションが出力パッドをハイに駆動することと同等である。故に、以下の説明は、プルダウンセクション及びプルアップセクションの両方が、一般性の喪失なく、補完データ出力信号に応答することを想定するだろう。

[0016] プルダウンセクション及びプルアップセクションは、其々の較正ワード（calibration word）に応答するように構成される。例えば、プルダウンセクションのための較正ワードは、それを、プルアップセクションのための較正ワード（結果的に、第２の較正ワードと表され得る）と区別するために第１の較正ワードと表され得る。各較正ワードは、対応するプルアップセクション又はプルダウンセクション内の複数のデュアルモードレッグに対応する複数の較正ビットを備える。デュアルモードレッグの各較正経路は、対応する較正ビットのアサーションに応じて、導通するように構成される。故に、デュアルモードレッグは、対応する較正ビットがアサートされていないためその較正経路が導通していない第１の動作モードを有することが分かり得る。この第１の動作モードでは、データ経路だけが、補完データ出力信号がアサートされること（プルダウンセクションの場合）又はデアサートされること（プルアップセクションの場合）の何れかに応じて導通する。第２の動作モードでは、デュアルモードレッグのデータ経路及び較正経路の両方は、対応する較正ビットがアサートされることに応じて及び補完データ出力信号がアサートされること（プルダウンセクションの場合）又はデアサートされること（プルアップセクションの場合）に応じて導通する。

[0017] プルダウンセクションでは、デュアルモードレッグは、出力パッドから接地（ＶＳＳ）に導通する。対照的に、プルアップセクション内のデュアルモードレッグは、電源電圧ＶＤＤを供給する電源ノードから出力パッドに導通する。較正ビット値に関わらず各データ経路は導通するため、プルダウンセクション又はプルアップセクションの何れにおいても１つのデュアルモードレッグが電流の全て又は大半を引き受ける必要がないように、電流は、データ経路にわたって分布される。この方式では、各レッグの抵抗器は、比較的コンパクトであり得る。対照的に、上述された出力ドライバ１００のような従来の出力ドライバ内のデフォルトレッグの抵抗器は、より一層ロバストであり、よって巨大でなければならない。故に、本明細書で開示される出力ドライバは、有利にコンパクトであり、エレクトロマイグレーションのリスクを低下させる。これらの有利な特徴は、以下の例となる実施形態に関連してより良く認識され得る。

例となる実施形態
[0018] 例となるドライバ２００が図２に示される。ドライバ１００に類似して、ドライバ２００は、以下で更に説明されるプルダウンセクション２０５及びプルアップセクションを含む。プルダウンセクション２０５は、レッグ０からレッグ３までの範囲にわたる複数のデュアルモードレッグを含む。簡潔さのために、本明細書で開示されるデュアルモードレッグは、単純に、レッグとも表され得る。代替的な実施形態におけるレッグの数が、プルダウンセクション２０５で使用される４つよりも多い又は少ない可能性があることは認識されるだろう。各レッグは、レッグ３について示されるように、データ経路と、データ経路と並列に配列された較正経路とを有する。データ経路及び較正経路は両方とも、接地と、対応するレッグの抵抗器との間に結合される。データ経路は、補完データ出力信号ｎｄのアサーションに応じて、接地に導通するように構成される。反対に、以下に更に説明されるプルアップセクション内のデータ経路は、データ出力信号のアサーション（従って、補完データ出力信号ｎｄのデアサーション）に応じて、電源ノードに導通するように構成される。この方式では、プルアップセクション及びプルダウンセクション内のデータ経路は、プルダウンセクション２０５内のデータ経路が導通しているときにプルアップセクション内のデータ経路が導通しないように、互いに１８０度位相がずれて導通する。同様に、プルアップセクション内のデータ経路が導通しているとき、プルダウンセクション２０５内のデータ経路は導通していない。

[0019] この位相整合（phasing）を提供するために、プルダウンセクション２０５内の各レッグのデータ経路は、補完データ出力信号ｎｄによって駆動されるゲートを有するＮＭＯＳデータトランジスタＭ１を含む。各レッグのデータトランジスタＭ１は、接地に結合されたソースと、レッグの抵抗器のための第１の端子に結合されたドレインとを有する。各レッグの抵抗器のための反対側の第２の端子は、出力パッド２１０に結合される。データ出力信号がロー（低）のとき、各レッグ内の抵抗器を通じて出力パッドを接地へと放電するためにプルダウンセクション２０５においてデータ経路が導通するように補完データ出力信号ｄｂはハイ（高）である。各レッグにおける較正経路は、接地に結合されたソースと、レッグの抵抗器のための第１の端子に結合されたドレインとを有するＮＭＯＳ較正トランジスタを備える。一実施形態では、各抵抗器は、窒化チタン薄膜抵抗器のような薄膜抵抗器を備え得る。各レッグの抵抗器の抵抗は、較正スキームに依存する。例えば、バイナリスキームでは、レッグ０内の抵抗器は、最大抵抗Ｒを有し得る。そして、レッグ１内の抵抗器は、抵抗Ｒ／２を有し、レッグ２内の抵抗器は、抵抗Ｒ／４を有するだろう。最後に、レッグ３は、抵抗Ｒ／８を有するだろう。抵抗器は、各較正経路がオフに切り替えられる第１の動作モードにおいて各レッグについての電流密度が一定となるようにサイズ付けされ得る。故に、第１のモードは、各データ経路における各トランジスタＭ１が、レッグの抵抗に依存する電流を導通する速いプロセスコーナに対応し得る。各トランジスタＭ１のサイズがレッグの電流に依存することに留意されたい。例えば、レッグ３内のトランジスタＭ１は、レッグ２と比べてレッグ３が２倍の量の電流を導通するため、レッグ２内のトランジスタＭ１の２倍のサイズである。同様に、レッグ２内のトランジスタＭ１は、レッグ０内のトランジスタＭ１の２倍のサイズであるレッグ１内のトランジスタＭ１の２倍のサイズである。

[0020] データ経路において異なるサイズのトランジスタを使用することの代替として、所望の強度を提供するために、同じサイズのトランジスタが、必要に応じて組み合わせて、各レッグにおいて使用され得る。例えば、レッグ０内のＭ１が、データ経路において直列の２つのトランジスタと置き換えられ得るのに対して、レッグ１は、そのデータ経路において、同じサイズの１つのトランジスタだけを有するだろう。そして、レッグ２が、そのデータ経路において並列にこれらトランジスタのうちの２つを有するのに対して、レッグ３は、そのデータ経路においてこれらのトランジスタのうちの４つを並列に有するだろう。同じサイズのトランジスタが使用されるか異なるサイズのトランジスタが使用されるかに関わらず、幾つかの（various）較正経路が、出力ドライバ２００の製造で使用されるプロセスに関する相対的な「遅さ（slowness）」の度合いに依存してオンに切り替えられるだろう。例えば、極めて遅いプロセスコーナでは、全てのデータ経路のトランジスタＭ１は、速いプロセスコーナの場合にそれらが導通していることと比べて、最小量の電流を導通している。各較正経路がレグ毎にデータ経路と並列であるため、較正経路が全て導通している場合、出力パッド２１０上への電流引き込みは最大化される。目標（goal）は、これらのプロセスコーナに関わらず、プルダウンセクション２０５及びプルアップセクションが、それらの其々の導通期間（conductivity period）中に、所望の量の電流を導通することである。例えば、出力パッド２１０のための整合された出力インピーダンスは、プルダウンセクション２０５が、補完データ出力信号ｄｂがアサートされている間２ｍＡの電流を導通することを必要とするものと仮定する。データ経路の集合体（collection）がこの量の電流をパスすることができないようなプロセスコーナである場合、較正経路は、所望の量の電流に達するまで選択的にオンにされ得、それによって、外部の回路基板配線又は相互接続に出力インピーダンスを整合する。プルアップセクションはまた、補完データ出力信号ｎｄがデアサートされるとプルアップ段階中に同量の電流を導通するように較正され得るだろう。

[0021] 較正経路をオン及びオフに切り替える能力を提供するために、各較正経路は、ＮＭＯＳトランジスタのようなスイッチを含む。ドライバ２００では、レッグ０は、ＮＭＯＳ較正トランジスタＭ２を含み、レッグ１は、ＮＭＯＳ較正トランジスタＭ３を含み、レッグ２は、ＮＭＯＳ較正トランジスタＭ４を含み、レッグ３は、ＮＭＯＳ較正トランジスタＭ５を含む。データトランジスタＭ１と類似して、較正トランジスタは、その抵抗によって決定される、各レッグにおいてパスされる電流の量に依存して異なるサイズであり得る。代替的に、同じサイズの較正トランジスタの適切な集合体が、また、データトランジスタＭ１に関連して説明されたように、各レッグにおいて使用され得る。較正トランジスタＭ２〜Ｍ５は、其々の較正ビットｎｃ０〜ｎｃ３によって制御される。例えば、較正ビットｎｃ３がアサートされる場合、レッグ３における較正経路が導通する。故に、各レッグを通る電流は、較正トランジスタがオフのときのデフォルト値、及び、較正トランジスタがオンのときの増加値、という２つの選択可能な値を有する。しかしながら、目標は、プルダウンセクション２０５が、増加又は減少した量の電流をシンクすることとは反対に全てのプロセスコーナについて所望の量の電流Ｉをシンクすることであることに留意されたい。バイナリ較正スキームでは、レッグ３は電流Ｉ’を導通するように構成され得ることが仮定され得、それにより、レッグ０は、電流Ｉ’／８を導通するように構成され、レッグ１は、電流Ｉ’／４を導通するように構成され、レッグ２は、電流Ｉ’／２を導通するように構成される。故に、プルダウンセクション２０５内のこれらレッグを通る全電流は、合計（Ｉ’＋Ｉ’／２＋Ｉ’／４＋Ｉ’／８）に等しい。そして、この合計は、所望の電流に等しくなるはずであり、これは、式Ｉ’＋Ｉ’／２＋Ｉ’／４＋Ｉ’／８＝Ｉとなる。この式を解くことで、（８／１５）Ｉに等しいＩ’に値が与えられる。換言すると、レッグ０が、所望の電流Ｉの（８／１５）分の１を導通するように構成され、全ての残りのレッグが、上述されたバイナリ関係を有する場合、プルダウンセクション２０５は、所望の電流Ｉをシンクするだろう。

[0022] プルダウンセクション（又は、プルアップセクション）についてのそのような所望の電流Ｉの目標を前提として、デュアルモードレッグの設計は、以下のように導通され得る。予期される最も速いプロセスコーナについて、電流Ｉの所望の割合を導通するのに十分なサイズを有する所与のレッグについてデータトランジスタを構成する。予期される最も遅いプロセスコーナについて、較正トランジスタは、それがデータトランジスタとの組み合わせでＩの所望の割合を導通するのに十分なサイズを有するように構成される。この方式では、プルダウンセクション（又は、プルアップセクション）についての較正ワードは、対応するセクションが、予期される全てのプロセスコーナについて所望の量の電流を導通するように、適切な数の較正ビットがアサートされ得る。本明細書で使用される場合、「セクション」という用語は、更なる限定なく、一般に、プルアップセクション又はプルダウンセクションの何れかを指す。

[0023] 故に、所望の出力インピーダンスを達成するために、セクションの較正ワードのための較正ビットがプロセスコーナに依存して調整され得る。これは、抵抗器が、全ての必要な電流を搬送するように設計される必要がないため、かなり有利である。対照的に、従来のドライバ１００のデフォルトレッグ内の抵抗器Ｒは、エレクトロマイグレーションを軽減するために十分なバイアスがそれに結合され得るように十分大きくなければならない。しかしながら、ドライバ２００内の各レッグの抵抗器は、較正状態に関わらず電流を導通するだろう。ドライバ２００内の抵抗器は、故に、従来のドライバ１００に関連して説明されたものほど大きい必要はなく、これは、実質的に密度を増加させる。更に、幾つかの較正経路が選択されるため達成されるインピーダンス差分は全てが実質的に等しい。故に、線形性もまた強化される。

[0024] 一実施形態では、各データトランジスタは、補完データ出力信号のアサーションに応じて、出力パッドと接地との間にデータ経路を提供するための第１の手段を形成するものと考えられ得る。同様に、各較正トランジスタは、レッグの対応する較正ビットのアサーションに応じて、出力パッドと接地との間に較正経路を提供するための第２の手段を形成するものと考えられ得る。

[0025] ドライバ２００のための対応するプルアップセクション３００が図３に示される。プルアップセクション３００内のデュアルモードレッグ０〜デュアルモードレッグ３が、プルダウンセクション２５０内の対応するデュアルモードレッグに類似することに留意されたい。プルアップセクション３００内のレッグとプルダウンセクション２０５内のそれらとをより一層区別するために、プルアップセクション３００内のデュアルモードレッグは、本明細書では、プルアップデュアルモードレッグ（又は、単純にプルアップレッグ）と表される。各プルアップレッグは、ＰＭＯＳデータトランジスタＭ１を含むデータ経路と、対応する較正トランジスタを有する較正経路とを有する。各ＰＭＯＳデータトランジスタＭ１は、補完データ出力信号ｎｄのデアサーション又は接地に応答するように構成される。各データトランジスタＭ１は、電源電圧ＶＤＤを供給する電源ノードに結合されたソースと、プルアップレッグの抵抗器のための第１の端子に結合されたドレインとを有する。プルアップレッグの抵抗器のための第２の端子は、出力パッド２１０に結合される。補完データ出力信号ｎｄがデアサートされると、各データトランジスタＭ１は導通することとなり、これは、プルアップレッグの抵抗器を通じて電源ノードから導通される電流を通じて出力パッド２１０を充電する。故に、プルアップセクション３００内のデータ経路は、データ出力信号がアサートされるときに、導通するように構成され、これは、補完データ出力信号ｎｄのデアサーションに対応する。各プルアップレッグは、プルダウンセクション２０５に関連して説明されたものと類似して、所望の電流Ｉのある割合を導通するように構成される。

[0026] プルアップレッグは、複数の較正経路に対応する複数の較正ビットを備える較正ワードに応答する。プルアップレッグ０における較正経路は、ＰＭＯＳ較正トランジスタＭ２を備える。同様に、プルアップレッグ１が、ＰＭＯＳ較正トランジスタＭ３を含むのに対して、プルアップレッグ２は、ＰＭＯＳ較正トランジスタＭ４を含む。最後に、プルアップレッグ３は、ＰＭＯＳ較正トランジスタＭ５を含む。各較正トランジスタは、電源ノードに結合されたソースと、プルアップレッグの抵抗器のための第１の端子に結合されたドレインとを有する。対応する較正ビットは、各較正トランジスタのゲートを駆動し、例えば、較正ビットＣ０が較正トランジスタＭ２のゲートを駆動し、較正ビットＣ１が較正トランジスタＭ３のゲートを駆動する。同様に、較正ビットＣ２が、較正トランジスタＭ４のゲートを駆動するのに対して、較正ビットＣ３は、較正トランジスタＭ５のゲートを駆動する。プルアップセクション３００のための較正ビットは、全てアクティブローであり、それにより、それらは、アサートされると接地に引き下げられる。例えば、較正ビットＣ３がアサートされる場合、第２の動作モードにおいてレッグ３が導通するようにＰＭＯＳ較正トランジスタＭ５はオンに切り替わる。故に、プルアップセクション３００によって電源ノードから調達される電流は、プルダウンセクション２０５によって接地にシンクされる電流に類似する。この方式では、出力パッド２１０のための較正出力インピーダンスは、プルダウンセクション２０５がアクティブであるかプルアップセクション３００がアクティブであるかに関わらず、変化しない。

[0027] バイナリ較正スキームでは、プルアップレッグは、第１のプルアップレッグから最後のプルアップレッグまでの範囲であると考えられ得る。プルアップレッグ０が、第１のレッグと表され得るのに対して、プルアップレッグ３は、最後のレッグであろう。この一連のバイナリ重み付けレッグでは、第１のプルアップレッグの後の各プルアップレッグは、先行のプルアップレッグの半分の抵抗を有する。例えば、プルアップレッグ２における抵抗器が、抵抗１／４Ｒを有するのに対して、プルアップレッグ１の抵抗器は、抵抗１／２Ｒを有する。それに応じて、バイナリ較正スキームにおけるプルダウンセクションの抵抗器が構成される。例えば、プルダウンセクション２０５において、レッグ３は、レッグ２の半分の抵抗を有する。

[0028] 出力ドライバ２００についての例となる使用方法がここから説明されるだろう。

例となる使用方法
[0029] 例となる使用方法のためのフローチャートが図４に示される。方法は、補完データ信号のアサーションに応じて、各レッグにおける接地へのデータ経路をオンに切り替えることによって異なる抵抗を有する複数のレッグを通じて出力パッドを接地に結合する動作４００を含む。加えて、方法は、レッグのうちの選択されたレッグにおける接地への較正経路をオンに切り替えることによって出力パッドについての出力インピーダンスを較正する動作４０５を含む。故に、図４の方法は、プルダウンセクションの使用に向けられる。プルアップセクション使用方法は類似する。両方のケースにおいて、較正経路作動が、対応する補完データ出力信号状態に関係していることは認識されるだろう。例えば、プルダウンセクション２０５は、補完出力データ信号ｎｄがアサートされるときにのみアクティブである。故に、所望の出力インピーダンス較正のためにアサートされることとなる較正ビットは、補完出力データ信号ｎｄがアサートされる間だけアサートされる。較正ビットアサーションが、補完出力データ信号ｎｄのアサーションに関係していない場合、プルダウンセクション２０５内の較正経路は、プルアップセクション３００がアクティブであった間導通しているだろう。同様に、プルアップセクション３００のための較正ビットアサーションは、プルダウンセクション２０５がアクティブの間、プルアップセクション３００が、プルダウンセクション２０５のアクティビティに干渉するのを防ぐために、補完出力データ信号ｎｄのデアサーションにも関係している。

[0030] 現時点で当業者が認識するように、及び、手元の特定のアプリケーションに依存して、多くの改良、置換、及び変形が、本願の精神及び範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、及び使用方法において及びそれらに対してなされ得る。この点を踏まえて、本開示の範囲は、それらが単に幾つかの例であるため、本明細書で例示及び説明される特定の実施形態のそれに限定されるべきではなく、むしろ、以降に添付されている特許請求の範囲のもの及びそれらの機能的な等価物と十分に釣り合うべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
出力ドライバであって、
出力ノードと接地との間に並列に結合された複数のデュアルモードレッグを含むプルダウンセクションを備え、ここにおいて、前記プルダウンセクションは、前記複数のデュアルモードレッグに対応する複数の較正ビットを有する較正ワードを受けるように構成され、各デュアルモードレッグは、
前記出力ノードに結合された第１の端子を有する抵抗器と、
前記抵抗器のための第２の端子と接地との間に結合されたデータトランジスタと、ここで、前記データトランジスタは、補完データ信号のアサーションに応じて、導通するように構成され、
前記第２の端子と接地との間に結合された較正トランジスタと、ここで、前記較正トランジスタは、前記レッグの対応する較正ビットのアサーションに応じて導通するように構成される、
を含む、出力ドライバ。
［Ｃ２］
前記デュアルモードレッグは、第１のデュアルモードレッグから最後のデュアルモードレッグへと配列され、ここで、前記第１のデュアルモードレッグの後の各デュアルモードレッグは、先行のデュアルモードレッグに続く、及び、前記第１のデュアルモードレッグの後の各デュアルモードレッグの抵抗器は、前記先行のデュアルモードレッグの抵抗器の抵抗の半分である抵抗を有する、Ｃ１に記載の出力ドライバ。
［Ｃ３］
各抵抗器は薄膜抵抗器である、Ｃ１に記載の出力ドライバ。
［Ｃ４］
各薄膜抵抗器は、窒化チタンを備える、Ｃ３に記載の出力ドライバ。
［Ｃ５］
前記第１のデュアルモードレッグの前記データトランジスタは、第１の強度を有し、前記第１のデュアルモードレッグの後の各デュアルモードレッグの前記データトランジスタは、前記先行のデュアルモードレッグ内の前記データトランジスタの強度の２倍の強度を有する、Ｃ２に記載の出力ドライバ。
［Ｃ７］
前記データトランジスタ及び前記較正トランジスタは、ＮＭＯＳトランジスタを備える、Ｃ２に記載の出力ドライバ。
［Ｃ８］
前記出力ノードと電源ノードとの間に結合された複数のデュアルモードプルアップレッグを有するプルアップセクションを更に備え、ここにおいて、各デュアルモードプルアップレッグは、抵抗器を含み、各デュアルモードプルアップレッグは、第１の動作モードではデータ経路だけを使用して導通し、第２の動作モードでは前記データ経路と較正経路とを使用して導通するように構成され、前記プルアップセクションは、前記プルアップセクションにおいて前記複数のデュアルモードレッグに対応する複数の較正ビットを有するプルアップ較正ワードを受け取るように構成される、Ｃ１に記載の出力ドライバ。
［Ｃ９］
各デュアルモードプルアップレッグは、
前記出力ノードに結合された第１の端子を有する抵抗器と、
前記デュアルモードプルアップレッグの抵抗器のための第２の端子と前記電源ノードとの間に結合されており、前記補完データ出力信号に結合されたゲートを有するデータトランジスタと、
前記デュアルモードプルアップレッグの抵抗器の第２の端子と前記電源ノードとの間に結合されており、前記デュアルモードプルアップレッグの較正ビットに結合されたゲートを有する較正トランジスタと
を備える、Ｃ８に記載の出力ドライバ。
［Ｃ１０］
前記デュアルモードプルアップレッグは、第１のデュアルモードプルアップレッグから最後のデュアルモードプルアップレッグへと配列され、ここで、前記第１のデュアルモードプルアップレッグの後の各デュアルモードプルアップレッグは、先行のデュアルモードプルアップレッグを有する、前記第１のデュアルモードプルアップレッグの前記抵抗器は、第１の抵抗を有し、前記第１のデュアルモードプルアップレッグの後の各デュアルモードプルアップレッグの前記抵抗器は、前記先行のデュアルモードプルアップレッグにおける前記抵抗器の前記抵抗の半分の抵抗を有する、Ｃ９に記載の出力ドライバ。
［Ｃ１１］
前記デュアルモードプルアップレッグにおける前記データトランジスタ及び前記較正トランジスタは、ＰＭＯＳトランジスタを備える、Ｃ９に記載の出力ドライバ。
［Ｃ１２］
方法であって、
補完データ出力信号の前記アサーションに応じて、各レッグにおける接地へのデータ経路をオンに切り替えることによって異なる抵抗を有する複数のレッグを通じて出力ノードを接地に結合することと、
前記補完データ出力信号がアサートされている間に、前記レッグのうちの選択されたレッグにおける接地への較正経路をオンに切り替えることによって、前記出力ノードについての出力インピーダンスを較正することと
を備える方法。
［Ｃ１３］
前記レッグのうちの前記選択されたレッグにおいて較正経路をオンに切り替えることは、各選択されたレッグについての対応する較正ビットをアサートすることを備える、Ｃ１２に記載の方法。
［Ｃ１４］
各レッグにおいて前記データ経路をオンに切り替えることは、前記補完データ出力信号の前記アサーションに応じて、各データ経路においてデータトランジスタをオンに切り替えることを備える、Ｃ１２に記載の方法。
［Ｃ１５］
前記補完データ出力信号のデアサーションに応じて、各プルアップレッグにおいて電源ノードへのデータ経路をオンに切り替えることによって、異なる抵抗を有する複数のプルアップレッグを通じて前記出力ノードを前記電源ノードに結合することと、
前記補完データ出力信号がデアサートされている間に、前記プルアップレッグのうちの選択されたレッグにおい前記電源ノードへの較正経路をオンに切り替えることによって、前記出力ノードについての前記出力インピーダンスを較正することと
を更に備える、Ｃ１２に記載の方法。
［Ｃ１６］
各プルアップレッグにおいて前記データ経路をオンに切り替えることは、各プルアップレッグのデータ経路においてＰＭＯＳデータトランジスタをオンに切り替えることを備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記プルアップレッグのうちの前記選択されたプルアップレッグにおいて前記較正経路をオンに切り替えることは、選択されたプルアップレッグの較正経路においてＰＭＯＳ較正トランジスタをオンに切り替えることを備える、Ｃ１６に記載の方法。
［Ｃ１８］
出力ドライバであって、
出力パッドと接地との間に並列に結合された複数のレッグを含むプルダウンセクションを備え、ここにおいて、前記プルダウンセクションは、前記複数のレッグに対応する複数の較正ビットを備える較正ワードに反応し、各レッグは、
補完データ出力信号のアサーションに応じて、前記出力パッドと接地との間に接地へのデータ経路を提供するための第１の手段と
前記レッグの対応する較正ビットのアサーションに応じて、前記出力パッドと接地との間に較正経路を提供するための第２の手段と
を含む、出力ドライバ。
［Ｃ１９］
前記出力ノードと電源ノードとの間に並列に結合された複数のプルアップレッグを備えるプルアップセクションを更に備え、ここにおいて、前記プルアップセクションは、前記複数のプルアップレッグに対応する複数の較正ビットを備えるプルアップ較正ワードに反応し、各プルアップレッグは、
前記補完データ出力信号のデアサーションに応じて、前記電源ノードと前記出力パッドの間にデータ経路を提供するための第３の手段と、
前記プルアップレッグの対応する較正ビットのアサーションに応じて、前記電源ノードと前記出力パッドとの間に較正経路を提供するための第４の手段と
を含む、Ｃ１８に記載の出力ドライバ。
［Ｃ２０］
各レッグは、接地と前記レッグの第１の手段及び第２の手段との間に結合された抵抗器を含み、各プルアップレッグは、前記出力パッドと、前記レッグの第１の手段及び第２の手段との間に結合された抵抗器を含む、Ｃ１８に記載の出力ドライバ。

Claims (14)

1. 出力ドライバであって、
   出力ノードと接地との間に並列に結合された複数のデュアルモードレッグを含む、集積回路のためのプルダウンセクションを備え、ここにおいて、前記プルダウンセクションは、前記複数のデュアルモードレッグに対応する複数の較正ビットを有する較正ワードを受けるように構成され、前記複数のデュアルモードレッグは、補完データ出力信号のアサーションに応答して、所望の電流を前記出力ノードから接地にシンクするように構成され、各デュアルモードレッグは、
   前記出力ノードに結合された第１の端子を有する抵抗器と、
   前記抵抗器のための第２の端子と接地との間に結合されたデータトランジスタと、ここで、前記データトランジスタは、前記補完データ出力信号のアサーションに応答して、導通するように構成され、前記データトランジスタは、前記出力ドライバについての予期される最も速いプロセスコーナにおいて、前記所望の電流の一部を導通するのに十分なサイズを有し、
   前記第２の端子と接地との間に結合された較正トランジスタと、ここで、前記較正トランジスタは、前記デュアルモードレッグの対応する較正ビットのアサーションに応答して導通するように構成され、前記較正トランジスタは、前記データトランジスタと前記較正トランジスタとによって導通される合計電流が、前記出力ドライバについての予期される最も遅いプロセスコーナにおいて、前記所望の電流の前記一部に等しくなるように、前記データトランジスタのサイズに対して異なるサイズを有する、
   を含む、出力ドライバ。
2. 前記デュアルモードレッグは、第１のデュアルモードレッグから最後のデュアルモードレッグへと配列され、ここで、前記第１のデュアルモードレッグの後の各デュアルモードレッグは、先行のデュアルモードレッグに続く、及び、前記第１のデュアルモードレッグの後の各デュアルモードレッグの抵抗器は、前記先行のデュアルモードレッグの抵抗器の抵抗の半分である抵抗を有する、請求項１に記載の出力ドライバ。
3. 各抵抗器は薄膜抵抗器である、請求項１に記載の出力ドライバ。
4. 各薄膜抵抗器は、窒化チタンを備える、請求項３に記載の出力ドライバ。
5. 前記第１のデュアルモードレッグの前記データトランジスタは、第１の強度を有し、前記第１のデュアルモードレッグの後の各デュアルモードレッグの前記データトランジスタは、前記先行のデュアルモードレッグ内の前記データトランジスタの強度の２倍の強度を有する、請求項２に記載の出力ドライバ。
6. 前記データトランジスタ及び前記較正トランジスタは、ＮＭＯＳトランジスタを備える、請求項２に記載の出力ドライバ。
7. 前記出力ノードと電源ノードとの間に結合された複数のデュアルモードプルアップレッグを有するプルアップセクションを更に備え、ここにおいて、各デュアルモードプルアップレッグは、抵抗器を含み、各デュアルモードプルアップレッグは、第１の動作モードではデータ経路だけを使用して導通し、第２の動作モードでは前記データ経路と較正経路とを使用して導通するように構成され、前記プルアップセクションは、前記プルアップセクションにおいて前記複数のデュアルモードレッグに対応する複数の較正ビットを有するプルアップ較正ワードを受け取るように構成される、請求項１に記載の出力ドライバ。
8. 各デュアルモードプルアップレッグは、
   前記出力ノードに結合された第１の端子を有する抵抗器と、
   前記デュアルモードプルアップレッグの抵抗器のための第２の端子と前記電源ノードとの間に結合されており、前記補完データ出力信号に結合されたゲートを有するデータトランジスタと、
   前記デュアルモードプルアップレッグの抵抗器の第２の端子と前記電源ノードとの間に結合されており、前記デュアルモードプルアップレッグの較正ビットに結合されたゲートを有する較正トランジスタと
   を備える、請求項７に記載の出力ドライバ。
9. 前記デュアルモードプルアップレッグは、第１のデュアルモードプルアップレッグから最後のデュアルモードプルアップレッグへと配列され、ここで、前記第１のデュアルモードプルアップレッグの後の各デュアルモードプルアップレッグは、先行のデュアルモードプルアップレッグを有し、前記第１のデュアルモードプルアップレッグの前記抵抗器は、第１の抵抗を有し、前記第１のデュアルモードプルアップレッグの後の各デュアルモードプルアップレッグの前記抵抗器は、前記先行のデュアルモードプルアップレッグにおける前記抵抗器の抵抗の半分の抵抗を有する、請求項８に記載の出力ドライバ。
10. 前記デュアルモードプルアップレッグにおける前記データトランジスタ及び前記較正トランジスタは、ＰＭＯＳトランジスタを備える、請求項８に記載の出力ドライバ。
11. 方法であって、
    出力ノードと接地との間に並列に結合された複数のレッグを含む、集積回路のためのプルダウンセクションを提供することと、ここにおいて、前記プルダウンセクションは、前記複数のレッグに対応する複数の較正ビットを有する較正ワードを受けるように構成され、前記複数のレッグは、補完データ出力信号のアサーションに応答して前記出力ノードから接地に所望の電流をシンクするように構成され、各デュアルモードレッグは、
    前記出力ノードに結合された第１の端子を有する抵抗器と、
    前記抵抗器のための第２の端子と接地との間に結合されたデータトランジスタと、ここで、前記データトランジスタは、前記補完データ出力信号のアサーションに応答して導通するように構成され、前記データトランジスタは、前記集積回路についての予期される最も速いプロセスコーナにおいて、前記所望の電流の一部を導通するようなサイズを有し、
    前記第２の端子と接地との間に結合された較正トランジスタと、ここで、前記較正トランジスタは、前記レッグの対応する較正ビットのアサーションに応答して導通するように構成され、前記較正トランジスタは、前記データトランジスタと前記較正トランジスタとによって導かれる合計電流が、前記集積回路についての予期される最も遅いプロセスコーナにおいて、前記所望の電流の前記一部に等しくなるように、前記データトランジスタのサイズに対して異なるサイズを有する、
    を含む、
    補完データ出力信号の前記アサーションに応答して各レッグにおける前記データトランジスタをオンに切り替えることによって異なる抵抗を有する複数のレッグを通じて出力ノードを接地に結合することと、
    前記補完データ出力信号がアサートされている間に、前記レッグのうちの選択されたレッグにおける前記較正トランジスタをオンに切り替えることによって、前記出力ノードについての出力インピーダンスを較正することと
    を備える方法。
12. 前記補完データ出力信号のデアサーションに応答して各プルアップレッグにおいて電源ノードへのデータ経路をオンに切り替えることによって、異なる抵抗を有する複数のプルアップレッグを通じて前記出力ノードを前記電源ノードに結合することと、
    前記補完データ出力信号がデアサートされている間に、前記プルアップレッグのうちの選択されたレッグにおい前記電源ノードへの較正経路をオンに切り替えることによって、前記出力ノードについての前記出力インピーダンスを較正することと
    を更に備える、請求項１１に記載の方法。
13. 各プルアップレッグにおいて前記データ経路をオンに切り替えることは、各プルアップレッグのデータ経路においてＰＭＯＳデータトランジスタをオンに切り替えることを備える、請求項１２に記載の方法。
14. 前記プルアップレッグのうちの前記選択されたプルアップレッグにおいて前記較正経路をオンに切り替えることは、各選択されたプルアップレッグの較正経路においてＰＭＯＳ較正トランジスタをオンに切り替えることを備える、請求項１３に記載の方法。

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