JP6142087B2 - スルーレート較正を有する出力ドライバ - Google Patents

Description

関連出願への相互参照

[0001] 本願は、参照により全体が本明細書に組み込まれる、２０１３年１０月１７日に出願された、米国特許非仮出願第１４／０５６，９０４号の優先権を主張する。

[0002] 本願は、出力ドライバに関し、より具体的には、インピーダンス較正に応じて容量性負荷（capacitive loading）を調整するように構成された出力ドライバに関する。

[0003] 集積回路のための出力ドライバが、集積回路を外部デバイスに結合するプリント配線(traces)及び相互接続(interconnections)の特性インピーダンスと不整合である出力インピーダンスを有する場合、ジッタ及び信号反射のような望ましくない効果が生じ得る。故に、従来、集積回路の出力ドライバは、それが所望の出力インピーダンスに較正され得るような何等かの設定可能性を有する。この較正を達成するために、従来のドライバは、データ出力信号をドライブするためのプルダウンセクション及びプルアップセクションを含む。そのような出力ドライバがデータ出力信号をハイにアサートすると、プルアップセクションは、ドライバの出力パッドを電源電圧ＶＤＤに引き下げる。反対に、出力ドライバがデータ出力信号をロー（低）に移行すると、プルダウンセクションは、ドライバの出力パッドを接地（ＶＳＳ）に放電する。各セクションは、複数のレッグを含み、これらレッグのサブセットは各々、較正トランジスタを含む。複数の較正ビットを備える各セクションの較正ワードは、セクションの較正トランジスタを制御する。プルダウンセクションのための較正ワード内の較正ビットのアサーションは、対応する較正トランジスタをオンに切り替え、出力パッドからＶＳＳに電流を導電させる。反対に、プルアップセクションのための較正ワード内の較正ビットのアサーションは、対応する較正トランジスタをオンに切り替え、その電圧をＶＤＤに充電するために電源ノードから出力パッドに電荷を通電させる（conduct charge）。各レッグが、対応する抵抗器を有するため、選択された較正トランジスタを介した電流のドライブは、出力インピーダンスを調整する。

[0004] 較正トランジスタは、インピーダンス整合に役立つが、それらはまた、プルアップセクション及びプルダウンセクションにおけるデータ出力信号の投入（loading）を複雑化する。例えば、図１は、出力ドライバ１００のための従来のプルダウンセクション１０５を例示する。プルダウンセクション１０５は、補完データ出力信号（ｎｄ）のアサーションに応答して、出力パッド１１０を接地に放電するように機能する。反対に、プルアップセクション（例示されない）は、データ出力信号のアサーションに応答して、出力パッド１１０を電源電圧ＶＤＤに充電するように機能する。

[0005] プルダウンセクション１０５内のデフォルトレッグ（default leg）は、補完データ出力信号ｎｄがアサートされるときにＮＭＯＳデータトランジスタＭ１がオンに切り替わることに応答して、抵抗器Ｒを介して出力パッド１１０を接地（ＶＳＳ）に放電する。各選択可能レッグ（selectable leg）もまた、補完データ出力信号ｎｄのアサーションに応じて導通するＮＭＯＳデータトランジスタＭ１を含む。しかしながら、各選択可能レッグは、対応する較正ビットがアサートされたときにのみ導通することとなるＮＭＯＳ較正トランジスタも含む。例えば、選択可能レッグ０は、送信ゲートＴ１を介して補完データ出力信号ｎｄに結合されたゲートを有するＮＭＯＳ較正トランジスタＭ２を含む。較正ビットＣ０は、較正ビットＣ０がアサートされると送信ゲートＴ１が開き、較正ビットＣ０がデアサートされると閉じるように送信ゲートＴ１を制御する。故に、較正ビットＣ０及び補完データ出力信号ｎｄの両方のアサーションに応答して、選択可能レッグ０は、抵抗器Ｒ_１を介して出力パッド１１０を接地に放電する。選択可能レッグ１は、補完データ出力信号ｎｄ及び較正ビットＣ１のアサーションが送信ゲートＴ２を開くことに応答して、抵抗器Ｒ_２を介して出力パッド１１０を接地に放電するＮＭＯＳ較正トランジスタＭ３を含む。

[0006] 工場での製造前、ドライバ１００が統合される、結果として生じる半導体基板についてのプロセスコーナ（process corner）は知られていない。ドライバ１００が速いプロセスコーナで製造される場合、デフォルトレッグ内のトランジスタＭ１は、何れの較正ビットもアサートされる必要がないように、十分な電流をシンクするように機能し得る。換言すると、速いコーナの出力ドライバ１００は、選択可能レッグを何れも使用することなく所望の出力ンピーダンスを提供し得る。しかしながら、より遅いプロセスコーナでは、所望の出力インピーダンスを生成するために、益々多くの選択可能レッグが必要になる。より遅いプロセスコーナの各々において、選択可能レッグのうちの１つ又は複数は、それらの対応する較正ビットのそれらのアサーションを介して、オンにされる。しかしながら、それらのより遅いプロセスコーナでは、補完データ出力信号ｎｄは、幾つかの（various）開いている送信ゲートを介してより一層容量性負荷（capacitive load）を受ける、という問題に注目されたい。対照的に、補完データ出力信号ｎｄは、速いプロセスコーナでは投入されない。これは、より遅いプロセスコーナにおけるより遅いスルーレートが、選択可能レッグにおける余分な容量性負荷によりより一層減速するため、望まれるものの逆である。

[0007] 従って、当技術分野では、強化されたスルーレート制御を有するインピーダンス較正出力ドライバが必要である。

[0008] 出力パッドを介してデータ出力信号をドライブするための出力ドライバは、出力パッドのインピーダンスを較正するための複数の較正経路を含む。較正経路は、較正経路のうちの選択されたものが導電性（conductive）であり、較正経路のうちのあらゆる残りの選択されていないものが非導通性（non-conductive）であるように、インピーダンス較正ワードに選択的に応答するように構成される。導通する較正経路の各々は、出力ドライバ内のデータノードに容量的に負荷をかける。故に、インピーダンス較正ワードが、それが、比較的少ない数の較正経路を選択するか較正経路を何れも選択しないようなものである場合、データノードは、インピーダンス較正からの比較的少ない容量性負荷を有するか又は少しも有さない。非導通性の各較正経路からの過度のスルーレートを防ぐために、出力ドライバは、複数の較正経路に対応する複数の選択可能キャパシタを含む。各選択可能キャパシタは、対応する較正経路が非導通性である場合、データノードに容量的に負荷をかけるように構成される。この方式では、容量性負荷が、様々なインピーダンス較正設定にわたって安定化される。

[0009] 図１は、従来の較正出力ドライバのためのプルダウンセクションの概略図である。 [0010] 図２は、本開示の第１の実施形態に係る、スルーレート制御を有するインピーダンス較正出力ドライバのためのプルダウンセクションの概略図である。 [0011] 図３は、本開示の第２の実施形態に係る、スルーレート制御を有するインピーダンス較正出力ドライバのためのプルダウンセクションの概略図である。 [0012] 図４は、図３のインピーダンス較正出力ドライバのためのプルアップセクションの概略図である。 [0013] 図５は、本開示のある実施形態に係る、スルーレート制御を有するインピーダンス較正ドライバのための例となる使用方法のためのフローチャートである。

[0014] スルーレート制御を有する較正出力ドライバが提供され、これは、この出力ドライバが出力パッドを介して所望のインピーダンスでデータ出力信号をドライブするように導通するために選択され得る複数の較正経路を含む、
例えば、１つの較正設定では、出力ドライバは、何れの較正経路も導通することなく、出力パッドを駆動し得る。代替的に、出力ドライバは、較正経路のサブセット又は全てが導通している出力パッドを駆動するために較正され得る。出力ドライバは、対応する複数の較正経路を各々有するプルアップセクション及びプルダウンセクションを含む。プルアップセクション及びプルダウンセクションは、導通する較正経路のために選択するための其々のインピーダンス較正ワードに応答するように構成される。各インピーダンス較正ワードは、各較正経路が対応する較正ビットによって制御されるように、対応するプルアップセクション又はプルダウンセクション内の複数の較正経路に対応する複数の較正ビットを備える。各較正経路は、その対応する較正ビットのアサーションに応じて、導電するように構成される。

[0015] 出力ドライバは、データ出力信号に応答し、それに応じて出力パッドを駆動する。この点では、データ出力信号がバイナリであるため、出力ドライバがデータ出力信号又はその補完に応答することを示すことは任意である。例えば、データ出力信号がハイにアサートされると、出力ドライバは、出力パッドをハイに駆動する必要がある。しかしながら、これは、補完データ出力信号がデアサートされたこと（接地にロー（低）に引き下げられたこと）に応答して、出力ドライバが出力パッドをハイに駆動することと同等である。故に、以下の説明では、一般性の喪失なしに出力ドライバが補完データ出力信号に応答することが想定されるだろう。益々多くの較正経路が、プルダウンセクション又はプルアップセクションにおいて導通するために選択されるため、追加の選択された較正経路は、補完データ出力信号を搬送する出力ドライバのデータノードに対する容量性負荷を増加させる。上述したように、これは、より遅いプロセスコーナにおいて、既に比較的遅いスルーレートを低下させるという望ましくない効果を有する。これは、これらのプロセスコーナにおいて、益々多くの較正経路が、導通するために選択されることである。

[0016] 本明細書で開示される出力ドライバは、有利に、プルアップセクション及びプルダウンセクションの各々において、複数の較正経路に対応する複数の選択可能キャパシタを含む。導通するために較正経路が選択されない場合、対応する選択可能キャパシタは、そのキャパシタンスを用いて出力ドライバのデータノードに負荷をかける。反対に、較正経路が選択される場合、対応する選択可能キャパシタは、出力ドライバのデータノードをロードしない。較正経路がその較正ビットを介して選択されるため、対応する選択可能キャパシタは、較正ビットの補完によって選択される。選択可能キャパシタからの出力ドライバのデータノードに対する容量性負荷の結果として生じる選択的な追加は、選択されたキャパシタからのデータノードの容量性負荷が、選択された較正経路からのデータノードに対する容量性負荷に反比例する点で、かなり有利である。この方式では、容量性負荷は、様々なプロセスコーナがスルーレートを最適化するために安定化される。例えば、較正経路の大半又は全部が非アクティブである（導通していない）速いプロセスコーナでは、非アクティブな較正経路のための対応する選択可能キャパシタは、出力ドライバのデータノードに負荷をかける。較正経路のうちの幾つか又は全部が導通しているより遅いプロセスコーナでは、導通している較正経路のための対応する選択可能キャパシタは、出力ドライバのデータノードに負荷をかけない。

[0017] 開示される概念及び特徴は、較正経路の選択を介してその出力インピーダンスを較正する何れの出力ドライバに対しても広く適用可能である。本明細書で使用される場合、較正経路は、較正経路のための抵抗器を介して出力パッドを充電すること（プルアップセクションでは）又は放電すること（プルダウンセクションでは）によって所望のインピーダンスを達成するために、出力パッドに選択的に結合される出力ドライバ内の任意の電流路である。益々多くの較正経路が選択されるため、出力ドライバについての出力インピーダンスは、それに応じて変化する。以下の説明は、２つの出力ドライバアーキテクチャに焦点を当てている。第１のアーキテクチャでは、出力ドライバは、少なくとも１つのデフォルトレッグと、複数の選択可能レッグとを含む。各選択可能較正レッグは、較正経路を備える。デフォルトレッグが較正ビット設定に関わらず導通するのに対して、較正レッグは、較正ビットのアサーションに応じて導通する。第２のアーキテクチャでは、出力ドライバは、複数のデュアルモードレッグを含み、ここでは、各デュアルモードレッグが較正経路に加えデータ経路を含む。デフォルトレッグと同様に、データ経路は全て、較正ビット設定に関わらず導通する。較正経路は、それらの較正ビットのアサーションに応じて導通する。しかしながら、これら２つのアーキテクチャは、本明細書で開示される概念及び特徴が、較正経路を有する任意の出力ドライバアーキテクチャに広く適用可能である点で、代表的なものにすぎないことは理解されるだろう。これらの概念及び特徴は、以下の、例となる実施形態の説明によってより良く理解されるだろう。

例となる実施形態
[0018] 第１のアーキテクチャを有する例となるドライバ２００が図２に示される。ドライバ１００に類似して、ドライバ２００は、プルダウンセクション２０５及びプルアップセクション（例示されない）を含み、各々が、複数の較正経路を含む。以下の説明ではプルダウンセクション２０５に焦点を当てるが、プルアップセクション内のレッグが、出力パッドから、ＶＳＳではなく電源ノードへの導通性経路を選択的に形成する点を除き、プルアップセクションが類似して動作することは認識されるだろう。

[0019] プルダウンセクション２０５は、従来のドライバ１００に関連して説明されたように動作するデフォルトレッグを含む。２つの選択可能レッグ（レッグ０及びレッグ１）が存在し、それらは各々、較正経路を備える。プルアップセクションは、同じ数の較正経路を有し得る。プルダウンセクション２０５内の複数の較正経路と、プルアップセクション内の対応する複数の較正経路とを区別するために、片方の複数は、第１の較正経路を備えるものとして表され得、もう一方は、第２の較正経路を備えるものとして表され得る。代替的な実施形態における選択可能レッグの数（従って、較正経路の数）は、ドライバ２００において使用される２よりも大きくなり得る。実際、選択可能レッグの数は、インピーダンス調整範囲と、その範囲内で所望のインピーダンスを達成することに関連した望まれる精度とに依存する。例えば、４つの選択可能レッグの使用は、所望のインピーダンス範囲内の４ビットの分解能（resolution）（それら選択可能レッグの選択に依存して１６個の異なるインピーダンス）をもたらす。同様に、プルダウンセクション及びプルアップセクションの各々において５つの選択可能レッグを有する出力ドライバは、５ビットの分解能（５つの選択可能レッグの選択に依存して３２個の異なる設定）を提供する。

[0020] 各選択可能レッグは、補完データ出力信号ｎｄのアサーションと併せて、その対応する較正ビットがアサートされたとき、出力パッド１１０を接地に結合するように構成される。選択可能レッグは、従来のドライバ１００に関連して説明されたように動作する送信ゲートＴ１及びＴ２を介して補完データ出力信号ｎｄを受信する。故に、送信ゲートＴ１及びＴ２は、それらを、スルーレートを調整するように機能する以下に更に説明される第２の送信ゲートＴ３及びＴ４のセットと区別するために、第１の送信ゲートとして表され得る。選択可能レッグ０は、補完データ出力信号ｎｄが、ＮＭＯＳ較正トランジスタＭ２のゲートを駆動することを可能にするために、較正ビットＣ０のアサーションに応答して開く第１の送信ゲートＴ１を含む。補完データ出力信号ｎｄ及び較正ビットＣ０の両方がアサートされる場合、選択可能レッグ１は、そのデータトランジスタＭ１及び較正トランジスタＭ２が両方ともオンに切り替えられるため、抵抗器Ｒ_１を介して出力パッド１１０を接地に放電する。同様に、レッグ１は、抵抗器Ｒ_２を介して出力パッド１１０を接地に放電するため、補完データ出力信号ｎｄが較正トランジスタＭ３のゲートを駆動することを可能にするために、較正ビットＣ１に応答して導通する第１の送信ゲートＴ２を含む。

[0021] 対応する較正ビットのアサーションを通じた導通するための所与の選択可能レッグの選択（従って、較正経路の選択）は、補完データ出力信号ｎｄが、選択された較正経路内の較正トランジスタのゲートを駆動しなければならないため、補完データ出力信号ｎｄを搬送するデータノード２０１に容量性負荷を追加する。しかしながら、大半の選択された較正経路を必要とするのは、より遅いプロセスコーナであることに留意されたい。より速いプロセスコーナは、より少ない数のアサートされた較正ビットを必要とする（又は少しも必要としない）ため、より少ない数の選択された選択可能レッグを有するかそれらを少しも有さないだろう。これは、より速いプロセスコーナが最も少ない容量性負荷を有するのに対して、より遅いプロセスコーナがより大きい容量性負荷を有することとなる点で望ましくない。この容量性負荷不均衡に対処し、データ出力信号のスルーレートを全てのプロセスコーナにわたって安定化するために、出力ドライバ２００は、複数の較正経路に対応する複数の選択可能キャパシタを含む。選択可能キャパシタ２１０が、選択可能レッグ０に対応するのに対して、選択可能キャパシタ２１５は、選択可能レッグ１に対応する。各選択可能キャパシタは、対応する選択可能レッグが非アクティブである（導通していない）ときデータノード２１０に容量的に負荷をかけるように構成される。例えば、各選択可能キャパシタは、キャパシタ及び第２の送信ゲートを備え得る。選択可能キャパシタ２１０では、第２の送信ゲートＴ３は、較正ビットＣ０の補完（Ｃ０Ｂ）のアサーションに応答して、キャパシタ２５０を介してデータノード２０１を接地に結合する。換言すると、較正ビットＣ０が偽（false）である、例えば、選択可能レッグ０が導通していない場合、Ｃ０Ｂは真（true）である（アサートされている）ため、送信ゲートＴ３は導通しており、それにより、キャパシタ２５０は、データノード２０１に負荷をかける。同様に、選択可能キャパシタ２１５内の第２の送信ゲートＴ４は、較正ビットＣ１の補完（Ｃ１Ｂ）のアサーションに応答してキャパシタ２５５を介してデータノード２０１を接地に結合する。故に、較正ビットＣ１が偽である場合、例えば、選択可能レッグ１が導通しない場合、Ｃ１Ｂがアサートされることに応答して第２の送信ゲートＴ４は導通している。

[0022] 其々第１の送信ゲートＴ１及びＴ２に対する第２の送信ゲートＴ３及びＴ４の相補的挙動（complementary behavior）に留意されたい。例えば、第１の送信ゲートＴ１が開いている間選択可能レッグ０が接地に導通している場合、対応する第２の送信ゲートＴ３はオフにされる。反対に、選択可能レッグ０が導通していない場合、例えば、第１の送信ゲートＴ１が閉じている場合、対応する第２の送信ゲートＴ３は開いている。これは、速いプロセスコーナにおけるスルーレートが過度になることを防がれる点でかなり有利である。例えば、プロセスコーナが、どちらの選択可能レッグも導通するために選択されない程度に十分に速いと想定する。キャパシタ２５０及び２５５は、それに応じて、第２の送信ゲートＴ３及びＴ４がオンに切り替えられることを介してデータノード２０１に負荷をかけるだろう。

[0023] 第２の出力ドライバアーキテクチャについての実施形態が、プルダウンセクション３０５を有するドライバ３００に関して図３に示される。この実施形態では、デフォルトレッグは存在せず、デュアルモードレッグ０及びデュアルモードレッグ１という２つのデュアルモードレッグだけが存在する。デュアルモードレッグの数が、出力パッド１１０における出力インピーダンスについての所望のインピーダンス範囲内のサンプリングステップの数に依存する点で、そのようなレッグが、例示目的で２つだけ示されることは認識されるだろう。各デュアルモードレッグは、ゲートが補完データ出力信号ｎｄによって制御されるＮＭＯＳデータトランジスタＭ１を備えるデータ経路を含む。加えて、各デュアルモードレッグは、ゲートが対応する較正ビットによって制御される較正トランジスタを備える較正経路を含む。例えば、デュアルモードレッグ０内の較正経路は、較正ビットＣ０のアサーションに応答して第１の送信ゲートＴ１が開いているときに、ゲートが補完データ出力信号ｎｄによって駆動されるＮＭＯＳ較正トランジスタＭ２を備える。プルダウンセクション３０５のための較正ビットは、補完出力データ信号ｎｄがアサートされる間だけそれらがアサートされるように制御される。代替的に、各較正経路は、プルダウンセクション２０５内の較正経路と類似して、対応する較正トランジスタと直列にデータトランジスタを含み得る。

[0024] デュアルモードレッグ１内の較正経路は、較正ビットＣ１のアサーションに応答して第１の送信ゲートＴ２が開いているときに、ゲートが補完データ出力信号ｎｄによって駆動されるＮＭＯＳ較正トランジスタＭ３を備える。故に、各デュアルモードレッグは、補完データ信号ｎｄのアサーションに応答してそのデータ経路だけが導通している第１の動作モードを有する。加えて、各デュアルモードレッグは、補完データ信号ｎｄ及び対応する較正ビットの両方のアサーションに応答して、そのデータ経路とその較正経路の両方が導通している第２の動作モードを有する。各デュアルモードレッグは、出力パッド１１０に結合された第１の端子と、デュアルモードレッグのデータトランジスタ及び較正トランジスタに結合された反対側の第２の端子とを有する抵抗器を含む。例えば、デュアルモードレッグ０は、データトランジスタＭ１及び較正トランジスタＭ２のドレインに結合された抵抗器Ｒ_１を含む。デュアルモードレッグ１は、類似した抵抗器Ｒ_２を含む。

[0025] プルダウンセクション２０５に関連して類似して説明されるように、プルダウンセクション３０５は、各デュアルモードレッグのために選択可能キャパシタを含む。選択可能キャパシタ３１０が、デュアルモードレッグ０に対応するのに対して、選択可能キャパシタ３１５は、デュアルモードレッグ１に対応する。補完データ出力信号ｎｄを搬送するデータノード３０１は、それらのレッグ内の較正経路が、導通するために選択されないとき（各デュアルモードレッグのための第１の動作モードに対応して）、其々選択可能キャパシタ３１０及び３１５によって容量的に負荷される。例えば、選択可能キャパシタ３１０内の第２の送信ゲートＴ３は、デュアルモードレッグ０が第１の動作モードであるとき、キャパシタ３５０を介してデータノード３０１を接地に結合するために、較正ビットＣ０の補完（Ｃ０Ｂと示される）のアサーションに応答して、開く。同様に、選択可能キャパシタ３１５内の第２の送信ゲートＴ４は、デュアルモードレッグ２が第１の動作モードであるとき、キャパシタ３５５を介してデータノード３０１を接地に結合するために、較正ビットＣ１の補完（Ｃ１Ｂと示される）のアサーションに応答して、開く。故に、デュアルモードレッグの較正経路が、導通するために選択されない場合、対応する補完較正ビットがアサートされ、それにより、対応する選択可能キャパシタは、そのキャパシタンスを用いてデータノード３０１に負荷をかける。この方式では、ドライバ２００に関連して説明された有利なスルーレート制御が、ドライバ３００によって達成される。デュアルモードレッグが第２の動作モードであるとき（データ経路と較正経路が両方とも導通性であるとき）、対応する選択可能キャパシタは、データノード３０１に負荷をかけない。

[0026] プルダウンセクション３０５は、プルダウンセクション２０５と比べて多数の利点を有する。例えば、各デュアルモードレッグ内のトランジスタは、そのデュアルモードレッグのための所望の電流に従ってサイズ付けされ得る。その点では、一般的なプルダウンセクションは、所望の出力インピーダンスを提供するために、その出力パッドから電流Ｉをシンクしなければならないと想定する。故に、プルダウンセクション２０５内のデフォルトレッグは、十分速いプロセスコーナの場合、電流Ｉを全て導通するのに十分ロバストでなければならない。選択可能レッグは何れも、そのようなプロセスコーナでは導通していないだろう。故に、デフォルトレッグ内の抵抗器Ｒ及びデータトランジスタＭ１は、電流Ｉの全量を処理するために、比較的大きくならざるを得ない。対照的に、プルダウンセクション３０５内の各デュアルモードレッグ内のデータ経路は、任意のプロセスコーナシナリオにおいて、１つのレッグが電流Ｉの全量を受容（accommodate）する必要がないように、常に導通している。故に、デュアルモードレッグのための全ての対応する抵抗器は、プロセスコーナに関わらず使用される。対照的に、プルダウンセクション２０５内の選択可能レッグに対応する抵抗器は、より速いプロセスコーナにおいて一度も使用されず、これは、無駄（wasteful）であり、低密度へとつながる。対照的に、デュアルモードレッグのための抵抗器及びトランジスタは、それらがそれほど多くの電流をサポートする必要がないため比較的小さくなり得る。デュアルモードレッグが、より高い密度を提供するというだけでなく、全てのデュアルモードレッグにわたる所望の電流Ｉの拡散が、エレクトロマイグレーションの問題を軽減もするため、寿命及び信頼性を増加させる。

[0027] デュアルモードレッグ内の相対的なレジスタ及びトランジスタのサイズは、較正スキームに依存する。例えば、抵抗がバイナリ加重される場合、対応する所望の電流もまたバイナリ加重され得る。その点で、デュアルモードレッグ１のための抵抗器Ｒ_２は、プルダウンセクション３０５において、デュアルモードレッグ０のための抵抗器Ｒ_１の半分の抵抗を有すると想定する。デュアルモードレッグ０が電流Ｉ’を導通する場合、デュアルモードレッグ０は、Ｉ’及びＩ’／２の合計が、所望の出力インピーダンスを提供するために必要な電流Ｉと等しくなるような電流Ｉ’／２を導通するように構成され得る。そのようなバイナリ加重は、デュアルモードレッグ設計を比較的単純なものにする。例えば、予期される最も速いプロセスコーナの場合、各デュアルモードレッグにおいてデータ経路だけが導通していているだろう（第１の動作モード）。この速いプロセスコーナに適応（accommodate）するために、デュアルモードレッグ０内のデータトランジスタＭ１が、電流Ｉ’サポートするのに十分なサイズを有し得るのに対して、デュアルモードレッグ１内のデータトランジスタＭ１は、それが電流Ｉ’／２だけをサポートすればよいため、より小さいサイズを有し得る。予期される最も遅いプロセスコーナにおいて、データトランジスタと較正トランジスタとの組み合わせが所望の電流を受容することができるように、対応する較正トランジスタに必要なサイズが算出され得る（第２の動作モード）。例えば、デュアルモードレッグ０内の較正トランジスタＭ２は、対応するデータトランジスタＭ１と組み合わせて、デュアルモードレッグ０が、遅いプロセスコーナにおいて、所望の電流Ｉ’をシンクすることとなるようにサイズ付けされ得る。

[0028] 出力ドライバ３００のためのプルアップセクション４００が図４に示される。プルアップセクション４００は、それが、デュアルモードレッグ０及びデュアルモードレッグ１を含むという点でプルダウンセクション３０５に類似する。これらのレッグは、それらが、電源ノードと出力ノード１１０の間に結合され、較正トランジスタ及びデータトランジスタが、ＮＭＯＳトランジスタではなくＰＭＯＳトランジスタである点を除き、プルダウンセクション３０５内の対応するレッグに類似する。プルアップセクション４００内のデュアルモードレッグのための第１の動作モードは、対応する較正ビットのアサーションなしで、データ出力信号のアサーションに対応する（従って、補完出力データ信号ｎｄのデアサーションに対応する）。同様に、プルアップセクション内のデュアルモードレッグのための第２の動作モードは、データ出力信号及び対応する較正ビットの両方のアサーションに対応する。プルアップセクション４００内の各デュアルモードレッグは、補完データ出力信号ｎｄによって駆動されるゲートを有するＰＭＯＳデータトランジスタＭ１を備えるデータ経路を含む。故に、補完データ出力信号ｎｄが、ローにデアサートされるとき（データ出力信号がＶＤＤへとハイに駆動されることに対応して）、デュアルモードレッグ０内のデータ経路は、抵抗器Ｒ_１を介して電源電圧ＶＤＤを供給する電源ノードを出力ノード１１０に結合する。同じ補完データ出力信号ｎｄのデアサーションは、補完データ出力信号ｎｄのデアサーションに応答してそのＰＭＯＳデータトランジスタＭ１がオンに切り替わることに応じて、デュアルモードレッグ１内の抵抗器Ｒ_２を介して電源ノードを出力パッド１１０に結合する。

[0029] プルアップセクション４００内の各デュアルモードレッグはまた、較正トランジスタを備える較正経路を含む。例えば、デュアルモードレッグ０は、較正ビットＣ０’によって制御される第１の送信ゲートＴ１を介して補完データ出力信号ｎｄに結合されたゲートを有するＰＭＯＳ較正トランジスタＭ２を含む。ＰＭＯＳ較正トランジスタＭ２のためのソースが、電源ノードに結合するのに対して、そのドレインは、抵抗器Ｒ_１に結合する。故に、較正ビットＣ０がアサートされ、かつ、補完データ出力信号ｎｄがデアサートされると、較正トランジスタＭ２は、オンに切り替わり、抵抗器Ｒ_１介して電源ノードを出力パッド１１０に結合する。同様に、デュアルモードレッグ１は、較正ビットＣ１’によって制御される第１の送信ゲートＴ２を介して補完データ出力信号ｎｄに結合するゲートを有するＰＭＯＳ較正トランジスタＭ３を含む。較正トランジスタＭ３のソースが、電源ノードに結合するのに対して、そのドレインは、抵抗器Ｒ_２に結合する。較正ビットＣ０’及びＣ１’は、対応するプルダウンセクションに対して使用される較正ビットから独立している。換言すると、ビットＣ０’及びＣ１’を備えるインピーダンス較正ワードは、プルダウンセクション３０５のためのインピーダンス較正ワードから独立している。プルアップセクション４００はまた、その複数のデュアルモードレッグに対応する複数の選択可能キャパシタを含む。具体的には、プルアップセクションは、デュアルモードレッグ０に対応する選択可能キャパシタ４０５と、デュアルモードレッグ１に対応する選択可能キャパシタ４１０とを含む。プルダウンセクション３０５の動作に関連して類似して説明されたように、プルアップセクション４００内の各選択可能キャパシタは、その対応するデュアルモードレッグの較正ビットがデアサートされ、データ出力信号がデアサートされると、データノード３０１に容量的に負荷をかけない。選択可能キャパシタ４０５は、データノード３０１とキャパシタ４５０のための端子との間に結合された第２の送信ゲートＴ３を含む。キャパシタ４５０のための反対側の第２の端子は、電源ノードに結合される。第２の送信ゲートＴ３は、較正ビットＣ０’の補完（Ｃ０Ｂ’）のアサーションに応答してオンに切り替わり、これにより、キャパシタ４５０がデータノード３０１に負荷をかけない。同様に、選択可能キャパシタ４１０は、キャパシタ４５５のための端子とデータノード３０１との間に結合された第２の送信ゲートＴ４を含む。キャパシタ４５５のための反対側の第２の端子は、電源ノードに結合する。第２の送信ゲートＴ４が、較正ビットＣ１’の補完（Ｃ１Ｂ’）のアサーションに応答して導電すると、キャパシタ４５５がデータノード３０１に負荷をかける。代替的な実施形態では、キャパシタ４５０及び４５５は、電源ノードではなく接地に結合され得る。

[0030] データ出力信号のバイナリ状態に依存して（従って、補完データ出力信号ｎｄのバイナリ状態にも依存して）、プルアップセクション４００又はプルダウンセクション３０５の何れかはアクティブである。データ出力信号がハイの場合、プルアップセクション４００がアクティブである。同様に、データ出力信号がローの場合、プルダウンセクション３０５がアクティブである。アクティブなセクション内の選択可能キャパシタは、それらの対応する補完較正ビットのアサーションに応答して、データノード３０１に負荷をかける。例えば、プルアップセクション４００内のデュアルモードレッグ０は、較正ビットＣ０’のアサーションに応じて導通する較正経路を有する。較正ビットＣ０’がアサートされていない場合、その補完Ｃ０Ｂ’がアサートされる。Ｃ０Ｂ’のアサーションは、選択可能キャパシタ４０５内の第２の送信ゲートＴ３を開け、それにより、キャパシタ４５０がデータノード３０１に負荷をかける。一実施形態では、選択可能キャパシタは、出力インピーダンス較正に応じてデータ出力信号のスルーレートを調整するための手段を備える。そして、較正経路は、出力パッドの出力インピーダンスを較正するための手段を備える。

[0031] 上述したように、各プルアップセクション及びプルダウンセクションは、複数の較正ビットを備える較正ワードに応答するように構成された複数の較正経路を含む。出力ドライバ内のプルアップセクションについての較正ワードは、出力ドライバのプルダウンセクションについての較正ワードに対して独立し得る。較正経路は、それが対応する較正ビットのアサーションに応じて導通するとき、本明細書では、「選択されている」と表わされる。各プルダウンセクション及びプルアップセクションのための複数の較正経路は、対応する複数の較正トランジスタを介して実装され得る。較正経路／トランジスタに関して、各プルアップセクション及びプルダウンセクション内の送信ゲートは、複数の第１の送信ゲート及び複数の第２の送信ゲートという２つの複数のものに分けられ得る。複数の第１の送信ゲートは、複数の較正経路に（又は等価的に、複数の較正トランジスタに）対応する。例えば、プルダウンセクション２０５及び３０５では、ゲートＴ１及びＴ２は、第１の送信ゲートである。プルダウンセクション２０５内の送信ゲートＴ１が、較正トランジスタＭ２に対応するのに対して、送信ゲートＴ２は、較正トランジスタＭ３に対応する。各第１の送信ゲートは、対応する較正ビットのアサーションに応じて、補完データ出力信号ｎｄを、対応する較正トランジスタのゲートに結合するように構成される。故に、出力ドライバ２００内の第１の送信ゲートＴ２は、較正ビットＣ１のアサーションに応じて、補完データ出力信号ｎｄを、較正トランジスタＭ３のゲートに結合する。

[0032] 各プルアップセクション及びプルダウンセクションは、対応する複数の選択可能キャパシタを含む。各セクションの複数の選択可能キャパシタは、これらセクションの複数の較正経路／トランジスタに対応する。各選択可能キャパシタは、第２の送信ゲートと、対応するキャパシタとを備える。各第２の送信ゲートは、対応する較正ビットの補完のアサーションに応じて、その対応するキャパシタを、補完データ出力信号ｎｄを搬送するノードに結合するように構成される。例えば、プルアップセクション４００内のゲートＴ３は、較正ビット０’の補完（Ｃ０Ｂ’）のアサーションに応じて、換言すると、対応する較正ビットの非アサーションに応じて、キャパシタ４５０を、補完データ出力信号ｎｄを搬送するデータノード３０１に結合する。

[0033] インピーダンス較正出力ドライバのスルーレート制御の例となる方法がここらか説明されるだろう。

例となる使用方法
[0034] インピーダンス較正出力ドライバに対するスルーレート制御の例となる方法のためのフローチャートが、図５に示される。この使用方法は、本明細書で説明されるアーキテクチャに対して一般的である。故に、このフローチャートは、対応するインピーダンス較正出力ドライバのプルアップセクション及びプルダウンセクションにおいて選択可能レッグが使用されるかデュアルモードレッグが使用されるかから独立している。インピーダンス較正出力ドライバは、単に、較正経路を含む必要がある。方法は、複数の較正経路のうちの任意の選択されていないものを出力パッドから隔離しつつ、インピーダンス較正ワードに応じて、それら較正経路のうちの任意の選択されたものを出力パッドに結合するステップ５００を含む。この方式で、所望の出力インピーダンスが、出力パッドを介して駆動されるデータ出力信号に提供される。複数の較正経路に対応する複数のキャパシタについて、ステップ５０５は、出力パッドを介して駆動されるデータ出力信号のスルーレートを調整するために、それら較正経路のうちの選択されていないものに対応するキャパシタをデータノードに結合することを備える。

[0035] 現時点で当業者が認識するように、及び、手元の特定のアプリケーションに依存して、多くの改良、置換、及び変形が、本願の精神及び範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、及び使用方法において及びそれらに対してなされ得る。この点を踏まえて、本開示の範囲は、それらが単に幾つかの例であるため、本明細書で例示及び説明される特定の実施形態のそれに限定されるべきではなく、むしろ、以降に添付されている特許請求の範囲のもの及びそれらの機能的な等価物と十分に釣り合うべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
出力パッド介してデータ出力信号をドライブするためのドライバであって、
較正ワードによって選択された複数の第１の較正経路のうちの何れか１つが出力パッドに結合されるように、及び、前記第１の較正経路のうちの任意の残りの選択されていないものが前記出力パッドから隔離されるように、前記較正ワードに応答するように構成された前記第１の較正経路と、
前記複数の第１の較正経路に対応する複数の選択可能キャパシタと、ここにおいて、前記複数の選択可能キャパシタは、前記データ出力信号のスルーレートを調整するように構成され、各選択可能キャパシタは、選択可能キャパシタの対応する第１の較正経路が前記出力パッドから隔離されたことに応じてデータノードに容量的に負荷をかけるように構成される、
を備えるドライバ。
［Ｃ２］
前記複数の第１の較正経路は、前記データ出力信号の補完のアサーションに応じて前記出力パッドを接地に放電するように構成されたプルダウンセクションを備え、前記データノードは、前記データ出力信号の前記補完を搬送するように構成される、Ｃ１に記載のドライバ。
［Ｃ３］
前記データ出力信号のアサーションに応じて前記出力パッドを電源ノードに結合するように構成された複数の第２の較正経路を含むプルアップセクションを更に備える、Ｃ２に記載のドライバ。
［Ｃ４］
前記較正ワードは、前記複数の第１の較正経路に対応する複数の較正ビットを備え、各第１の較正経路は、前記対応する較正ビットのアサーションに応じて前記出力パッドを接地に放電するように構成される、Ｃ２に記載のドライバ。
［Ｃ５］
各第１の較正経路は、較正トランジスタを備え、前記プルダウンセクションは、前記複数の第１の較正経路に対応する複数の第１の送信ゲートを更に備え、各第１の送信ゲートは、前記対応する較正ビットのアサーションに応じて、前記データノードを、前記対応する較正トランジスタのゲートに結合するように構成される、Ｃ４に記載のドライバ。
［Ｃ６］
各選択可能キャパシタは、第２の送信ゲートと、対応するキャパシタとを備え、各第２の送信ゲートは、前記対応する第１の較正経路の較正ビットの補完のアサーションに応じて、前記データノードを前記対応するキャパシタに結合するように構成される、Ｃ５に記載のドライバ。
［Ｃ７］
前記プルダウンセクションは、
前記データ出力信号の前記補完の前記アサーションに応じて、デフォルト抵抗器を介して前記出力パッドを接地に放電するように構成されたデフォルトレッグと、
前記複数の第１の較正経路に対応する複数の選択可能レッグと、ここで、各選択可能レッグは、前記対応する第１の較正経路と抵抗器とを備え、各選択可能レッグは、前記データ出力信号の前記補完の前記アサーションに応じて、及び、前記対応する第１の較正経路の較正ビットのアサーションに応じて、前記選択可能レッグの抵抗器を介して前記出力パッドを接地に放電するように構成される、
を備える、Ｃ５に記載のドライバ。
［Ｃ８］
前記デフォルトレッグは、前記データノードに結合されたゲートを有するデータトランジスタを含む、Ｃ７に記載のドライバ。
［Ｃ９］
前記データトランジスタ及び前記較正トランジスタは、ＮＭＯＳトランジスタを備える、Ｃ８に記載のドライバ。
［Ｃ１０］
前記プルダウンセクションは、前記複数の較正トランジスタに対応する複数のデュアルモードレッグを備え、各デュアルモードレッグは、
前記出力パッドに結合された第１の端子を有する抵抗器と、
前記抵抗器のための第２の端子と接地との間に結合されたデータトランジスタと、ここで、前記データトランジスタは、前記補完データ信号のアサーションに応じて、導通するように構成される、
前記第２の端子と接地との間に結合された前記対応する較正トランジスタと
を含む、Ｃ５に記載のドライバ。
［Ｃ１１］
方法であって、
出力パッドを介してドライブされるデータ出力信号についての所望の出力インピーダンスを提供するために、複数の第１の較正経路のうちの任意の選択されていないものを前記出力パッドから隔離しつつ、較正ワードに応じて前記第１の較正経路のうちの選択されたものを前記出力パッドに結合することと、
前記複数の較正経路に対応する複数のキャパシタについて、前記データ出力信号のスルーレートを調整するために、前記第１の較正経路のうちの選択されていないものに対応する前記キャパシタをデータノードに結合することと
を備える方法。
［Ｃ１２］
前記較正ワードは、前記複数の第１の較正経路に対応する複数の較正ビットを備え、前記第１の較正経路のうちの前記選択されたものを前記出力パッドに結合することは、前記対応する較正ビットのアサーションに応じて、各選択された第１の較正経路内の較正トランジスタをオンに切り替えることを備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記データノードは、前記データ出力信号の補完を搬送するように構成され、各選択された第１の較正経路内の前記較正トランジスタをオンに切り替えることは、前記対応する較正ビットの前記アサーションに応じて導通するように構成された第１の送信ゲートを介して前記較正トランジスタのゲートを前記データノードに結合することを備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記キャパシタを結合することは、前記対応する較正ビットの補完のアサーションに応じて導通するように構成された第２の送信ゲートを介して前記キャパシタを結合することを備える、Ｃ１２に記載の方法。
［Ｃ１５］
前記第１の較正経路のうちの前記選択されたものを前記出力パッドに結合することは、前記データ出力信号のアサーションに応じて前記第１の較正経路のうちの前記選択されたものを介して前記出力パッドを電源ノードに結合することを備える、Ｃ１１に記載の方法。
［Ｃ１６］
ドライバであって、
データ出力信号のアサーションに応じて、出力パッドを電源ノードに結合するように構成されたプルアップセクションと、
補完データ出力信号のアサーションに応じて、前記出力パッドを接地に結合するように構成されたプルダウンセクションと、
前記出力パッドの出力インピーダンスを較正するための手段と、
前記出力インピーダンス較正に応じて、前記データ出力信号のスルーレートを調整するための手段と
を備えるドライバ。
［Ｃ１７］
前記プルアップセクションは、第１の較正ワードに応答するように構成され、前記プルダウンセクションは、第２の較正ワードに応答するように構成され、前記出力インピーダンスを較正するための前記手段は、前記プルアップセクション及びプルダウンセクションの各々において複数の較正経路を備え、前記較正経路は、前記セクションの較正ワードに応じて選択的に導通するように構成される、Ｃ１６に記載のドライバ。
［Ｃ１８］
前記データ出力信号のスルーレートを調整するための前記手段は、複数の選択可能キャパシタを備える、Ｃ１７に記載のドライバ。
［Ｃ１９］
前記複数の較正経路に対応する複数の第１の送信ゲートを更に備える、Ｃ１８に記載のドライバ。
［Ｃ２０］
前記複数の選択可能キャパシタは、複数のキャパシタと、対応する複数の第２の送信ゲートとを備える、Ｃ１９に記載のドライバ。

Claims (7)

1. 出力パッドを介してデータ出力信号をドライブするためのドライバであって、
   出力ノードと接地との間に並列に結合された複数の第１のデュアルモードレッグを含むプルダウンセクションを備え、ここにおいて、前記プルダウンセクションは、前記複数の第１のデュアルモードレッグに対応する複数の第１の較正ビットを有する第１の較正ワードを受けるように構成され、各第１のデュアルモードレッグは、
   前記出力ノードに結合された第１の端子を有する第１の抵抗器と、
   前記第１の抵抗器のための第２の端子と接地との間に結合された第１のデータトランジスタと、ここで、前記第１のデータトランジスタは、補完データノード上で搬送される補完データ信号のアサーションに応答して導通するように構成され、
   前記第２の端子と接地との間に結合された第１の較正トランジスタと、ここで、前記第１の較正トランジスタは、前記第１のデュアルモードレッグの対応する第１の較正ビットのアサーション及び前記補完データ信号のアサーションの両方に応答して導通するように構成される、
   を含み、
   前記プルダウンセクションは、前記複数の第１の較正ビットに対応する複数の第１の選択可能キャパシタを更に含み、ここで、各第１の選択可能キャパシタは、前記第１の選択可能キャパシタの対応する較正ビットがデアサートされたことに応答して前記補完データノードに容量的に負荷をかけるように構成される、ドライバ。
2. 前記出力ノードと電源ノードとの間に並列に結合された複数の第２のデュアルモードレッグを含むプルアップセクションを更に備え、前記プルアップセクションは、前記複数の第２のデュアルモードレッグに対応する複数の第２の較正ビットを有する第２の較正ワードを受けるように構成され、各第２のデュアルモードレッグは、
   前記出力ノードに結合された第１の端子を有する第２の抵抗器と、
   前記第２の抵抗器のための第２の端子と前記電源ノードとの間に結合された第２のデータトランジスタと、ここで、前記第２のデータトランジスタは、データノード上で搬送されるデータ信号のアサーションに応答して導通するように構成され、前記補完データ信号は、前記データ信号の補完であり、
   前記第２の抵抗器のための前記第２の端子と前記電源ノードとの間に結合された第２の較正トランジスタと、ここで、前記第２の較正トランジスタは、前記第２のデュアルモードレッグの対応する較正ビットのアサーション及び前記データ信号のアサーションの両方に応答して導通するように構成される、
   を含み、
   前記前記プルアップセクションは、前記複数の第２の較正ビットに対応する複数の第２の選択可能キャパシタを更に含み、ここで、各第２の選択可能キャパシタは、前記第２の選択可能キャパシタの対応する第２の較正ビットがデアサートされたことに応答して前記データノードに容量的に負荷をかけるように構成される、請求項１に記載のドライバ。
3. 前記プルダウンセクションは、前記複数の第１の較正トランジスタに対応する複数の第１の送信ゲートを更に備え、各第１の送信ゲートは、前記対応する第１の較正ビットのアサーションに応答して、前記補完データノードを、前記対応する第１の較正トランジスタのゲートに結合するように構成される、請求項１に記載のドライバ。
4. 各第１の選択可能キャパシタは、第２の送信ゲートと、対応するキャパシタとを備え、各第２の送信ゲートは、前記対応する第１の較正ビットの補完のアサーションに応じて、前記データノードを前記対応するキャパシタに結合するように構成される、請求項３に記載のドライバ。
5. 方法であって、
   出力ノードと接地との間に並列に結合された複数のデュアルモードレッグを含むプルダウンセクションについて、補完データ信号がアサートされている間、各データトランジスタをオンに切り替えることと、ここにおいて、各デュアルモードレッグは、前記出力ノードに結合された第１の端子を有する抵抗器と、前記抵抗器のための第２の端子と接地との間に結合されたデータトランジスタと、前記第２の端子と接地との間に結合された較正トランジスタとを含み、
   前記補完データ信号がアサートされている間、前記デュアルモードレッグのうちの選択されたものにおいて前記較正トランジスタをオンに切り換えることで、前記出力ノードについての出力インピーダンスを較正することと、
   前記複数の較正トランジスタに対応する複数のキャパシタについて、前記出力ノードにおいて生成されるデータ出力信号のスルーレートを調整するために、前記較正トランジスタのうちの導通していないものに対応する前記キャパシタを、前記補完データ信号を搬送する補完データノードに結合することと
   を備える方法。
6. 前記デュアルモードレッグのうちの前記選択されたものの各々において前記較正トランジスタをオンに切り替えることは、前記較正トランジスタのゲートを前記アサートされた補完データ信号に結合するために、送信ゲートをオンに切り替えることを備える、請求項５に記載の方法。
7. 前記較正トランジスタのうち前記導通していないものに対応する前記キャパシタを前記補完データノードに結合することは、第２の送信ゲートを介して前記キャパシタを前記補完データノードに結合することを備える、請求項６に記載の方法。

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