CN101174829A - 有可控制旋转率的输出缓冲器与电路 - Google Patents

Abstract

本发明提供一有可控制旋转率的输出缓冲器，该旋转率控制的输出缓冲器包括一有一数据输入节点与一数据输出节点的前级驱动电路以及一耦接至该前级驱动电路的输出节点的驱动电路，该前级驱动电路包括多个并联的反相器，每一反相器有一耦接至该数据输入节点的输入端以及一耦接至该输出节点的输出端，其中至少一反相器可通过一旋转率重器以一旋转率控制信号将其选择性地关闭，该驱动电路被该前级驱动电路的一输出信号所驱动。

Description

有可控制旋转率的输出缓冲器与电路

技术领域

本发明是有关于半导体集成电路，特别是有关于半导体集成电路的旋转率控制电路。

背景技术

一半导体装置的输出缓冲器通过一输出端驱动内部的信号，输出缓冲器的旋转率代表一输出信号的准位可以多快的速率从一数据状态改变至另一状态，电压改变的速率便定义为一输出缓冲器的旋转率。

一驱动器的旋转率通常可通过调整一前级驱动电路来控制，该前级驱动电路为核心电路与一最终输出缓冲器之间的电路并可以调整最终输入输出级的时序以及驱动能力，使得可以符合输入/输出的规格，一快速的前级驱动电路可以减少数据从该芯片核心到该输出驱动电路的传递时间但会产生一锐利的电流突波，当许多缓冲器同时进行切换时，该电流突波会对一电源供应注入噪声，因此，必需要在噪声敏感度、旋转率以及传递延迟之间取得平衡。

图1A与图1B所示分别为一传统可具有可控制旋转率的输出缓冲器的电路图以及该缓冲输出器的切换特性的示意图，于图1A中，输出缓冲器100包括一上拉网络NP以及一耦接至一输出节点O的下拉网络NN，该上拉网络NP包括耦接于一供应电压Vcc与该输出节点O之间的P型金属氧化物半导体晶体管MPIO₁、MPIO₂以及MPIO₃，P型金属氧化物半导体晶体管MPIO₁的栅极接收一数据信号DP并通过一电容CP耦接至一接地端，一第一电阻电容延迟器DPI耦接于该P型金属氧化物半导体晶体管MPIO₁与MPIO₂的栅极之间，一第二电阻电容延迟器DP2耦接于该P型金属氧化物半导体晶体管MPIO₂与MPIO₃的栅极之间，该下拉网络NN包括耦接于一接地端GND与该输出节点O之间的N型金属氧化物半导体晶体管MNIO₁、MNIO₂以及MNIO₃，N型金属氧化物半导体晶体管MNIO₁的栅极接收一数据信号DN并通过一电容CN耦接至一接地端，一第三电阻电容延迟器DN1耦接于该N型金属氧化物半导体晶体管MNIO₁与MNIO₂的栅极之间，一第四电阻电容延迟器DN2耦接于该N型金属氧化物半导体晶体管MNIO₂与MNIO₃的栅极之间，如图1B所示，由于该上拉与下拉网络的开启与关闭是渐进的，在N型与P型金属氧化物半导体晶体管都部份导通时会有些重叠，图1C所示为图1A的传统输出缓冲器的详细电路图，于图1C中，金属氧化物半导体组件被用作电容，而传输闸被用作电阻。

图2所示为如何通过控制前级驱动电路输出端的负载以调整旋转率，于图2中，一前级驱动器驱动一驱动器的P型金属氧化物半导体晶体管MP1与N型金属氧化物半导体晶体管MN1的栅极，多个电容可通过多个开关被选择性地连接至P型金属氧化物半导体晶体管MP1与N型金属氧化物半导体晶体管MN1的栅极，前级驱动电路输出端的负载可通过控制所述开关进行调整。

虽然图1A图1B与图2所示的传统输出缓冲器的旋转率可以被控制，但由于需要被动电阻与电容，因此需要大量的面积，于是，集成电路的芯片成本亦随之增加。

发明内容

依据本发明的一实施例的一种有可控制旋转率的输出缓冲器包括一有一数据输入节点与一数据输出节点的前级驱动电路以及一耦接至该前级驱动电路的输出节点的驱动电路，该前级驱动电路包括一耦接于该数据输入与输出节点之间的缓冲器以及一耦接于该数据输入与输出节点之间并受一旋转率控制信号控制的三态缓冲器，该驱动电路被该前级驱动电路的一输出信号所驱动。

依据本发明的一实施例的一种旋转率控制电路包括一有一上拉网络与一下拉网络，该上拉网络包括第一与第二P型金属氧化物半导体晶体管，该第一P型金属氧化物半导体晶体管有一耦接至该旋转率控制电路的一数据输入端的栅极、一源极以及一漏极，该第二P型金属氧化物半导体晶体管有一通过一第一旋转率控制器耦接至该数据输入端的栅极以及分别耦接至该第一P型金属氧化物半导体晶体管的该源极与漏极的源极与漏极，该下拉网络包括第一与第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管有一耦接至该数据输入端的栅极、一源极以及一漏极，该第二N型金属氧化物半导体晶体管有一通过一第二旋转率控制器耦接至该数据输入端的栅极以及分别耦接至该第一N型金属氧化物半导体晶体管之该源极与漏极的源极与漏极，可通过所述旋转率控制器依据一旋转率控制信号将所述第二P型与N型金属氧化物半导体晶体管选择性地关闭。

依据本发明的一实施例的一种有可控制旋转率的输出缓冲器包括一有一数据输入节点与一数据输出节点的前级驱动电路以及一耦接至该前级驱动电路的输出节点的驱动电路，该前级驱动电路包括多个并联的反相器，每一反相器有一耦接至该数据输入节点的输入端以及一耦接至该数据输出节点的输出端，其中至少一反相器可通过一旋转率重器以一旋转率控制信号将其选择性地关闭，该驱动电路被该前级驱动电路的一输出信号所驱动。

附图说明

图1A与图1B所示分别为一传统可具有可控制旋转率的输出缓冲器的电路图以及该缓冲输出器的切换特性的示意图。

图1C所示为图1A的传统输出缓冲器的详细电路图。

图2所示为如何通过控制前级驱动电路输出端的负载以调整旋转率。

图3A为依据本发明一实施例的有可控制旋转率的输出缓冲器的方块图。

图3B与图3C所示分别为一电压模式驱动器与一电流模式驱动器的电路图。

图4所示为依据本发明一实施例的有可控制旋转率的输出缓冲器的详细方块图。

图5A所示为图4的前级驱动单元的另一电路图。

图5B所示为产生互补旋转率控制信号SLEWb<0，m>的信号产生器的示意图。

图5C所示为图5A的前及驱动单元的输出波形的示意图。

图6所示为图4的前级驱动单元的另一电路图。

图7A与图7B分别为依据本发明一实施例的有可控制旋转率的或非门的示意图与电路图。

图7C所示为产生互补旋转率控制信号SLEWb<0，m>的信号产生器的示意图。

图8A与图8B分别为依据本发明一实施例的有可控制旋转率的与非门的示意图与电路图。

图8C所示为产生互补旋转率控制信号SLEWb<0，m>的信号产生器的示意图。

符号说明：

100～输出缓冲器；

NP～上拉网络；

NN～下拉网络；

O～输出节点；

Vcc～供应电压；

MPIO₁、MPIO₂、MPIO₃～P型金属氧化物半导体晶体管；

DP、DN～数据信号；

CP、CN～电容；

DP1～第一电阻电容延迟器；

DP2～第二电阻电容延迟器；

GND～接地端；

MNIO₁、MNIO₂、MNIO₃～N型金属氧化物半导体晶体管；

DN1～第三电阻电容延迟器；

DN2～第四电阻电容延迟器；

MP1～P型金属氧化物半导体晶体管；

MN1～N型金属氧化物半导体晶体管；

300～有可控制旋转率的输出缓冲器；

310～前级驱动电路；

320～驱动电路；

330～焊垫；

PSLEW<0，m>～上拉旋转率控制信号；

NSLEW<0，m>～下拉旋转率控制信号；

VDDIO～供应电压；

PAD～焊垫；

ZΦ_h～上拉网络；

ZΦ_l～下拉网络；

R～负载组件；

400～上拉前级驱动单元；

400’～下拉前级驱动单元；

401～数据输入节点；

403～数据输出节点；

DATA～输入数据信号；

405～缓冲器；

407～三态缓冲器；

DATAb～输出信号；

410～反相器；

TP、TP1、TP2～P型金属氧化物半导体晶体管；

TN、TN1、TN2～N型金属氧化物半导体晶体管；

NUP～上拉网络；

NDN～下拉网络；

Mpb、Mp0、Mp1、…、Mpm～P型金属氧化物半导体晶体管；

Mnb、Mn0、Mn1、…、Mnm～N型金属氧化物半导体晶体管；

SCp0、SCp1、…、SCpm&SCn0、SCn1、…、SCnm～旋转率控制器；

SLEW0、SLEW1、…、SLEWm～旋转率控制信号；

SLEWb<0，m>、SLEW0b、SLEW1b、…、SLEWmb～互补旋转率控制信号；

610～反相器；

620～三态缓冲器；

611～P型金属氧化物半导体晶体管；

613～N型金属氧化物半导体晶体管；

621～上拉晶体管；

623～下拉晶体管；

625～与非门；

627～或非门；

631、641～第一输入端；

633、643～第二输入端；

635、645～输出端；

710、810～上拉网络；

760、860～下拉网络；

Z～输出节点；

720、820～P型金属氧化物半导体晶体管群组；

740、840～P型金属氧化物半导体晶体管；

770、870～N型金属氧化物半导体晶体管群组；

790、890～N型金属氧化物半导体晶体管；

721、821～第一P型金属氧化物半导体晶体管；

731、831～第二P型金属氧化物半导体晶体管；

771、871～第一N型金属氧化物半导体晶体管；

781、881～第二N型金属氧化物半导体晶体管；

A～数据输入端；

723、733、823、833～栅极；

725、735、825、835～源极；

727、737、827、837～漏极；

SC1～第一旋转率控制器；

SC2～第二旋转率控制器；

773、783、873、883～栅极；

775、785、875、885～源极；

777、787、877、887～漏极。

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

图3A为依据本发明一实施例的有可控制旋转率的输出缓冲器的方块图，于图3A中，该有可控制旋转率的输出缓冲器300包括一前级驱动电路310、一驱动电路320以及一焊垫330，该前级驱动电路310接收一输入数据信号、上拉旋转率控制信号PSLEW<0，m>以及下拉旋转率控制信号NSLEW<0，m>，该驱动电路320耦接至该前级驱动电路310并被其一输出信号所驱动，该焊垫330耦接至该驱动电路320并被其一输出信号所驱动，该前级驱动电路310依据所述上拉旋转率控制信号PSLEW<0，m>与下拉旋转率控制信号NSLEW<0，m>调整该驱动电路320的输出信号的旋转率，图3B与图3C所示分别为一电压模式驱动器与一电流模式驱动器的电路图，于图3B中，该电压模式驱动器包括一连接于一供应电压VDDIO与一焊垫PAD之间的上拉网络ZΦ_h以及一耦接于该焊垫PAD与一接地端GND之间的下拉网络ZΦ_l，该上拉网络ZΦ_h包括多个P型金属氧化物半导体晶体管，每一P型金属氧化物半导体晶体管有一连接至该供应电压VDDIO的源极与一连接至该焊垫PAD的漏极，该下拉网络ZΦ_l包括多个N型金属氧化物半导体晶体管，每一N型金属氧化物半导体晶体管有一连接至该接地端GND的源极与一连接至该焊垫PAD的漏极，P型与N型金属氧化物半导体晶体管的栅极为图3A所示的前级驱动电路所驱动，于图3C中，该电流模式驱动器包括一对N型金属氧化物半导体晶体管，其具有共同连接的源极、通过负载组件R耦接至一供应电压VDDIO的漏极以及为图3A所示的前级驱动电路所驱动的栅极，该电流模式驱动器还包括一耦接于所述源极与一接地端之间的电流源。

图4所示为依据本发明一实施例的有可控制旋转率的输出缓冲器的详细方块图，该前级驱动电路310包括多个上拉前级驱动单元400与下拉前级驱动单元400’，每一上拉前级驱动单元400有一数据输入节点401以及一数据输出节点403，并接收一输入数据信号DATA，此外，每一上拉前级驱动单元400包括一缓冲器405与多个三态缓冲器407，其皆耦接于该数据输入节点401与该数据输出节点403之间，每一三态缓冲器407可由上拉旋转率控制信号PSLEW<0，m>(亦即SLEW0、SLEW1、…SLEWm)之一选择性地关闭，每一下拉前级驱动单元400’与上拉前级驱动单元400有相同的组件，且差异仅在于下拉前级驱动单元400’是接收下拉旋转率控制信号NSLEW<0，m>而非上拉旋转率控制信号PSLEW<0，m>，每一上拉前级驱动单元400与下拉前级驱动单元400’提供一输出信号DATAb，该驱动电路320包括多个反相器410，每一反相器410包括一P型金属氧化物半导体晶体管TP与N型金属氧化物半导体晶体管TN串联于一供应电压VDDIO与一接地端GND之间，所述P型金属氧化物半导体晶体管TP的每一栅极耦接至一对应的上拉前级驱动单元400的数据输出节点403，且所述N型金属氧化物半导体晶体管TN的每一栅极耦接至一对应的下拉前级驱动单元400’的数据输出节点，所述P型金属氧化物半导体晶体管TP与所述N型金属氧化物半导体晶体管TN的漏极共同耦接至该焊垫330。

图5A所示为图4的前级驱动单元的电路图，该前级驱动单元包括一耦接于供应电压VDDIO与该数据输出节点403之间的上拉网络NUP以及耦接于该数据输出节点403与一接地端之间的下拉网络NDN，上拉网络NUP包括P型金属氧化物半导体晶体管Mpb、Mp0、Mp1、…以及Mpm，每一P型金属氧化物半导体晶体管都有一连接至该供应电压VDDIO的源极以及一连接至该数据输出节点403的漏极，下拉网络NDN包括N型金属氧化物半导体晶体管Mnb、Mn0、Mn1、…以及Mnm，每一N型金属氧化物半导体晶体管都有一连接至该接地端GND的源极以及一连接至该数据输出节点403的漏极，P型金属氧化物半导体晶体管Mpb与N型金属氧化物半导体晶体管Mnb的栅极连接至该数据输入节点401，P型金属氧化物半导体晶体管Mp0与N型金属氧化物半导体晶体管Mn0的栅极分别通过旋转率控制器SCp0与SCn0耦接至该数据输入节点401，P型金属氧化物半导体晶体管Mp1与N型金属氧化物半导体晶体管Mn1的栅极分别通过旋转率控制器SCp1与SCn1耦接至该数据输入节点401，并以此类推，上拉网络NUP的每一旋转率控制器SCp0、SCp1、…与SCpm包括一耦接于一对应的P型金属氧化物半导体晶体管(Mp0、Mp1、…Mpm)之栅极与一电源之间的第一P型金属氧化物半导体晶体管TP1以及耦接于该输入节点401与该第一P型金属氧化物半导体晶体管TP1的漏极之间的第二P型金属氧化物半导体晶体管TP2，每一该第一P型金属氧化物半导体晶体管TP1与第二P型金属氧化物半导体晶体管TP2分别为互补旋转率控制信号(SLEW0b、SLEW1b、…、SLEWmb)与旋转率控制信号(SLEW0、SLEW1、…、SLEWm)所控制，相似地，该下拉网络NDN的每一旋转率控制器SCn0、SCn1、…与SCnm包括一耦接于一对应的N型金属氧化物半导体晶体管(Mn0、Mn1、…Mnm)的栅极与一接地端GND之间的第一N型金属氧化物半导体晶体管TN1以及耦接于该输入节点401与该第一N型金属氧化物半导体晶体管TN1的漏极之间的第二N型金属氧化物半导体晶体管TN2，每一该第一N型金属氧化物半导体晶体管TN1与第二N型金属氧化物半导体晶体管TN2分别为旋转率控制信号(SLEW0、SLEW1、…、SLEWm)与互补旋转率控制信号(SLEW0b、SLEW1b、…、SLEWmb)所控制，图5B所示为产生互补旋转率控制信号SLEWb<0，m>的信号产生器的示意图，更明确地说，该信号产生器为一反相器410，该反相器410接收该旋转率控制信号SLEW<0，m>，并产生互补旋转率控制信号SLEWb<0，m>。

图5C所示为图5A的前级驱动单元的输出波形的示意图，当旋转率控制信号SLEW<0，m>全被设为0，亦即<0，0，…，0>共m+1个位时，所有的旋转率控制器皆关闭，所有的P型金属氧化物半导体晶体管Mpb、Mp0、Mp1、…与Mpm以及N型金属氧化物半导体晶体管Mnb、Mn0、Mn1、…与Mnm为一对该数据输入信号DATA反应的反相器，此设定会产生最高的旋转率，因为所有的P型金属氧化物半导体晶体管被用来拉往供应电压VDDIO，而所有的N型金属氧化物半导体晶体管被用来拉往该接地端GND，相反地，当旋转率控制信号SLEW<0，m>全被设为1，亦即<1，1，…，1>共m+1个位时，所有的旋转率控制器皆开启，只有P型金属氧化物半导体晶体管Mpb与N型金属氧化物半导体晶体管Mnb分别被用来拉往供应电压VDDIO与接地端GND，此外关闭的P型金属氧化物半导体晶体管Mp0、Mp1、…与Mpm以及N型金属氧化物半导体晶体管Mn0、Mn1、…与Mnm可被用来当作额外的负载，而旋转率也就因此降低。

图6所示为图4的前级驱动单元的另一电路图，其包括一反相器610与多个三态缓冲器620，其皆耦接于该数据输入节点401与该数据输出节点403之间，该反相器包括串联于一供应电压VDDIO与接地端之间的P型金属氧化物半导体晶体管611与N型金属氧化物半导体晶体管613，P型金属氧化物半导体晶体管611与N型金属氧化物半导体晶体管613的栅极与漏极分别连接至该数据输入节点401与该数据输出节点403，每一三态缓冲器620包括一具有上拉晶体管621与下拉晶体管623的反相器、一与非门625以及一或非门627，上拉晶体管621与下拉晶体管623的漏极连接至该数据输出节点403，该与非门625有一耦接至该数据输入节点401的第一输入端631、一第二输入端633以及一耦接至该上拉晶体管621的栅极的输出端635，该或非门627有一耦接至该数据输入节点401的第一输入端641、一第二输入端643以及一耦接至该下拉晶体管623的栅极的输出端645，该或非门627的该第二输入端643接收旋转率控制信号SLEW<0，m>之一，且一反相器耦接于该或非门627与该与非门625的所述第二输入端之间。

图7A与图7B分别为依据本发明一实施例的有可控制旋转率的或非门的示意图与电路图，该有可控制旋转率的或非门包括一上拉网络710以及一下拉网络760，该上拉网络710包括串联于一供应电压VDDIO与一输出节点Z之间的P型金属氧化物半导体晶体管群组720与P型金属氧化物半导体晶体管740，该P型金属氧化物半导体晶体管群组720包括一第一P型金属氧化物半导体晶体管721以及一第二P型金属氧化物半导体晶体管731，该第一P型金属氧化物半导体晶体管721有一耦接至一数据输入端A的栅极723、一耦接至该供应电压VDDIO的源极725以及一漏极727，该第二P型金属氧化物半导体晶体管731有一通过一第一旋转率控制器SC1耦接至该数据输入端A的栅极733以及分别耦接至该第一P型金属氧化物半导体晶体管721的源极725与漏极727的源极735与漏极737，每一第一旋转率控制器SC1包括一耦接于该第二P型金属氧化物半导体晶体管731的栅极与一第一电源VDDIO之间的P型金属氧化物半导体晶体管TP1以及耦接于该数据输入节点401与该第一P型金属氧化物半导体晶体管TP1的漏极之间的P型金属氧化物半导体晶体管TP2，每一该P型金属氧化物半导体晶体管TP1与P型金属氧化物半导体晶体管TP2分别为互补旋转率控制信号(SLEW0b、SLEW1b、…、SLEWmb)与旋转率控制信号(SLEW0、SLEW1、…、SLEWm)所控制，相似地，该下拉网络760包括并联于一接地端GND与一输出节点Z之间的N型金属氧化物半导体晶体管群组770与N型金属氧化物半导体晶体管790，该N型金属氧化物半导体晶体管群组770包括一第一N型金属氧化物半导体晶体管771以及一第二N型金属氧化物半导体晶体管781，该第一N型金属氧化物半导体晶体管771有一耦接至一数据输入端A的栅极773、一耦接至该接地端GND的源极775以及一漏极777，该第二N型金属氧化物半导体晶体管781有一通过一第二旋转率控制器SC2耦接至该数据输入端A的栅极783以及分别耦接至该第一N型金属氧化物半导体晶体管771的源极775与漏极777的源极785与漏极787，每一旋转率控制器SC2包括一耦接于该第二N型金属氧化物半导体晶体管783的栅极与一接地端GND之间的N型金属氧化物半导体晶体管TN1以及耦接于该输入节点401与该N型金属氧化物半导体晶体管TN1的漏极之间的N型金属氧化物半导体晶体管TN2，每一该N型金属氧化物半导体晶体管TN1与N型金属氧化物半导体晶体管TN2分别为旋转率控制信号(SLEW0、SLEW1、…、SLEWm)与互补旋转率控制信号(SLEW0b、SLEW1b、…、SLEWmb)所控制，图7C所示为产生互补旋转率控制信号SLEWb<0，m>的信号产生器的示意图，更明确地说，该信号产生器为一反相器750，该反相器750接收该旋转率控制信号SLEW<0，m>，并产生互补旋转率控制信号SLEWb<0，m>。

图8A与图8B分别为依据本发明一实施例的有可控制旋转率的与非门的示意图与电路图，该有可控制旋转率的与非门包括一上拉网络810以及一下拉网络860，该上拉网络810包括并联于一供应电压VDDIO与一输出节点Z之间的P型金属氧化物半导体晶体管群组820与P型金属氧化物半导体晶体管840，该P型金属氧化物半导体晶体管群组820包括一第一P型金属氧化物半导体晶体管821以及一第二P型金属氧化物半导体晶体管831，该第一P型金属氧化物半导体晶体管821有一耦接至一数据输入端A的栅极823、一耦接至该供应电压VDDIO的源极825以及一漏极827，该第二P型金属氧化物半导体晶体管831有一通过一第一旋转率控制器SC1耦接至该数据输入端A的栅极833以及分别耦接至该第一P型金属氧化物半导体晶体管821的源极825与漏极827的源极835与漏极837，每一第一旋转率控制器SC1包括一耦接于该第二P型金属氧化物半导体晶体管831的栅极与一第一电源VDDIO之间的P型金属氧化物半导体晶体管TP1以及耦接于该数据输入节点401与该第一P型金属氧化物半导体晶体管TP1的漏极之间的P型金属氧化物半导体晶体管TP2，每一该P型金属氧化物半导体晶体管TP1与P型金属氧化物半导体晶体管TP2分别为互补旋转率控制信号(SLEW0b、SLEW1b、…、SLEWmb)与旋转率控制信号(SLEW0、SLEW1、…、SLEWm)所控制，相似地，该下拉网络860包括串联于一接地端GND与一输出节点Z之间的N型金属氧化物半导体晶体管群组870与N型金属氧化物半导体晶体管890，该N型金属氧化物半导体晶体管群组870包括一第一N型金属氧化物半导体晶体管871以及一第二N型金属氧化物半导体晶体管881，该第一N型金属氧化物半导体晶体管871有一耦接至一数据输入端A的栅极873、一耦接至该接地端GND的源极875以及一漏极877，该第二N型金属氧化物半导体晶体管881有一通过一第二旋转率控制器SC2耦接至该数据输入端A的栅极883以及分别耦接至该第一N型金属氧化物半导体晶体管871的源极875与漏极877的源极885与漏极887，每一旋转率控制器SC2包括一耦接于该第二N型金属氧化物半导体晶体管883的栅极与一接地端GND之间的N型金属氧化物半导体晶体管TN1以及耦接于该输入节点401与该N型金属氧化物半导体晶体管TN1的漏极之间的N型金属氧化物半导体晶体管TN2，每一该N型金属氧化物半导体晶体管TN1与N型金属氧化物半导体晶体管TN2分别为旋转率控制信号(SLEW0、SLEW1、…、SLEWm)与互补旋转率控制信号(SLEW0b、SLEW1b、…、SLEWmb)所控制，图8C所示为产生互补旋转率控制信号SLEWb<0，m>的信号产生器的示意图，更明确地说，该信号产生器为一反相器850，该反相器850接收该旋转率控制信号SLEW<0，m>，并产生互补旋转率控制信号SLEWb<0，m>。

Claims (20)

1.一种有可控制旋转率的输出缓冲器，该输出缓冲器包括：

一前级驱动电路，该前级驱动电路有一数据输入节点与一数据输出节点，该前级驱动电路包括一耦接于该数据输入与输出节点之间的缓冲器以及一耦接于该数据输入与输出节点之间并受一旋转率控制信号控制的三态缓冲器；以及

一驱动电路，该驱动电路耦接至该前级驱动电路的输出节点，该驱动电路被该前级驱动电路的一输出信号所驱动。

2.如权利要求1所述的有可控制旋转率的输出缓冲器，其中该驱动电路为一电压模式驱动器。

3.如权利要求1所述的有可控制旋转率的输出缓冲器，其中该驱动电路为一电流模式驱动器。

4.如权利要求1所述的有可控制旋转率的输出缓冲器，其中该三态缓冲器包括一可被该旋转率控制信号关闭的反相器。

5.如权利要求4所述的有可控制旋转率的输出缓冲器，其中该三态缓冲器更包括一耦接于该反相器与一电源之间的第一金属氧化物半导体晶体管、一耦接于该数据输入节点与该第一金属氧化物半导体晶体管的漏极之间的第二金属氧化物半导体晶体管，其中该第一与第二金属氧化物半导体晶体管的栅极分别为该旋转率控制信号与一互补旋转率控制信号所控制。

6.如权利要求1所述的有可控制旋转率的输出缓冲器，其中该三态缓冲器包括一通过一组合逻辑电路可被该旋转率控制信号关闭的反相器。

7.如权利要求6所述的有可控制旋转率的输出缓冲器，其中该组合逻辑电路包括一与非门以及一或非门，该与非门有一耦接至该输入节点的第一输入端、一第二输入端以及一耦接至该反相器的一上拉网络的一输入端的输出端，该或非门有一耦接至该数据输入节点的第一输入端，一第二输入端以及耦接至该反相器的下拉网络的一输入端的输出端，其中该或非门与与非门的所述第二输入端分别接收该旋转率控制信号与互补旋转率控制信号。

8.一种有可控制旋转率的电路，该电路包括：

一上拉网络，包括：

一第一P型金属氧化物半导体晶体管，有一耦接至一数据输入端的栅极、一源极以及一漏极；以及

一第二P型金属氧化物半导体晶体管，有一通过一第一旋转率控制器耦接至该数据输入端的栅极以及分别耦接至该第一P型金属氧化物半导体晶体管的源极与漏极的源极与漏极；

一下拉网络，包括：

一第一N型金属氧化物半导体晶体管，有一耦接至该数据输入端的栅极、一源极以及一漏极；以及

一第二N型金属氧化物半导体晶体管，有一通过一第二旋转率控制器耦接至该数据输入端的栅极以及分别耦接至该第一N型金属氧化物半导体晶体管的源极与漏极的源极与漏极；

其中，该第二P型与N型金属氧化物半导体晶体管分别可够过该第一与第二旋转率控制器依据一旋转率控制信号将其选择性地关闭。

9.如权利要求8所述的有可控制旋转率的电路，其中该第一旋转率控制器包括一第一金属氧化物半导体晶体管与一第二金属氧化物半导体晶体管，该第一金属氧化物半导体晶体管耦接于该第二P型金属氧化物半导体晶体管的栅极与一第一电源之间，该第二金属氧化物半导体晶体管耦接于该数据输入节点与该第一金属氧化物半导体晶体管的漏极之间，其中该第一与第二金属氧化物半导体晶体管的栅极分别为该互补旋转率控制信号与旋转率控制信号所控制。

10.如权利要求9所述的有可控制旋转率的电路，其中该第二旋转率控制器包括一第三金属氧化物半导体晶体管与第四金属氧化物半导体晶体管，该第三金属氧化物半导体晶体管耦接于该第二N型金属氧化物半导体晶体管的栅极与该第一电源之间，该第四金属氧化物半导体晶体管耦接于该数据输入节点与该第三金属氧化物半导体晶体管的漏极之间，其中该第三与第四金属氧化物半导体晶体管的栅极分别为该旋转率控制信号与互补旋转率控制信号所控制。

11.如权利要求9所述的有可控制旋转率的电路，其中该有可控制旋转率的电路为一与非门。

12.如权利要求9所述的有可控制旋转率的电路，其中该有可控制旋转率的电路为一或非门。

13.一电子系统包括如权利要求8所述的有可控制旋转率的电路。

14.一种有可控制旋转率的输出缓冲器，该输出缓冲器包括：

一前级驱动电路，该前级驱动电路有一数据输入节点与一数据输出节点，该前级驱动电路包括多个并联的反相器，每一反相器有一耦接至该数据输入节点的输入端以及一耦接至该数据输出节点的输出端，其中至少一反相器可通过一旋转率重器以一旋转率控制信号将其选择性地关闭；以及

一驱动电路，该驱动电路耦接至该前级驱动电路的输出节点的驱动电路，该驱动电路被该前级驱动电路的一输出信号所驱动。

15.如权利要求14所述的有可控制旋转率的输出缓冲器，其中该驱动电路为一电压模式驱动器。

16.如权利要求14所述的有可控制旋转率的输出缓冲器，其中该驱动电路为一电流模式驱动器。

17.如权利要求14所述的有可控制旋转率的输出缓冲器，其中该旋转率控制器包括一第一金属氧化物半导体晶体管与一第二金属氧化物半导体晶体管，该第一金属氧化物半导体晶体管耦接于其内的一反相器之一输入与一电源之间，该第二金属氧化物半导体晶体管耦接于该数据输入节点与该第一金属氧化物半导体晶体管的漏极之间，其中该第一与第二金属氧化物半导体晶体管的栅极分别为该旋转率控制信号与互补旋转率控制信号所控制。

18.如权利要求14所述的有可控制旋转率的输出缓冲器，其中该旋转率控制器包括一组合逻辑电路。

19.如权利要求18所述的有可控制旋转率的输出缓冲器，其中该组合逻辑电路包括一与非门以及一或非门，该该与非门有一耦接至该数据输入节点的第一输入端、一第二输入端以及一耦接至该反相器的一上拉网络的一输入端的输出端，该或非门有一耦接至该数据输入节点的第一输入端，一第二输入端以及耦接至该反相器的下拉网络的一输入端的输出端，其中该或非门与与非门的所述第二输入端分别接收该旋转率控制信号与互补旋转率控制信号。

20.一电子系统包括如权利要求14所述的可控制旋转率的输出缓冲器。

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