JP2003017987A

JP2003017987A - 選択可能な出力エッジレイト制御

Info

Publication number: JP2003017987A
Application number: JP2002150088A
Authority: JP
Inventors: Christian Klein; クリスチャン・クライン; Myron J Miske; マイロン・ジェイ・ミスケ
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2001-05-24
Filing date: 2002-05-24
Publication date: 2003-01-17
Also published as: CN1246965C; DE10222870A1; US20020177266A1; CN1391350A

Abstract

(57)【要約】（修正有）【課題】出力信号のエッジレイトを選択し、制御するた
めの装置と方法を提供すること。【解決手段】電流の欠乏したフ゜ルアッフ゜及びフ゜ルタ゛ウントランシ゛ス
タを用いる回路が、各トランシ゛スタを介して電流源４，１０，
１２，１４を出力トランシ゛スタ段８に接続するように構成さ
れる。電流の欠乏したトランシ゛スタが、電流源４，１０，１
２，１４及びトランシ゛スタ８のハ゜ラメータの関数として既知の電
圧エッシ゛レイト特性を提供するように、電流源４，１０，１
２，１４の値が選択される。二つ以上の追加的な電流源
は、イネーフ゛ルにされた場合に第一の電流源と並列に電流を
与え、その結果、イネーフ゛ルにされた電流源に応じて、制御
されたエッシ゛レイト特性が選択的に加速される。イネーフ゛ル入力
が各追加的な電流源に設けられ、より速いエッシ゛レイト特性
又はより遅いエッシ゛レイト特性を選択可能に制御する。基準
電圧を用いて、トランシ゛スタのハ゜ラメータと共に電流源の値を決
定する。トランシ゛スタはMOSFETである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本出願は集積回路に関し、と
りわけ制御された出力エッジスルーレイトを有する集積
回路に関する。

【０００２】

【従来の技術】高速のデータ速度及び／または高出力、
及び温度の要件が論理電圧幅を減少させるように作用
し、出力信号のスルーレイトに影響する。5.0、及び3.3
ボルトの論理レベルは数百ミリボルトまたは数十ミリボ
ルトの論理幅に下がる。

【０００３】これらの要件はとりわけバッファとドライ
バにおいて明白であり、また、設計者が互換性のために
選択する事実上どんな電圧に対しても外部のプルアップ
を関係づけることができるオープンドレイン構成におい
て明白なことが多い。オープンドレインは更に、当該技
術分野において良く知られているように、オープンドレ
インを互いに接続することによって「オーリング（orin
g）」機能の直接的な実施も可能にする。

【０００４】高い変化率の信号によって高速で駆動され
る場合に高論理レベルの回路の別の制限は、本質的に生
じるノイズの増加と電力の損失である。例えば、多くの
バッファが切り替わる時、高率のdv/dtのエッジは、ノ
イズの増加と更なる電力の損失を生じさせる超過電流を
もたらす。概して言えば、ノイズは、共通インピーダン
ス、及び高変化率に影響されやすい静電結合及び電磁結
合メカニズムの関数である。更に、伝送線路効果による
回路内のリンギング、並びに他の誘導性および容量性成
分が、典型的には、緩やかな信号のエッジよりも高くな
り、最後には長くなる。

【０００５】米国特許第5,977,790号は、プログラム可
能なスルーレイト（エッジレイト）制御回路を開示して
いる。この技術は、スルーレイトを決定する抵抗（また
は等価物）を有するゲート機能と多数のトランジスタを
使用する。本質的にダイの大部分を占める多くの構成要
素を使用するため、この特定の設計は制限される。同じ
発明者による米国特許第5,489,862号は、フィードバッ
クスルーレイト制御回路を開示しているが、このスルー
レイト制御はプログラム可能ではない。

【０００６】米国特許第5,537,070号は基準電圧と電流
源を使用するスルーレイト制御回路を開示しているが、
オープンドレイン回路のハイからローの出力遷移を制御
するだけである。この発明において、ローからハイの出
力遷移は、意図的に影響を受けないようにされている。

【０００７】これらの制限に対する一つのアプローチ
は、両方向において選択可能な制御された信号エッジレ
イトを有する回路を提供することである。また、好まし
い実施形態は、入力レベルとは非常に異なる出力論理信
号レベルへ変換するように構成され得る。

【０００８】

【発明が解決しようとする課題】本発明の目的は、出力
信号のエッジレイトを選択し、制御するための装置と方
法を提供することである。

【０００９】

【課題を解決するための手段】上述の説明に鑑みて、本
発明は、能動的なプルアップ、及びプルダウン素子を有
する回路を提供することである。これらの能動素子は、
好ましい実施形態において、バイポーラ素子または電界
効果素子、あるいはそれらの組み合わせとすることがで
きる。入力信号が制御ゲート、またはトランジスタのベ
ースを駆動する。

【００１０】プルアップ、およびプルダウンのトランジ
スタのドレインまたはコレクタはそれぞれ、回路の出力
の正及び負の電圧の揺れ（swing）が制御されたエッジ
レイト特性を有するように、トランジスタを欠乏させる
（strave）ように設計された電流源に接続されている。
この制御は、電流源、及び関係のある特定のトランジス
タの関数である。関係のあるトランジスタを欠乏させる
ことは、急激に切り替わるわけではなく、これらのトラ
ンジスタはアナログ型の動作を経て、それによりエッジ
レイト特性が制御される。当該技術の技術者は、所望の
エッジレイト特性を達成するための特定のパラメータの
処理に精通している。好ましい実施形態において、回路
は、インバータ制御されたエッジレイト特性に対応する
エッジレイト特性を出力に与えるために出力トランジス
タ段を駆動するインバータである。

【００１１】本発明の好ましい例によって、第一の電流
源と並列に切り換えられ得る第三の電流源と、第二の電
流源と並列に切り換えられ得る第四の電流源が提供され
る。これらの追加的な電流源において切り換えられる
と、インバータ出力のエッジレイト特性が加速され、そ
れによって出力トランジスタ段からの出力も加速され
る。スイッチ機能は、接続を断つことなく電流源をディ
スエーブルにする固体スイッチまたは回路手段と直列に
接続されてオン／オフすることができる。そのような両
回路は当該技術分野においては良く知られている。

【００１２】好ましい実施形態において、電流源の値は
基準信号の関数であり、基準信号によって制御され、電
流源の内の１つはプルアップに接続され、電流源の内の
１つはプルダウンに接続される。独立した制御機構が各
電流源に使用され、当該技術分野で知られているような
他の手段を用いて、これらの電流源の値を決定すること
ができる。更に他の好ましい実施形態においては、多数
の追加的な電流源が使用され、この場合、各追加電流源
または電流源のグループが追加的な論理制御信号によっ
てイネーブルにされ、出力エッジレイト特性を選択的に
プログラミングすることができる。

【００１３】別の好ましい実施形態において、出力トラ
ンジスタ段は、プルアップ抵抗器に接続されたドレイン
またはコレクタを有する単一のプルダウントランジスタ
である。この場合、プルアップ抵抗は、実質的にどんな
電圧の電力線にも接続することができる。別の好ましい
実施形態において、出力トランジスタ段は、プルダウン
に加えてプルアップトランジスタを含む。ここで、これ
ら二つのトランジスタに対する制御入力はインバータ出
力に接続され、このインバータ出力によって駆動され
る。更に、これらのトランジスタは、インバータ出力か
ら生成されたエッジレイト特性に対応する制御されたエ
ッジレイト特性を提供するように設計され、構成され
る。

【００１４】以下の詳細な説明は、例示的な実施形態、
図面、及び使用法を参照することによって進められる
が、本発明がこれらの実施形態や使用法に限定されるこ
とを意図していないことは、当業者には理解されるであ
ろう。むしろ、本発明は幅広い範囲を有しており、特許
請求の範囲のみに記載されたように規定されることを意
図している。

【００１５】本発明の以下の説明は、添付図面を参照す
る。

【００１６】

【発明の実施の形態】図１は、本発明の実施形態を図示
する簡単な略ブロック図である。ＩＮ信号は有効なロー
電圧レベルから有効なハイ電圧レベルに移る論理信号で
ある。ここでは、接地とＶｃｃが使用されているが、実
質的に任意の他の論理レベル電圧を用いることができ
る。インバータ２は、インバータ２の閾値で切り換わる
単極双投スイッチＳ１として図示されている。

【００１７】図１において、ＩＮ信号は、ロー（low）
の時、図示のように、スイッチＳ１を位置Ａに動かし、
電流源４が出力トランジスタ８のゲート６をハイ（hig
h）に駆動し、それによってトランジスタ８をターンオ
ンし、そのトランジスタ８がＯＵＴをローに駆動する。
ＩＮ信号がハイである場合、スイッチは位置Ｂにあり、
電流源１０がゲート６をローに駆動してトランジスタ８
をターンオフし、その結果、Ｒ１がＯＵＴをハイに引っ
張る。

【００１８】電流源４は、ゲート６における等価キャパ
シタンスを含む回路の残り部分を基準として設計されて
おり、企図されたレイトでゲート６をハイに駆動する。
それゆえ、ＯＵＴ信号は、企図された遅延の後にローに
駆動され、企図されたエッジレイトで駆動される。この
遅延は、電流源４がゲート６をトランジスタ８の閾値に
駆動するのに必要な時間である。ＯＵＴ信号のエッジレ
イトは、トランジスタ８の特定の特性やＯＵＴ信号上の
既知の静的および過渡的な負荷によって決定される。Ｏ
ＵＴにおけるエッジレイトは、トランジスタ８のゲート
における電圧の変化率を制御することによって制御され
る。

【００１９】電流源１０はゲート６をローに駆動し、電
流源４がＯＵＴをローにしたように、遅延とハイになる
ＯＵＴ信号のエッジレイト効果とを有する。しかし、当
業者には理解できるように、ＯＵＴは最初にＯＵＴ信号
にかかった負荷によりハイに駆動され、トランジスタ８
がターンオフにされると、トランジスタ８のドレイン電
流が減じられる。

【００２０】更に図１を参照すると、エッジレイト制御
（ＥＲＣ）信号が二つのスイッチＳ２、Ｓ３を駆動す
る。この実施形態において、ＥＲＣがハイの時、両スイ
ッチが「閉じられ」、電流源１２が、Ｓ２を介して電流
源４に追加され、電流源１４が、Ｓ３を介して電流源１
０に追加される。電流源１２、１４が動作して、それぞ
れ電流源４、１０に追加される場合、遅延はより短くな
り、エッジレイトはより速くなる。

【００２１】図２はインバータ２の実施例を示してい
る。ここで、スイッチＳ１はＮＭＯＳ１６とＰＭＯＳ１
８によって形成されている。このＮＭＯＳ１６は、ＩＮ
信号に接続されたゲート、ゲート６に接続されたドレイ
ン、及び位置Ｂに接続されたソースを有する。また、Ｐ
ＭＯＳ１８は、ＩＮ信号に接続されたゲート、ゲート６
に接続されたドレイン、及び位置Ａに接続されたソース
を有する。ＮＭＯＳとＰＭＯＳは縦に一列になって作用
し、ゲート６と位置Ａ、Ｂとの間を接続したり、接続を
切り離したりする。一例において、図１の電流源４、１
０は、関係のあるトランジスタ１６、１８を「欠乏させ
る」少ない電流を供給する。このように、トランジスタ
のゲート６に達する正及び負の電圧変換特性が制御さ
れ、それによってＯＵＴノードでの電圧遷移エッジが制
御される。追加的な電流源１２、１４がトランジスタの
ゲート６を駆動する場合、トランジスタ１６、１８は電
流を異なるレベルで欠乏された状態のままにするが、依
然としてゲートの電圧遷移、及び出力電圧遷移は制御さ
れる。上述の通り、電流の欠乏した、関係のあるトラン
ジスタは急激には切り替わらず、これらのトランジスタ
はアナログ型の動作を経て、それによってエッジレイト
特性を制御することが可能になる。

【００２２】電流の「欠乏した」インバータのトポロジ
ーは、インバータのトランジスタのソースにおいて電流
源を使用することに関係する。例えば、図２のＮＭＯＳ
とＰＭＯＳにおいては、ＮＭＯＳでは、ソースが電流源
１０、１４に接続されており、ＰＭＯＳでは、ソースが
電流源４、１２に接続されている。これらの電流源は、
後続の段、図１ではＮＭＯＳトランジスタ８に利用でき
る電流を制限するように設計されている。図４を参照す
ると、ＰＭＯＳ１８がターンオンされると、その電流
は、ＰＭＯＳ３０とＰＭＯＳ３２から構成される電流源
によって、ＮＭＯＳ８のゲート６に供給される。これら
の電流源の値はトランジスタのサイズ、基準電圧２６に
よって決定される。ＮＭＯＳ１６がオンの時、対応する
電流源はトランジスタ３４、３６から構成される。電圧
のエッジがトランジスタ８のゲートにあるタイムレイト
は、上述の電流源によって完全に決定され、基準電圧２
６、２８と既知のトランジスタパラメータを選択するこ
とによって、設計者はゲート６におけるエッジを制御す
ることができ、それによってＯＵＴ信号におけるエッジ
も制御することができる。

【００２３】図３はオープンドレイン構成ではない出力
段を示す略図である。トランジスタ８がＯＵＴ信号を接
地に引っ張るのと同様の態様で、ＰＭＯＳプルアップト
ランジスタがＯＵＴ信号を正にＶｅｅに駆動する。

【００２４】図４は完全なオープンドレイン回路の図で
ある。トランジスタ１８、１６からなるインバータ２が
出力トランジスタ８のゲート６を駆動することが示され
ている。出力トランジスタ８のドレインは、電圧線Ｖｅ
ｅにプルアップする抵抗Ｒ１と共に、ＯＵＴに接続され
る。

【００２５】入力信号ＥＲＣが、Ｍ３３とＭ３４からな
るインバータに対する入力として示されている。インバ
ータの出力はｓｃｂ２２で示される。このｓｃｂ２２の
信号は、Ｍ３７とＭ３８からなる別のインバータに入力
され、出力信号はｓｃ２４として示される。

【００２６】点Ａは、基準電圧２６に接続されているゲ
ートを有するＭ２６のドレインに接続されている。この
基準電圧２６はＭ２６にバイアスをかけるように選択さ
れて、図１の電流源４に供給される。この電流源の値
は、以下に説明する他の電流源とともに選択されて、所
望のエッジレイトを達成する。ＥＲＣ信号がハイである
場合、ｓｃ信号はＭ３５とＭ３０のゲートをハイに駆動
し、ｓｃｂ信号がＭ２９のゲートをローに駆動する。Ｍ
３５がターンオフされ、Ｍ３０とＭ２９がターンオンさ
れる。この状態において、基準電圧２６はオン状態のト
ランジスタＭ３０、Ｍ２９を通ってＭ２８のゲートに達
する。このような状態で、Ｍ２８は、点Ａを駆動する電
流源１２を構成する。この状態は、図１のスイッチＳ２
が閉じられているのと同じである。

【００２７】Ｍ３０とＭ２９は並列に設けられ、基準電
圧２６とＭ２８のゲートとの間の低インピーダンスの経
路を確保する。他の例において、Ｍ３０とＭ２９の代わ
りに一つのトランジスタを使用することができる。更に
他の例において、バイポーラトランジスタとダイオー
ド、あるいはバイポーラとＭＯＳ構成要素との組み合わ
せを含むバイポーラ構成要素によって、回路が実現され
得る。

【００２８】信号ＥＲＣがローの場合、ｓｃｂ２２がハ
イでありｓｃ２４がローであるため、Ｍ３０とＭ２９は
オフで、Ｍ３５がオンである状態が保持され、それによ
ってＭ２８がターンオフされ、そのため電流源１２（図
１）がディスエーブルにされる、またはオフ状態とな
る。これは、図１のスイッチＳ２が開かれている状態に
相当する。

【００２９】点Ｂに接続されている回路の動作は、すぐ
上で説明された回路の動作において類似している。基準
電圧２８がＭ２４のゲートを駆動する。

【００３０】更に図４を参照すると、ＥＲＣがローの場
合、Ｍ３６がオン状態で、Ｍ３２、Ｍ３１、Ｍ２７は全
てオフ状態である。トランジスタＭ２７がオフ状態であ
るので、電流源１４（図１）はディスエーブルにされ、
またはオフ状態になっている。これはＳ３（図１）が開
かれているのと同じである。ＥＲＣがハイの場合、Ｍ２
７はオン状態であり、電流源１４がオン状態となり、点
Ｂを駆動する。

【００３１】回路の特定の値、電圧および電流レベル、
並びにプログラム可能な制御されたエッジの値は、プロ
セス、動作環境、及び用途の関数である。入力論理レベ
ルが0から3.3ボルトのような一例において、図４は同じ
グラフ上の相対的なＩＮ信号とＯＵＴ信号を示してい
る。この例においては、図を参照すると、電流源４、１
０は約1ミリアンペアであり、電流源１２、１４も約1ミ
リアンペアである。Ｒ１は25オームであり、Ｖｅｅは約
1.5ボルトである。この場合、トランジスタ３０、３２
の幅と長さの比は同じである。

【００３２】当該技術における技術者は、実質的に任意
の適度な電流を供給するために如何にしてトランジスタ
を設計するかを理解するであろう。

【００３３】電流源４、１２はともに基準電圧２６によ
って制御され、そのため互いを追跡する。このことは、
ともに基準電圧２８によって制御される電流源１０、１
４にも当てはまる。

【００３４】他の説明例において、入力と出力の論理レ
ベル、及び電流レベルに関する他の値を有利に用いるこ
とができることは、当業者には理解されるであろう。

【００３５】更に、図５は、図４で示された回路上で測
定された入力／出力信号の比較を示している。入力信号
４０は0から3.3ボルトにわたり、出力信号は0.25から1.
5ボルトにわたっている。ＥＲＣ信号がハイの場合、出
力信号４２が生成され、ＥＲＣ信号がローの場合、出力
信号４４が生成される。明らかであるように、出力信号
４２は遅延が少なく、信号４４に比べて速く上昇する。
入力がローエッジに進む場合、信号４２は信号４４に比
べて遅延が少ない状態で、より速く低下する。

【００３６】上述の実施形態は本明細書で例として提示
されており、その多くの変形案や代替案が可能なことは
理解されるべきである。従って、本発明は、特許請求の
範囲においてのみ記載されたように規定されたものとし
て、広範に捉えられるべきである。

【図面の簡単な説明】

【図１】本発明の実施形態の略ブロック図である。

【図２】図１のインバータ回路のより具体的な回路図で
ある。

【図３】本発明を具現化する例示的な例の略図である。

【図４】本発明を具体化する例示的な例の略図である。

【図５】図３における回路の実施形態の入力／出力タイ
ミングチャートである。

【符号の説明】

2 インバータ 4、10、12、14 電流源 6 ゲート 8 ＮＭＯＳ（出力トランジスタ） 16 ＮＭＯＳ 18、30、32 ＰＭＯＳ 26、28 基準電圧 40 入力信号 42 出力信号Ｓ１、Ｓ２、Ｓ３スイッチＲ１抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者マイロン・ジェイ・ミスケアメリカ合衆国ニューハンプシャー州 03856，ニューフィールズ，フィン・アベニュー・34

Claims

【特許請求の範囲】

【請求項１】第一の入力及び第一の出力と二つの状態を
規定するインバータと、プルアップトランジスタがオンの第一の状態、及びプル
ダウントランジスタがオンの第二の状態と、前記プルアップトランジスタに接続され、前記第一の状
態時に出力に電流を供給する第一の電流源、及び前記プ
ルダウントランジスタに接続され、前記第二の状態時に
第一の出力に電流を供給する第二の電流源と、前記第一の電流源と並列な第三の電流源、及び前記第二
の電流源と並列な第四の電流源と、前記第三の電流源が前記第一の電流源に加わることを選
択的にイネーブル及びディスエーブルにするための手段
と、前記第四の電流源が前記第二の電流源に加わることを選
択的にイネーブル及びディスエーブルにするための手段
とからなり、正、及び負になる場合に、第一の出力電圧エッジレイト
特性が制御される回路。
【請求項２】前記第三の電流源を選択的にイネーブル及
びディスエーブルにするための手段が、制御ノードを有
する第一のトランジスタスイッチと前記制御ノードに接
続された入力論理信号とを含み、前記入力論理信号が一方の状態の時には、前記第一のト
ランジスタスイッチがオン状態となり、前記第一の電流
源と並列に前記第三の電流源がイネーブルにされ、前記
入力論理信号が他方の状態の時には、前記第三の電流源
がディスエーブルにされ、並列にならない、請求項１に
記載の回路。
【請求項３】前記第四の電流源を選択的にイネーブル及
びディスエーブルにするための手段が、制御ノードを有
する第二のトランジスタスイッチと前記制御ノードに接
続された入力論理信号とを含み、前記入力論理信号が一方の状態の時には、前記第二のト
ランジスタスイッチがオン状態となり、前記第二の電流
源と並列に前記第四の電流源がイネーブルにされ、前記
入力論理信号が他方の状態の時には、前記第四の電流源
がディスエーブルにされ、並列にならない、請求項１に
記載の回路。
【請求項４】第二の出力と、前記第一の出力に接続され
ている制御入力を規定する出力トランジスタ段を更に含
み、前記出力トランジスタ段が、前記第一の出力電圧エ
ッジレイト特性に応じて、対応する第二の出力電圧エッ
ジレイト特性を与える、請求項１に記載の回路。
【請求項５】前記電流源が、前記プルアップトランジス
タ及びプルダウントランジスタを欠乏させるように構成
され、それによって前記出力電圧エッジレイト特性を規
定する、請求項１に記載の回路。
【請求項６】前記第一及び第三の電流源の電流値を決定
するように構成された第一の基準源と、前記第二及び第
四の電流源の値を決定するように構成された第二の基準
電圧とを更に含む、請求項１に記載の回路。
【請求項７】第一の制御ノードを有する第一のトランジ
スタスイッチと、第二の制御ノードを有する第二のトランジスタスイッチ
と、及び前記第一及び第二の制御ノードに接続された入
力論理信号とを更に含み、前記入力論理信号が一方の状態の時には、前記第一のト
ランジスタスイッチがオン状態にあり、前記第一の基準
源を前記第三の電流源に接続し、かつ前記第一の電流源
と並列に前記第三の電流源をイネーブルにし、前記入力
論理信号が他方の状態の時には、前記第三の電流源がデ
ィスエーブルにされ、また、前記入力論理信号が一方の
状態の時には、前記第二のトランジスタスイッチがオン
状態にあり、前記第二の基準源を前記第四の電流源に接
続し、前記第二の電流源と並列に前記第四の電流源をイ
ネーブルにし、前記入力論理信号が他方の状態の時に
は、前記第四の電流源がディスエーブルにされる、請求
項６に記載の回路。
【請求項８】前記出力トランジスタ段が、プルアップト
ランジスタとプルダウントランジスタとからなる、請求
項２に記載の回路。
【請求項９】前記出力トランジスタ段が、ＰＭＯＳプル
アップ電界効果トランジスタとＮＭＯＳプルダウン電界
効果トランジスタとからなる、請求項８に記載の回路。
【請求項１０】前記出力トランジスタ段が、前記第二の
出力に接続されたプルダウントランジスタとプルアップ
抵抗とからなる、請求項２に記載の回路。
【請求項１１】前記第一及び第三の電流源が、それぞれ
第一及び第三の制御入力を有する第一及び第三のトラン
ジスタからなり、第一の基準電圧が前記第一及び第三の
制御入力に接続された時、前記第一及び第三のトランジ
スタが、それぞれ第一及び第三の電流を供給するように
設計されて構成された、請求項６に記載の回路。
【請求項１２】前記第二及び第四の電流源が、それぞれ
第二及び第四の制御入力を有する第二及び第四のトラン
ジスタからなり、第二の基準電圧が前記第二及び第四の
制御入力に接続された時、前記第二及び第四のトランジ
スタが、それぞれ第二及び第四の電流を供給するように
設計されて構成された、請求項６に記載の回路。
【請求項１３】前記第一の電流源と並列に配置された第
一の複数の追加電流源、及び前記第二の電流源と並列に
配置された第二の複数の電流源と、及び前記第一及び第
二の複数の電流源のそれぞれを選択的にイネーブルにす
るための手段を更に含み、前記第一の出力の電圧エッジレイト特性が、正、及び負
になる場合に、それに応じて前記第一及び第二の複数の
電流源から前記電流源をイネーブルにすることによっ
て、選択的に制御される、請求項１に記載の回路。