KR100861308B1 - 온 다이 터미네이션 장치 - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는, 테스트 신호에 대응하여 터미널 저항값을 조절하는 온 다이 터미네이션 장치에 관하여 개시한다. 개시된 본 발명은, 테스트 모드에서 저항 증가 인에이블 신호로써 최소한 하나 이상의 저항 증가 신호를 생성하고, 저항 감소 인에이블 신호로써 최소한 하나 이상의 저항 감소 신호를 생성하는 온 다이 터미네이션 제어부; 및 구동 신호에 의해 구동되고, 저항 증가 신호 및 저항 감소 신호에 의해 온 다이 터미네이션 저항값이 조절되는 온 다이 터미네이션 저항부;를 포함하여 구성되어, 테스트 신호에 대응하여 터미널 저항값을 용이하게 변경하여 터미널 저항에 대한 분석을 용이하게 수행하는 효과가 있다.
Description
도 1은 종래 기술에 따른 온 다이 터미네이션 장치에 관한 구성도.
도 2는 본 발명의 실시예에 따른 온 다이 터미네이션 장치에 관한 구성도.
도 3은 도 2의 저항 조절 인에이블 신호 생성부에 관한 상세 회로도.
도 4는 도 2의 조항 조절 신호 생성부에 관한 상세 회로도.
도 5는 도 2의 온 다이 터미네이션 저항부에 관한 상세 회로도.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 테스트 신호에 대응하여 터미널 저항값을 조절하는 온 다이 터미네이션 장치에 관한 것이다.
일반적으로, 소정의 임피던스(Impedance)를 갖는 버스 라인을 통하여 전달되는 펄스 또는 신호(이하, 신호)가 임피던스가 다른 버스 라인을 만나는 경우, 신호의 일부는 반사하게 된다.
주지된 바와 같이, 메모리 장치와 같은 반도체 장치는 외부 시스템과 데이터를 송수신하는데, 반도체 장치와 시스템 사이를 연결하는 버스 라인의 임피던스와 상기 버스 라인과 직접 연결된 반도체 장치 내의 신호 라인의 임피던스가 서로 다 른 경우, 데이터의 반사가 초래될 수 있다.
따라서, 통상적으로 반도체 장치는 신호 반사를 방지하여 고속 동작을 지원하기 위해 임피던스를 매칭시키는 온 다이 터미네이션(On Die Termination, 이하, ODT) 장치를 구비한다.
도 1을 참조하면, DDR2(Double Data Rate) 디램(Dynamic Random Access Memory)에 구비된 종래 기술에 따른 ODT 장치는, ODT 제어부(1)와 ODT 저항부(2)를 포함한다.
ODT 제어부(1)는 확장 모드 레지스트 셋(Extended Mode Register Set, 이하, EMRS) 설정을 디코딩하여 출력되는 ODT 인에이블 신호 EN에 의해 풀업/풀다운 구동 신호 PU, PD를 생성하여 출력한다.
ODT 저항부(2)는 풀업/풀다운 구동 신호 PU, PD에 의해 PMOS 트랜지스터 P1과 NMOS 트랜지스터 N1가 제어되어 저항 R1, R2를 전원 전압단 VDDQ와 접지 전압단 VSS에 연결시킨다. 그에 따라, 저항 R1, R2에 의해 분배되는 전압이 출력 노드 ND1에 인가된다.
여기서, 출력 노드 ND1에 인가되는 분배 전압의 레벨은 VDDQ/2가 됨이 바람직하므로, 이를 고려하여 설계시 저항 R1, R2의 저항값을 설정한다. 그러나, 저항 R1, R2의 저항값은 제조 공정의 변화, 전원 전압의 변동, 동작 온도의 변화 등에 기인하여 설계시 의도한 저항값과 달라지는 경우가 빈번히 발생하는 반면, 분석시 저항 R1, R2의 저항값 조절이 용이하지 않으므로 후속되는 분석을 효과적으로 수행하기 어려운 문제가 있다.
또한, 저항 R1, R2의 저항값을 조절하기 위해 반도체 칩을 만들고 나서 메탈 레이어를 수정해 주는 집속 이온 빔(Focused Ion Beam, 이하, FIB) 작업을 수행하는 경우, 메탈 라인 위의 콘택에서 발생하는 저항이 저항 R1, R2의 저항값을 변경시키므로, 분석 과정에서 변경된 저항 R1, R2의 저항값을 리비전(Revision)시 적용하기 어려운 문제가 있다.
따라서, 본 발명의 목적은 테스트 신호에 대응하여 터미널 저항값을 용이하게 변경하는 온 다이 터미네이션 장치를 제공하는 데 있다.
본 발명의 다른 목적은 분석시 변경된 터미널 저항값을 리비전시 사용 가능하도록 하는 온 다이 터미네이션 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 온 다이 터미네이션 장치는 테스트 모드에서, 저항 증가 인에이블 신호로써 최소한 하나 이상의 저항 증가 신호를 생성하고, 저항 감소 인에이블 신호로써 최소한 하나 이상의 저항 감소 신호를 생성하는 온 다이 터미네이션 제어부; 및 구동 신호에 의해 구동되고, 상기 저항 증가 신호 및 상기 저항 감소 신호에 의해 온 다이 터미네이션 저항값이 조절되는 온 다이 터미네이션 저항부;를 포함하여 구성됨을 특징으로 한다.
상기 온 다이 터미네이션 제어부는, 테스트 모드 신호가 활성화되고, 선택적으로 활성화되는 저항 증가 테스트 신호와 저항 감소 테스트 신호에 의해 상기 저항 증가 인에이블 신호 및 상기 저항 감소 인에이블 신호를 생성하는 저항 조절 인 에이블 신호 생성부; 및 상기 저항 증가 인에이블 신호와 상기 구동 신호에 의해 최소한 하나 이상의 상기 저항 증가 신호를 생성하고, 상기 저항 감소 인에이블 신호와 상기 구동 신호에 의해 최소한 하나 이상의 상기 저항 감소 신호를 생성하는 저항 조절 신호 생성부;를 포함하여 구성됨을 특징으로 한다.
상기 테스트 모드 신호와 상기 저항 증가 테스트 신호 및 상기 저항 감소 테스트 신호 확장 모드 레지스터 세트에서 인가되는 신호임이 바람직하다.
상기 저항 조절 인에이블 신호 생성부는, 상기 테스트 모드 신호와 상기 저항 증가 테스트 신호를 낸드 결합하는 제1낸드게이트; 상기 제1낸드게이트의 출력을 반전하여 상기 저항 증가 인에이블 신호로 출력하는 제1인버터; 상기 테스트 모드 신호와 상기 저항 감소 테스트 신호를 낸드 결합하는 제2낸드게이트; 및 상기 제2낸드게이트의 출력을 반전하여 상기 저항 감소 인에이블 신호로 출력하는 제2인버터;를 포함하여 구성될 수 있다.
상기 저항 조절 신호 생성부는, 상기 저항 증가 인에이블 신호가 활성화될 때 상기 구동 신호를 반전시켜 최소한 하나 이상의 상기 저항 증가 신호로 출력하는 제1출력부; 및 상기 저항 감소 인에이블 신호가 활성화될 때 상기 구동 신호를 최소한 하나 이상의 상기 저항 감소 신호로 출력하는 제2출력부;를 포함하여 구성된다.
상기 제1출력부는, 상기 저항 증가 인에이블 신호와 상기 구동 신호를 노아결합하는 제1노아게이트; 및 상기 제1노아게이트의 출력을 반전시켜 상기 저항 증가 신호로 출력하는 제3인버터;를 포함하여 구성될 수 있다.
상기 제2출력부는, 상기 구동 신호를 반전하는 제4 인버터; 및 상기 저항 감소 인에이블 신호와 상기 제4 인버터의 출력을 낸드결합하여 상기 저항 감소 신호로 출력하는 제3낸드게이트;를 포함하여 구성될 수 있다.
상기 온 다이 터미네이션 저항부는, 전원단과 제1노드 사이에 병렬로 연결되며, 상기 구동 신호와, 상기 저항 증가 신호 및 상기 저항 감소 신호에 의해 각각 제어되어 상기 제1노드와 상기 전원단을 전기적으로 연결하는 복수개의 스위치부; 및 상기 제1노드와 출력 노드 사이에 연결되는 저항;을 포함하여 구성됨을 특징으로 한다.
상기 스위치부는 게이트로 인가되는 상기 구동 신호와 상기 저항 증가 신호 및 상기 저항 감소 신호에 의해 제어되어, 상기 제1노드로 전원 전압을 전달하는 PMOS 트랜지스터로 구성됨이 바람직하다.
상기 스위치부는 게이트로 인가되는 상기 구동 신호와 상기 저항 증가 신호 및 상기 저항 감소 신호에 의해 제어되어, 상기 제1노드로 상기 접지 전압을 전달하는 NMOS 트랜지스터로 구성됨이 바람직하다.
본 발명의 목적을 달성하기 위한 다른 온 다이 터미네이션 장치는, 테스트 모드에서, 저항 증가 테스트 신호 및 저항 감소 테스트 신호에 대응하여 저항 증가 인에이블 신호 및 저항 감소 인에이블 신호를 선택적으로 활성화시켜 출력하는 저항 조절 인에이블 신호 생성부; 상기 저항 증가 인에이블 신호에 의해 최소한 하나 이상의 풀업/풀다운 저항 증가 신호를 생성하고, 상기 저항 감소 인에이블 신호에 의해 최소한 하나 이상의 풀업/풀다운 저항 감소 신호를 출력하는 저항 조절 신호 생성부; 및풀업/풀다운 구동 신호에 의해 구동되며 상기 풀업/풀다운 저항 증가 신호 및 상기 풀업/풀다운 저항 감소 신호에 의해 온 다이 터미네이션 저항값이 조절되는 온 다이 터미네이션 저항부;를 포함하여 구성됨을 특징으로 한다.
상기 저항 조절 인에이블 신호 생성부는, 테스트 모드 신호와 상기 저항 증가 테스트 신호를 낸드 결합하는 제1낸드게이트; 상기 제1낸드게이트의 출력을 반전하여 상기 저항 증가 인에이블 신호를 출력하는 제1인버터; 상기 테스트 모드 신호와 상기 저항 감소 테스트 신호를 낸드 결합하는 제2낸드게이트; 및 상기 제2낸드게이트의 출력을 반전하여 상기 저항 감소 인에이블 신호를 출력하는 제2인버터;를 포함하여 구성될 수 있다.
상기 테스트 모드 신호와 상기 저항 증가 테스트 신호 및 상기 저항 감소 테스트 신호는 확장 모드 레지스터 세트에서 인가되는 신호임이 바람직하다.
상기 저항 조절 신호 생성부는, 상기 저항 증가 인에이블 신호 및 상기 저항 감소 인에이블 신호에 의해 상기 풀업 구동 신호를 풀업 저항 증가 신호 및 풀업 저항 감소 신호로 출력하는 풀업 저항 조절 신호 생성부; 및 상기 저항 증가 인에이블 신호 및 상기 저항 감소 인에이블 신호에 의해 상기 풀다운 구동 신호를 풀다운 저항 증가 신호 및 풀다운 저항 감소 신호로 출력하는 풀다운 저항 조절 신호 생성부;를 포함하여 구성됨을 특징으로 한다.
상기 풀업 저항 조절 신호 생성부는, 상기 풀업 구동 신호와 상기 저항 증가 인에이블 신호를 노아 결합하는 제1노아게이트; 상기 제1노아게이트의 출력을 반전시켜 상기 풀업 저항 증가 신호로 출력하는 제3인버터; 상기 풀업 구동 신호를 반 전시키는 제4인버터; 및 상기 제4인버터의 출력과 상기 저항 감소 인에이블 신호를 낸드결합하여 상기 풀업 저항 감소 신호로 출력하는 제3낸드게이트;를 포함하여 구성될 수 있다.
상기 풀다운 저항 조절 신호 생성부는, 상기 풀다운 구동 신호를 반전시키는 제4인버터; 상기 제4인버터의 출력과 상기 저항 증가 인에이블 신호를 노아결합하여 상기 풀다운 저항 증가 신호로 출력하는 제2노아게이트; 상기 풀다운 구동 신호와 상기 저항 감소 인에이블 신호를 낸드결합하는 제4낸드게이트; 및 상기 제4낸드게이트의 출력을 반전시켜 상기 풀다운 저항 감소 신호로 출력하는 제5인버터;를 포함하여 구성될 수 있다.
상기 온 다이 터미네이션 저항부는, 전원 전압단과 제1노드 사이에 병렬로 연결되고, 상기 풀업 구동 신호에 의해 구동되며, 상기 풀업 저항 증가 신호 및 상기 풀업 저항 감소 신호에 의해 제어되어 상기 전원 전압단과 상기 제1노드를 전기적으로 연결하는 복수개의 풀업 스위치부; 상기 제1노드와 출력 노드 사이에 연결되는 제1저항; 접지 전압단과 제2노드 사이에 병렬로 연결되고, 상기 풀다운 구동 신호에 의해 구동되며, 상기 풀다운 저항 증가 신호 및 상기 풀다운 저항 감소 신호에 의해 제어되어 상기 접지 전압단과 상기 제2노드를 전기적으로 연결하는 복수개의 풀다운 스위치부; 및 상기 제2노드와 상기 출력 노드 사이에 연결되는 제2저항;을 포함하여 구성됨을 특징으로 한다.
상기 풀업 스위치부는 게이트로 인가되는 상기 풀업 구동 신호와 상기 풀업 저항 증가 신호 및 상기 풀업 저항 감소 신호에 의해 제어되어, 상기 제1노드로 상 기 전원 전압을 전달하는 PMOS 트랜지스터로 구성됨이 바람직하다.
상기 풀다운 스위치부는 게이트로 인가되는 상기 풀다운 구동 신호와 상기 풀다운 저항 증가 신호 및 상기 풀다운 저항 감소 신호에 의해 제어되어, 상기 제2노드로 상기 접지 전압을 전달하는 NMOS 트랜지스터로 구성됨이 바람직하ㄷ.
본 발명의 목적을 달성하기 위한 또 다른 온 다이 터미네이션 장치는, 테스트 신호에 의하여 풀업 저항값을 증가 또는 감소시키는 풀업 저항부 및 상기 풀업 저항부와 공통 노드를 통하여 연결되고 상기 테스트 신호에 의하여 풀다운 저항값을 증가 또는 감소시키는 풀다운 저항부를 포함하고, 상기 테스트 신호는 확장 모드 레지스터 세트로부터 출력되며 선택적으로 활성화되는 저항 증가 신호 및 저항 감소 신호를 포함하며, 상기 풀업 저항부 및 상기 풀다운 저항부 각각은 공통 스위치 소자; 상기 공통 스위치 소자와 병렬로 연결되며 상기 저항 증가 신호에 의해 제어되어 상기 풀업/풀다운 저항값을 증가시키는 하나 이상의 제1 스위치 소자; 상기 공통 스위치와 병렬로 연결되며 상기 저항 감소 신호에 의해 제어되어 상기 풀업/풀다운 저항값을 감소시키는 하나 이상의 제2 스위치 소자; 및 상기 공통 스위치 소자와 상기 제1 및 제2 스위치 소자에 일단이 연결되고 상기 공통 노드에 타단이 연결된 저항;를 포함한다.
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상기 풀업 저항부의 스위치 소자는 PMOS 트랜지스터이며, 상기 풀다운 저항부의 스위치 소자는 NMOS 트랜지스터로 구성됨이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 테스트 신호에 의해 터미널 저항값을 조절함으로써 분석을 효과적으로 수행하고, 분석시 조절된 상기 터미널 저항값을 리비전시 활용할 수 있는 온 다이 터미네이션 장치에 관하여 도 2와 같이 개시한다.
도 2를 참조하면, 본 발명의 실시예에 따른 ODT 장치는, ODT 제어부(3) 및 ODT 저항부(4)를 포함하여 구성된다.
구체적으로, ODT 제어부(3)는 테스트 모드 신호 TODT와 저항 증가 테스트 신호 TRTTINC 및 저항 감소 테스트 신호 TRTTDEC에 대응하여 저항 증가 인에이블 신호 RTTINC 및 저항 감소 인에이블 신호 RTTDEC를 선택적으로 활성화시켜 출력하는 저항 조절 인에이블 신호 생성부(10)와, 저항 증가 인에이블 신호 RTTINC에 의해 풀업/풀다운 구동 신호 PU, PD를 반전시켜 풀업/풀다운 저항 증가 신호 INCPU, INCPD로써 출력하고, 저항 감소 인에이블 신호 RTTDEC에 의해 풀업/풀다운 구동 신호 PU, PD를 풀업/풀다운 저항 감소 신호 DECPU, DECPD로 출력하는 저항 조절 신호 생성부(20)를 포함하여 구성된다.
여기서, 테스트 모드 신호 TODT와 저항 증가 테스트 신호 TRTTINC 및 저항 감소 테스트 신호 TRTTDEC는 모두 EMRS에서 출력되는 신호로써, 테스트 모드 신호 TODT는 ODT 장치의 테스트 모드 인에이블 신호이며, 저항 증가 테스트 신호 TRTTINC와 저항 감소 테스트 신호 TRTTDEC는 선택적으로 활성화되는 신호이다.
그리고, 풀업/풀다운 구동 신호 PU, PD는 EMRS에서 어드레스를 디코딩하여 출력되는 ODT 인에이블 신호에 의해 활성화되어 ODT 저항부(4)를 구동시키는 신호이다.
도 3을 참조하면, 저항 조절 인에이블 신호 생성부(10)는 낸드게이트 NAND1, NAND2 및 인버터 IV1, IV2을 구비한다.
낸드게이트 NAND1은 테스트 모드 신호 TODT와 저항 증가 테스트 신호 TRTTINC를 낸드결합하고, 이를 인버터 IV1에 의해 반전시켜 저항 증가 인에이블 신호 RTTINC를 출력한다. 그리고, 낸드게이트 NAND2는 테스트 모드 신호 TODT와 저항 감소 테스트 신호 TRTTDEC를 낸드결합하고, 이를 인버터 IV2에 의해 반전시켜 저항 감소 인에이블 신호 RTTDEC를 출력한다.
도 4를 참조하면, 저항 조절 신호 생성부(20)는 풀업 저항 조절 신호 생성부(22)와 풀다운 저항 조절 신호 생성부(24)를 구비한다.
풀업 저항 조절 신호 생성부(22)는 저항 증가 인에이블 신호 RTTINC에 의해 풀업 구동 신호 PU를 반전시켜 풀업 저항 증가 신호 INCPU로 출력하는 제1출력부(22a) 및 저항 감소 인에이블 신호 RTTDEC에 의해 풀업 구동 신호 PU를 풀업 저항 감소 신호 DECPU로 출력하는 제2출력부(22b)를 포함한다.
제1출력부(22a)는 노아게이트 NOR1와 인버터 IV3를 포함한다. 노아게이트 NOR1는 풀업 구동 신호 PU와 저항 증가 인에이블 신호 RTTINC를 노아 결합하고, 이를 인버터 IV3에서 반전시켜 풀업 저항 증가 신호 INCPU로 출력한다.
제2출력부(22b)는 낸드게이트 NAND3와 인버터 IV4를 포함한다. 낸드게이트 NAND3는 풀업 구동 신호 PU를 인버터 IV4에 의해 반전시킨 신호와 저항 감소 인에이블 신호 RTTDEC를 낸드 결합하여 풀업 저항 감소 신호 DECPU로 출력한다.
풀다운 저항 조절 신호 생성부(24)는 저항 증가 인에이블 신호 RTTINC에 의 해 풀다운 구동 신호 PD를 반전시켜 풀다운 저항 증가 신호 INCPD로 출력하는 제3출력부(24a) 및 저항 감소 인에이블 신호 RTTDEC에 의해 풀다운 구동 신호 PD를 풀다운 저항 감소 신호 DECPD로 출력하는 제4출력부(24b)를 포함한다.
제3출력부(24a)는 노아게이트 NOR2와 인버터 IV5를 포함한다. 노아게이트 NOR2는 인버터 IV5에 의해 반전된 풀다운 구동 신호 PD와 저항 증가 인에이블 신호 RTTINC를 노아 결합하여 풀다운 저항 증가 신호 INCPD로 출력한다.
제4출력부(44b)는 낸드게이트 NAND4와 인버터 IV6를 포함한다. 낸드게이트 NAND4는 풀다운 구동 신호 PD와 저항 감소 인에이블 신호 RTTDEC를 낸드 결합하고, 이를 인버터 IV6에 의해 반전시켜 풀다운 저항 감소 신호 DECPD로 출력한다.
도 5를 참조하면, ODT 저항부(3)는 풀업 저항부(40) 및 풀다운 저항부(50)를 포함하여 구성된다.
풀업 저항부(40)는 전원 전압단 VDDQ와 노드 ND2 사이에 연결되는 풀업 스위치부(42) 및 노드 ND2와 출력 노드 ND3 사이에 연결되는 저항 R3을 포함하여 구성된다.
구체적으로, 풀업 스위치부(42)는 풀업 구동 신호 PU에 의해 제어되는 스위치부(42a)와, 풀업 저항 증가 신호 INCPU에 의해 제어되는 스위치부(42c) 및 풀업 저항 감소 신호 DECPU에 의해 제어되는 스위치부(42c)를 포함하여 구성된다.
이들, 스위치부(42a, 42b, 44c)는 게이트로 인가되는 풀업 구동 신호 PU와 풀업 저항 증가 신호 INCPU 및 풀업 저항 감소 신호 DECPU에 의해 턴온이 제어되어 전원 전압단 VDDQ와 노드 ND2를 전기적으로 연결하는 PMOS 트랜지스터 P2, P3, P4 로 구성될 수 있다.
그리고, 풀다운 저항부(50)는 접지 전압단 VSS와 노드 ND4 사이에 연결되는 풀다운 스위치부(52) 및 노드 ND4와 출력 노드 ND3 사이에 연결되는 저항 R4를 포함하여 구성된다.
구체적으로, 풀다운 스위치부(52)는 풀다운 구동 신호 PD에 의해 제어되는 스위치부(52a)와, 풀다운 저항 증가 신호 INCPD에 의해 제어되는 스위치부(52b) 및 풀다운 저항 감소 신호 DECPU에 의해 제어되는 스위치부(52c)를 포함하여 구성된다.
이들, 스위치부(52a, 52b, 52c)는 게이트로 인가되는 풀다운 구동 신호 PD와 풀다운 저항 증가 신호 INCPD 및 풀다운 저항 감소 신호 DECPD에 의해 턴온이 제어되어 접지 전압단 VSS와 노드 ND4를 전기적으로 연결하는 NMOS 트랜지스터 N2, N3, N4으로 구성될 수 있다.
도 2 내지 도 5를 참조하여, 본 발명의 실시예에 따른 ODT 장치의 동작을 살펴본다.
ODT 장치는 정상 모드에서, EMRS에서 출력되는 ODT 인에이블 신호에 의해 풀업 구동 신호 PU가 로우 레벨로, 풀다운 구동 신호 PD가 하이 레벨로 인에이블되고, 테스트 모드 신호 TODT와 저항 증가 테스트 신호 TRTTINC 및 저항 감소 테스트 신호 TRTTDEC는 모두 로우 레벨로 디스에이블된다.
따라서, 저항 조절 인에이블 신호 생성부(10)는 저항 증가 인에이블 신호 RTTINC와 저항 감소 인에이블 신호 RTTDEC를 로우 레벨로 디스에이블시키고, 저항 조절 신호 생성부(20)는 풀업/풀다운 구동 신호 PU, PD와 저항 증가 인에이블 신호 RTTINC 및 저항 감소 인에이블 신호 RTTDEC를 조합하여 풀업/풀다운 저항 증가 신호 INCPU, INCPD 및 풀업/풀다운 저항 감소 신호 DECPU, DECPD를 출력한다.
이때, 풀업/풀다운 저항 증가 신호 INCPU, INCPD는 풀업/풀다운 구동 신호 PU, PD와 동일한 로직 레벨로 출력되며, 풀업/풀다운 저항 감소 신호 DECPU, DECPD는 풀업/풀다운 구동 신호 PU, PD와 상반된 로직 레벨로 출력된다.
즉, 정상 모드에서, 풀업 저항 증가 신호 INCPU는 로우 레벨로, 풀업 저항 감소 신호 DECPU는 하이 레벨로 출력되고, 풀다운 저항 증가 신호 DECPD는 하이 레벨로, 풀다운 저항 감소 신호 DECPD는 로우 레벨로 출력된다.
이에 따라, 풀업 저항부(40)는 풀업 구동 신호 PU와 풀업 저항 증가 신호 INCPU에 대응되는 스위치부(42a, 42b)를 턴온시키고, 풀업 저항 감소 신호 DECPU에 대응되는 스위치부(42c)를 턴오프시켜 초기 세팅된 풀업 저항을 설정한다. 그리고, 풀다운 저항부(50)는 풀다운 구동 신호 PD와 풀다운 저항 증가 신호 INCPD에 대응되는 스위치부(52a, 52b)를 턴온시키고, 풀다운 저항 감소 신호 DECPD에 대응되는 스위치부(52c)를 턴오프시켜 초기 세팅된 풀다운 저항을 설정한다.
한편, ODT 장치는 테스트 모드에서, EMRS에서 출력되는 ODT 인에이블 신호에 의해 풀업 구동 신호 PU가 로우 레벨로, 풀다운 구동 신호 PD가 하이 레벨로 인에이블되고, 테스트 모드 신호 TODT가 하이 레벨로 인에이블 되며, 저항 증가 테스트 신호 TRTTINC와 저항 감소 테스트 신호 TRTTDEC 중 어느 하나가 선택적으로 하이 레벨로 인에이블된다.
우선, 저항 증가 테스트 신호 TRTTINC가 하이 레벨로 인에이블되는 경우를 살펴보면, 저항 조절 인에이블 신호 생성부(10)는 저항 증가 인에이블 신호 RTTINC를 하이 레벨로 인에이블시키고, 저항 감소 인에이블 신호 RTTDEC는 로우 레벨로 디스에이블시킨다.
저항 조절 신호 생성부(20)는 저항 증가 인에이블 신호 RTTINC에 의해 풀업/풀다운 저항 증가 신호 INCPU, INCPD를 풀업/풀다운 구동 신호 PU, PD와 상반된 로직 레벨로 출력한다.
이에 따라, 저항부(4)는 풀업/풀다운 저항 증가 신호 INCPU, INCPD에 대응되는 스위치부(42b, 52b)를 턴오프시켜 풀업/풀다운 저항을 증가시킨다. 이때, 풀업/풀다운 구동 신호 PU, PD 및 풀업/풀다운 저항 감소 신호 DECPU, DECPD는 초기 상태를 유지하므로, 이에 대응되는 스위치부(<42a, 42c>, <52a, 52c>)의 동작은 초기 상태와 동일하다.
한편, 저항 감소 테스트 신호 TRTTDEC가 하이 레벨로 인에이블되는 경우를 살펴보면, 저항 감소 인에이블 신호 RTTDEC를 하이 레벨로 인에이블시키고, 저항 증가 인에이블 신호 RTTINC는 로우 레벨로 디스에이블시킨다.
저항 조절 신호 생성부(20)는 저항 감소 인에이블 신호 RTTDEC에 의해 풀업/풀다운 저항 감소 신호 DECPU, DECPD를 풀업/풀다운 구동 신호 PU, PD와 동일한 로직 레벨로 출력한다.
이에 따라, 저항부(4)는 풀업/풀다운 저항 감소 신호 DECPU, DECPD에 대응되는 스위치부(42c, 52c)를 턴온시켜 풀업/풀다운 저항을 감소시킨다. 이때, 풀업/풀다운 구동 신호 PU, PD 및 풀업/풀다운 저항 증가 신호 INCPU, INCPD는 초기 상태를 유지하므로, 이에 대응되는 스위치부(<42a, 42b>, <52a, 52b>)의 동작은 초기 상태와 동일하다.
즉, 본 발명의 ODT 장치는 풀업/풀다운 저항부(40, 50)를 구성하는 스위치부(<42a, 42b, 42c>, <52a, 52b, 52c>)가 병렬 연결 구조를 이루므로, 테스트 모드에서, 풀업/풀다운 저항 증가 신호 INCPU, INCPD에 의해 병렬 연결되는 스위치의 수를 감소시켜 터미널 저항 RTT를 증가시키고, 풀업/풀다운 저항 감소 신호 DECPU, DECPD에 의해 병렬 연결되는 스위치의 수를 증가시켜 터미널 저항 RTT를 감소시킨다.
이와 같이, 테스트 신호에 의해 용이하게 터미널 저항 RTT을 조절할 수 있으므로, 저항 R3, R4의 저항값이 설계시 저항값과 달라지더라도 후속되는 분석을 효과적으로 수행할 수 있다.
또한, 분석시 조절된 터미널 저항 RTT는 종래 기술에서 저항값을 조절하기 위해 메탈 라인에 형성된 콘택에 의한 저항 변화 등과 같은 문제가 발생하지 않으므로 리비전에 적용시 터미널 저항 RTT의 정확도가 개선되며 그 결과 ODT 장치의 임피던스 교정 정확도를 향상시킬 수 있다.
상기한 설명에서는 풀업/풀다운 저항 증가 신호 및 풀업/풀다운 저항 감소 신호를 각각 1개씩 생성하고 그에 대응하여 풀업/풀다운 스위치를 각각 1개씩 형성하였으나, 풀업/풀다운 저항 증가 신호 및 풀업/풀다운 저항 감소 신호의 수를 증가시키고, 그에 대응하는 풀업/풀다운 스위치를 증가시킴으로써 보다 세밀하게 터 미널 저항 RTT를 조절할 수 있다.
따라서, 본 발명에 의하면 테스트 신호에 대응하여 터미널 저항값을 용이하게 변경하는 온 다이 터미네이션 장치를 제공함으로써 터미널 저항에 대한 분석을 용이하게 수행하는 효과가 있다.
또한, 본 발명에 의하면 상기 분석 후 설정된 터미널 저항값을 리비젼시에 활용함으로써 터미널 저항의 정확성을 향상시켜 온 다이 터미네이션 장치의 교정 정확도를 개선하는 효과가 있다.
Claims (24)
- 테스트 모드에서, 저항 증가 인에이블 신호로써 최소한 하나 이상의 저항 증가 신호를 생성하고, 저항 감소 인에이블 신호로써 최소한 하나 이상의 저항 감소 신호를 생성하는 온 다이 터미네이션 제어부; 및구동 신호에 의해 구동되고, 상기 저항 증가 신호 및 상기 저항 감소 신호에 의해 온 다이 터미네이션 저항값이 조절되는 온 다이 터미네이션 저항부;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 1 항에 있어서,상기 온 다이 터미네이션 제어부는,테스트 모드 신호가 활성화되고, 선택적으로 활성화되는 저항 증가 테스트 신호와 저항 감소 테스트 신호에 의해 상기 저항 증가 인에이블 신호 및 상기 저항 감소 인에이블 신호를 생성하는 저항 조절 인에이블 신호 생성부; 및상기 저항 증가 인에이블 신호와 상기 구동 신호에 의해 최소한 하나 이상의 상기 저항 증가 신호를 생성하고, 상기 저항 감소 인에이블 신호와 상기 구동 신호에 의해 최소한 하나 이상의 상기 저항 감소 신호를 생성하는 저항 조절 신호 생성부;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 2 항에 있어서,상기 테스트 모드 신호와 상기 저항 증가 테스트 신호 및 상기 저항 감소 테스트 신호는 확장 모드 레지스터 세트에서 인가되는 신호임을 특징으로 하는 온 다이 터미네이션 장치.
- 제 2 항에 있어서,상기 저항 조절 인에이블 신호 생성부는,상기 테스트 모드 신호와 상기 저항 증가 테스트 신호를 낸드 결합하는 제1낸드게이트;상기 제1낸드게이트의 출력을 반전하여 상기 저항 증가 인에이블 신호로 출력하는 제1인버터;상기 테스트 모드 신호와 상기 저항 감소 테스트 신호를 낸드 결합하는 제2낸드게이트; 및상기 제2낸드게이트의 출력을 반전하여 상기 저항 감소 인에이블 신호로 출력하는 제2인버터;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 2 항에 있어서,상기 저항 조절 신호 생성부는,상기 저항 증가 인에이블 신호가 활성화될 때 상기 구동 신호를 반전시켜 최 소한 하나 이상의 상기 저항 증가 신호로 출력하는 제1출력부; 및상기 저항 감소 인에이블 신호가 활성화될 때 상기 구동 신호를 최소한 하나 이상의 상기 저항 감소 신호로 출력하는 제2출력부;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 5 항에 있어서,상기 제1출력부는,상기 저항 증가 인에이블 신호와 상기 구동 신호를 노아결합하는 제1노아게이트; 및상기 제1노아게이트의 출력을 반전시켜 상기 저항 증가 신호로 출력하는 제3인버터;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 5 항에 있어서,상기 제2출력부는,상기 구동 신호를 반전하는 제4 인버터; 및상기 저항 감소 인에이블 신호와 상기 제4 인버터의 출력을 낸드결합하여 상기 저항 감소 신호로 출력하는 제3낸드게이트;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 1 항에 있어서,상기 온 다이 터미네이션 저항부는,전원단과 제1노드 사이에 병렬로 연결되며, 상기 구동 신호와, 상기 저항 증가 신호 및 상기 저항 감소 신호에 의해 각각 제어되어 상기 제1노드와 상기 전원단을 전기적으로 연결하는 복수개의 스위치부; 및상기 제1노드와 출력 노드 사이에 연결되는 저항;을 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 8 항에 있어서,상기 스위치부는 게이트로 인가되는 상기 구동 신호와 상기 저항 증가 신호 및 상기 저항 감소 신호에 의해 제어되어, 상기 제1노드로 전원 전압을 전달하는 PMOS 트랜지스터로 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 8 항에 있어서,상기 스위치부는 게이트로 인가되는 상기 구동 신호와 상기 저항 증가 신호 및 상기 저항 감소 신호에 의해 제어되어, 상기 제1노드로 접지 전압을 전달하는 NMOS 트랜지스터로 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 테스트 모드에서, 저항 증가 테스트 신호 및 저항 감소 테스트 신호에 대응하여 저항 증가 인에이블 신호 및 저항 감소 인에이블 신호를 선택적으로 활성화시 켜 출력하는 저항 조절 인에이블 신호 생성부;상기 저항 증가 인에이블 신호에 의해 최소한 하나 이상의 풀업/풀다운 저항 증가 신호를 생성하고, 상기 저항 감소 인에이블 신호에 의해 최소한 하나 이상의 풀업/풀다운 저항 감소 신호를 출력하는 저항 조절 신호 생성부; 및풀업/풀다운 구동 신호에 의해 구동되며 상기 풀업/풀다운 저항 증가 신호 및 상기 풀업/풀다운 저항 감소 신호에 의해 온 다이 터미네이션 저항값이 조절되는 온 다이 터미네이션 저항부;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 11 항에 있어서,상기 저항 조절 인에이블 신호 생성부는,테스트 모드 신호와 상기 저항 증가 테스트 신호를 낸드 결합하는 제1낸드게이트;상기 제1낸드게이트의 출력을 반전하여 상기 저항 증가 인에이블 신호를 출력하는 제1인버터;상기 테스트 모드 신호와 상기 저항 감소 테스트 신호를 낸드 결합하는 제2낸드게이트; 및상기 제2낸드게이트의 출력을 반전하여 상기 저항 감소 인에이블 신호를 출력하는 제2인버터;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 12 항에 있어서,상기 테스트 모드 신호와 상기 저항 증가 테스트 신호 및 상기 저항 감소 테스트 신호는 확장 모드 레지스터 세트에서 인가되는 신호임을 특징으로 하는 온 다이 터미네이션 장치.
- 제 11 항에 있어서,상기 저항 조절 신호 생성부는,상기 저항 증가 인에이블 신호 및 상기 저항 감소 인에이블 신호에 의해 상기 풀업 구동 신호를 풀업 저항 증가 신호 및 풀업 저항 감소 신호로 출력하는 풀업 저항 조절 신호 생성부; 및상기 저항 증가 인에이블 신호 및 상기 저항 감소 인에이블 신호에 의해 상기 풀다운 구동 신호를 풀다운 저항 증가 신호 및 풀다운 저항 감소 신호로 출력하는 풀다운 저항 조절 신호 생성부;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 14 항에 있어서,상기 풀업 저항 조절 신호 생성부는,상기 풀업 구동 신호와 상기 저항 증가 인에이블 신호를 노아 결합하는 제1노아게이트;상기 제1노아게이트의 출력을 반전시켜 상기 풀업 저항 증가 신호로 출력하는 제3인버터;상기 풀업 구동 신호를 반전시키는 제4인버터; 및상기 제4인버터의 출력과 상기 저항 감소 인에이블 신호를 낸드결합하여 상기 풀업 저항 감소 신호로 출력하는 제3낸드게이트;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 14 항에 있어서,상기 풀다운 저항 조절 신호 생성부는,상기 풀다운 구동 신호를 반전시키는 제4인버터;상기 제4인버터의 출력과 상기 저항 증가 인에이블 신호를 노아결합하여 상기 풀다운 저항 증가 신호로 출력하는 제2노아게이트;상기 풀다운 구동 신호와 상기 저항 감소 인에이블 신호를 낸드결합하는 제4낸드게이트; 및상기 제4낸드게이트의 출력을 반전시켜 상기 풀다운 저항 감소 신호로 출력하는 제5인버터;를 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 11 항에 있어서,상기 온 다이 터미네이션 저항부는,전원 전압단과 제1노드 사이에 병렬로 연결되고, 상기 풀업 구동 신호에 의해 구동되며, 상기 풀업 저항 증가 신호 및 상기 풀업 저항 감소 신호에 의해 제어되어 상기 전원 전압단과 상기 제1노드를 전기적으로 연결하는 복수개의 풀업 스위치부;상기 제1노드와 출력 노드 사이에 연결되는 제1저항;접지 전압단과 제2노드 사이에 병렬로 연결되고, 상기 풀다운 구동 신호에 의해 구동되며, 상기 풀다운 저항 증가 신호 및 상기 풀다운 저항 감소 신호에 의해 제어되어 상기 접지 전압단과 상기 제2노드를 전기적으로 연결하는 복수개의 풀다운 스위치부; 및상기 제2노드와 상기 출력 노드 사이에 연결되는 제2저항;을 포함하여 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 17 항에 있어서,상기 풀업 스위치부는 게이트로 인가되는 상기 풀업 구동 신호와 상기 풀업 저항 증가 신호 및 상기 풀업 저항 감소 신호에 의해 제어되어, 상기 제1노드로 상기 전원 전압을 전달하는 PMOS 트랜지스터로 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
- 제 17 항에 있어서,상기 풀다운 스위치부는 게이트로 인가되는 상기 풀다운 구동 신호와 상기 풀다운 저항 증가 신호 및 상기 풀다운 저항 감소 신호에 의해 제어되어, 상기 제2노드로 상기 접지 전압을 전달하는 NMOS 트랜지스터로 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
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- 삭제
- 테스트 신호에 의하여 풀업 저항값을 증가 또는 감소시키는 풀업 저항부 및 상기 풀업 저항부와 공통 노드를 통하여 연결되고 상기 테스트 신호에 의하여 풀다운 저항값을 증가 또는 감소시키는 풀다운 저항부를 포함하고,상기 테스트 신호는 확장 모드 레지스터 세트로부터 출력되며 선택적으로 활성화되는 저항 증가 신호 및 저항 감소 신호를 포함하며, 상기 풀업 저항부 및 상기 풀다운 저항부 각각은공통 스위치 소자;상기 공통 스위치 소자와 병렬로 연결되며 상기 저항 증가 신호에 의해 제어되어 상기 풀업/풀다운 저항값을 증가시키는 하나 이상의 제1 스위치 소자;상기 공통 스위치와 병렬로 연결되며 상기 저항 감소 신호에 의해 제어되어 상기 풀업/풀다운 저항값을 감소시키는 하나 이상의 제2 스위치 소자; 및상기 공통 스위치 소자와 상기 제1 및 제2 스위치 소자에 일단이 연결되고 상기 공통 노드에 타단이 연결된 저항;를 포함함을 특징으로 하는 온 다이 터미네이션 장치.
- 삭제
- 제 22 항에 있어서,상기 풀업 저항부의 스위치 소자는 PMOS 트랜지스터이며, 상기 풀다운 저항부의 스위치 소자는 NMOS 트랜지스터로 구성됨을 특징으로 하는 온 다이 터미네이션 장치.
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8922240B2 (en) | 2011-12-21 | 2014-12-30 | SK Hynix Inc. | Termination circuit |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101699033B1 (ko) * | 2009-11-30 | 2017-01-24 | 에스케이하이닉스 주식회사 | 출력 드라이버 |
| KR101789077B1 (ko) * | 2010-02-23 | 2017-11-20 | 삼성전자주식회사 | 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법 |
| US8531898B2 (en) * | 2010-04-02 | 2013-09-10 | Samsung Electronics Co., Ltd. | On-die termination circuit, data output buffer and semiconductor memory device |
| KR20110111217A (ko) * | 2010-04-02 | 2011-10-10 | 삼성전자주식회사 | 메모리 시스템 |
| US9166565B2 (en) * | 2013-10-17 | 2015-10-20 | Qualcomm Incorporated | Calibrated output driver with enhanced reliability and density |
| CN111128270A (zh) * | 2018-10-31 | 2020-05-08 | 长鑫存储技术有限公司 | 片内终结电阻精度调整电路及存储器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157206A (en) | 1998-12-31 | 2000-12-05 | Intel Corporation | On-chip termination |
| KR20040095912A (ko) * | 2003-04-29 | 2004-11-16 | 주식회사 하이닉스반도체 | 온 디램 터미네이션 저항 조정 회로 및 그 방법 |
| KR20050001167A (ko) * | 2003-06-27 | 2005-01-06 | 삼성전자주식회사 | 반도체 메모리 소자의 종단장치 |
| JP2005039549A (ja) | 2003-07-15 | 2005-02-10 | Renesas Technology Corp | 半導体集積回路装置 |
| KR20050064897A (ko) * | 2003-12-24 | 2005-06-29 | 삼성전자주식회사 | 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수있는반도체 메모리 장치 및 입력버퍼의 이득조절 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583636B1 (ko) * | 2003-08-19 | 2006-05-26 | 삼성전자주식회사 | 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치 |
| KR100753035B1 (ko) * | 2005-09-29 | 2007-08-30 | 주식회사 하이닉스반도체 | 온-다이 터미네이션 테스트 장치 |
| KR100733430B1 (ko) * | 2005-09-29 | 2007-06-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100801033B1 (ko) * | 2005-11-03 | 2008-02-04 | 삼성전자주식회사 | 경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를테스트할 수 있는 반도체 장치, 이를 구비한 테스트시스템, 및 테스트 방법 |
-
2007
- 2007-06-29 KR KR1020070065406A patent/KR100861308B1/ko active IP Right Grant
- 2007-12-26 US US11/964,083 patent/US7602208B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157206A (en) | 1998-12-31 | 2000-12-05 | Intel Corporation | On-chip termination |
| KR20040095912A (ko) * | 2003-04-29 | 2004-11-16 | 주식회사 하이닉스반도체 | 온 디램 터미네이션 저항 조정 회로 및 그 방법 |
| KR20050001167A (ko) * | 2003-06-27 | 2005-01-06 | 삼성전자주식회사 | 반도체 메모리 소자의 종단장치 |
| JP2005039549A (ja) | 2003-07-15 | 2005-02-10 | Renesas Technology Corp | 半導体集積回路装置 |
| KR20050064897A (ko) * | 2003-12-24 | 2005-06-29 | 삼성전자주식회사 | 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수있는반도체 메모리 장치 및 입력버퍼의 이득조절 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8922240B2 (en) | 2011-12-21 | 2014-12-30 | SK Hynix Inc. | Termination circuit |
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