KR100801033B1 - 경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를테스트할 수 있는 반도체 장치, 이를 구비한 테스트시스템, 및 테스트 방법 - Google Patents

경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를테스트할 수 있는 반도체 장치, 이를 구비한 테스트시스템, 및 테스트 방법 Download PDF

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Abstract

경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를 테스트하는 반도체 장치 및 이를 구비한 검사 시스템이 개시되어 있다. 반도체 장치는 종단 임피던스 제어회로, 온 다이 터미네이션 회로, 및 경계 스캔 회로를 구비한다. 종단 임피던스 제어회로는 테스트 모드 커맨드에 응답하여 종단 임피던스 제어신호를 발생시킨다. 온 다이 터미네이션 회로는 복수의 입출력 패드에 결합되어 있고 종단 임피던스 제어신호에 응답하여 복수의 종단 임피던스를 발생시킨다. 경계 스캔 회로는 종단 임피던스들을 저장하고 순차적으로 출력한다. 따라서, 반도체 장치는 보다 적은 핀을 사용하여 온 다이 터미네이션 회로를 정확하게 테스트 할 수 있고 테스트 시간을 줄일 수 있다.

Description

경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를 테스트할 수 있는 반도체 장치, 이를 구비한 테스트 시스템, 및 테스트 방법{SEMICONDUCTOR DEVICE CAPABLE OF TESTING ON DIE TERMINATION CIRCUIT USING A BOUNDARY SCAN CIRCUIT, TEST SYSTEM AND TEST METHOD HAVING THE SAME}
도 1은 종래의 반도체 장치에 포함된 온 다이 터미네이션 회로의 구조를 나타내는 회로도이다.
도 2는 온 다이 터미네이션 회로와 경계 스캔 회로를 가지는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 구비한 온 다이 터미네이션 검사 시스템을 나타내는 블록도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 온 다이 터미네이션 회로의 하나의 실시예를 나타내는 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함되어 있는 종단 임피던스 제어회로의 하나의 실시예를 나타내는 블록도이다.
도 5는 도 4의 종단 임피던스 제어회로에 포함되어 있는 자기 조정부의 하나의 실시예를 나타내는 회로도이다.
도 6은 온 다이 터미네이션 회로와 경계 스캔 회로를 가지는 본 발명의 다른 하나의 실시예에 따른 반도체 메모리 장치를 구비한 온 다이 터미네이션 검사 시스 템을 나타내는 블록도이다.
도 7은 도 6에 도시된 반도체 메모리 장치에 포함된 온 다이 터미네이션 회로의 하나의 실시예를 나타내는 회로도이다.
도 8은 도 6에 도시된 반도체 메모리 장치에 포함되어 있는 종단 임피던스 제어회로의 하나의 실시예를 나타내는 블록도이다.
도 9는 도 8의 종단 임피던스 제어회로에 포함되어 있는 자기 조정부의 하나의 실시예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000, 3000 : 반도체 메모리 장치
1100, 3100 : 온 다이 터미네이션 회로
1110, 1130, 1130, 3110, 3120, 3130, 3140 : 터미네이션 회로
1200, 3200 : 종단 임피던스 제어회로
1300, 3300 : 경계 스캔 회로(1300)
1310, 1320, 1330, 3310, 3320, 3330, 3340 : 경계 스캔 레지스터
1410, 1420, 1430, 1440, 1450, 3410, 3420, 3430, 3440, 3450 : 패드
2000 : 검사 장비
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 온 다이 터미네 이션(on die termination) 회로의 테스트 회로 및 그 테스트 방법에 관한 것이다.
신호의 전달속도를 높이기 위해서 반도체 장치들 간에 전송되는 신호의 스윙 폭은 점차 감소하고 있다. 신호의 스윙 폭이 줄어들수록 반도체 장치는 외부 노이즈에 대한 영향을 많이 받게 되고, 반도체 장치들 간의 임피던스 부정합(mismatching)에 기인하는 신호의 반사도 증가하게 된다. 반도체 장치들 간에 임피던스 부정합이 존재하면 신호의 고속전송이 어렵고 반도체 장치로부터 출력되는 데이터가 왜곡되어 전송 오류가 발생할 수 있다.
따라서, 반도체 장치들 간의 임피던스를 매칭시키고 신호의 전송과정에서 발생되는 반사파(reflection wave)의 양도 줄이기 위해 전자 장치 내에 터미네이션(termination) 회로가 사용되고 있다.
이러한 목적을 위해 반도체 장치, 특히 패드들에 결합된 온 다이 터미네이션 회로들을 구비한 반도체 메모리 장치가 생산되고 있다.
도 1은 종래의 반도체 장치에 포함된 온 다이 터미네이션 회로의 구조를 나타내는 회로도로서 한국공개특허 제2003-0096064호에 개시되어 있다. 도 1을 참조하면, 온 다이 터미네이션 회로는 PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1), 인버터(2), 저항들(R1, R2), 및 패드(4)를 구비한다. 저항들(R1, R2)은 임피던스 매칭을 위한 터미네이션 저항들이다. 도 1의 온 다이 터미네이션 회로의 동작은 다음과 같다. 온 다이 터미네이션 제어신호(ODT_EN)가 로직 "로우" 상태이면, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)는 모두 오프되어 온 다이 터미네이션 동작은 수행되지 않는다. 온 다이 터미네이션 제어신호(ODT_EN)가 로직 "하이" 상태 이면, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)는 모두 온되어 패드(4)에 인가되는 신호는 저항(R1)과 저항(R2)에 의해 분배된 전압으로 종단된다(terminated). 터미네이션 전압은 전원전압(VDDQ)과 접지전압 사이의 값을 가지며, 저항(R1)과 저항(R2)이 동일한 저항 값을 가지면 전원전압의 1/2인 전압 레벨을 가진다. 즉, 도 1의 온 다이 터미네이션 회로는 병렬 연결된 두 저항(R1, R2)으로 원하는 터미네이션 저항 값을 구현한다. 일반적으로 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)는 온 저항을 줄이기 위해 큰 사이즈를 갖는 트랜지스터를 사용한다. 패드(4)를 통해 인가되는 신호를 터미네이션 할 경우에는 로직 '하이" 상태의 온 다이 터미네이션 제어신호(ODT_EN)를 인가하여 패드(4)를 통해 인가되는 신호를 소정의 전압 레벨로 터미네이션시키고, 패드(4)를 통해 인가되는 신호를 터미네이션하지 않을 경우에는 로직 '로우" 상태의 온 다이 터미네이션 제어신호(ODT_EN)를 인가하여 온 다이 터미네이션 회로가 동작하지 않도록 한다.
반도체 장치들 간의 임피던스 매칭을 위하여 반도체 장치 내에 온 다이 터미네이션 회로를 포함시키기 때문에, 온 다이 터미네이션 회로를 테스트할 필요가 있다. 온 다이 터미네이션 회로들에 결합된 핀들을 각각 따로따로 테스트하는 것은 어려운 일이다. 예를 들어, 수십 개의 핀들을 포함하는 반도체 메모리 장치 수백 개를 동시에 검사할 경우, 동시에 검사해야 할 핀의 수는 수천 개에 이른다. 이렇게 수많은 다른 핀들을 사용하여 온 다이 터미네이션 회로의 불량 유무를 검사하는 것은 검사의 정확도를 줄일 수 있다.
따라서, 보다 적은 수의 핀을 사용하여 정확하게 온 다이 터미네이션 회로의 불량 유무를 검사할 수 있는 반도체 장치가 요구된다.
본 발명의 목적은 보다 적은 핀을 사용하여 온 다이 터미네이션 회로를 정확하게 테스트 할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 보다 적은 핀을 사용하여 온 다이 터미네이션 회로를 정확하게 테스트 할 수 있는 온 다이 터미네이션 검사 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 보다 적은 핀을 사용하여 온 다이 터미네이션 회로를 정확하게 테스트 할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 장치는 종단 임피던스 제어회로, 온 다이 터미네이션 회로, 및 경계 스캔 회로를 구비한다.
종단 임피던스 제어회로는 테스트 모드 커맨드에 응답하여 종단 임피던스 제어신호를 발생시킨다. 온 다이 터미네이션 회로는 복수의 입출력 패드에 결합되어 있고 상기 종단 임피던스 제어신호에 응답하여 복수의 종단 임피던스를 발생시킨다. 경계 스캔 회로는 상기 종단 임피던스들을 저장하고 순차적으로 출력한다.
본 발명의 하나의 실시형태에 따른 테스트 시스템은 반도체 메모리 장치 및 검사 장비를 구비한다.
반도체 메모리 장치는 종단 임피던스 제어회로, 온 다이 터미네이션 회로, 및 경계 스캔 회로를 구비한다. 종단 임피던스 제어회로는 테스트 모드 커맨드에 응답하여 종단 임피던스 제어신호를 발생시킨다. 온 다이 터미네이션 회로는 복수의 입출력 패드에 결합되어 있고 상기 종단 임피던스 제어신호에 응답하여 복수의 종단 임피던스를 발생시킨다. 경계 스캔 회로는 상기 종단 임피던스들을 저장하고 순차적으로 출력한다. 검사 장비는 상기 테스트 모드 커맨드를 발생시켜 상기 반도체 메모리 장치에 제공하고 상기 종단 임피던스들을 측정한다.
본 발명의 하나의 실시형태에 따른 테스트 방법은 테스트 모드 커맨드를 발생시키는 단계, 상기 테스트 모드 커맨드에 응답하여 종단 임피던스 제어신호를 발생시키는 단계, 상기 종단 임피던스 제어신호에 응답하여 복수의 종단 임피던스를 발생시키는 단계, 경계 스캔 회로를 이용하여 상기 종단 임피던스들을 저장하고 순차적으로 출력하는 단계, 및 상기 종단 임피던스들을 측정하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 온 다이 터미네이션 회로와 경계 스캔 회로를 가지는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 구비한 온 다이 터미네이션 검사 시스템을 나타내는 블록도이다.
도 2를 참조하면, 온 다이 터미네이션 검사 시스템은 반도체 메모리 장치(1000)와 검사 장비(2000)를 구비한다. 반도체 메모리 장치(1000)는 온 다이 터미네이션 회로(1100), 종단 임피던스 제어회로(1200), 경계 스캔 회로(1300), 및 패드들(1410, 1420, 1430, 1440, 1450)을 구비한다. 검사 장비(2000)는 패드들(1420, 1430, 1440)에 연결된 저항들(R3, R4, R5)을 구비한다. 온 다이 터미네이션 회로(1100)는 패드들(1420, 1430, 1440)에 연결된 터미네이션 회로들(1110, 1120, 1130)을 포함한다. 경계 스캔 회로(1300)는 경계 스캔 레지스터들(boundary scan registers)(1310, 1320, 1330)을 구비한다.
종단 임피던스 제어회로(1200)는 패드(1410)를 통해 외부 저항(Rext)과 결합될 수 있다. 패드들(1410, 1420, 1430, 1440, 1450)은 핀들(미도시)을 통해 반도체 장치의 외부와 신호를 전달할 수 있다.
종단 임피던스 제어회로(1200)는 테스트 모드 커맨드(CMD)에 응답하여 종단 임피던스 제어신호들(ICONPi, ICONNi)을 발생시킨다. 온 다이 터미네이션 회로(1100)는 복수의 입출력 패드(1420, 1430, 1440)에 결합되어 있고, 종단 임피던스 제어신호들(ICONPi, ICONNi)에 응답하여 복수의 종단 임피던스(ODTO1~ODTOm)를 발생시킨다. 경계 스캔 회로(1300)는 테스트 모드 커맨드(CMD)가 인에이블 되었을 때 종단 임피던스들(ODTO1~ODTOm)을 저장하고 패드(1450)를 통해 순차적으로 출력한다. 일반적으로 반도체 장치는 핀들의 콘텍 불량 유무를 테스트하기 위해 반도체 장치 내에 있는 패드들에 결합된 경계 스캔 회로(1300)를 구비한다.
검사 장비(2000)는 테스트 모드 커맨드(CMD)를 발생시켜 반도체 메모리 장치(1000)에 제공하고 종단 임피던스들(ODTO1~ODTOm)을 측정한다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 온 다이 터미네이션 회로(1110)의 하나의 실시예를 나타내는 회로도이다.
도 3을 참조하면, 터미네이션 회로(1110)는 복수의 터미네이션 회로 가지(branch)(1111~1113)를 구비한다. 터미네이션 회로 가지(1111)는 라인(L2)과 전원전압(VDDQ) 사이에 직렬로 결합된 PMOS 트랜지스터(MP11)와 저항(R11), 및 라인 (L2)과 접지전압(VSS) 사이에 직렬로 결합된 저항(R12)과 NMOS 트랜지스터(MN11)를 구비한다. 터미네이션 회로 가지(1112)는 라인(L2)과 전원전압(VDDQ) 사이에 직렬로 결합된 PMOS 트랜지스터(MP12)와 저항(R13), 및 라인(L2)과 접지전압(VSS) 사이에 직렬로 결합된 저항(R14)과 NMOS 트랜지스터(MN12)를 구비한다. 터미네이션 회로 가지(1113)는 라인(L2)과 전원전압(VDDQ) 사이에 직렬로 결합된 PMOS 트랜지스터(MP13)와 저항(R15), 및 라인(L2)과 접지전압(VSS) 사이에 직렬로 결합된 저항(R16)과 NMOS 트랜지스터(MN13)를 구비한다.
이하, 도 3의 온 다이 터미네이션 회로(1110)의 동작을 설명한다.
라인(L2)은 패드(도 2의 1420)를 통해 검사 장비(2000)에 결합되어 있다.
종단 임피던스 제어신호들(ICONP1~ICONPn)이 모두 로직 "하이" 상태이고, 종단 임피던스 제어신호들(ICONN1~ICONNn)이 모두 로직 "로우" 상태이면 PMOS 트랜지스터들(MP11, MP12, MP13)과 NMOS 트랜지스터들(MN11, MN12, MN13)은 모두 오프 상태가 된다. 이 때는 저항들(R11~R16)은 패드(도 2의 1420)에 연결된 라인(L2)에 영향을 주지 않는다. 즉, 이 때는 온 다이 터미네이션 회로가 동작하지 않는다.
종단 임피던스 제어신호(ICONP1)가 로직 "로우" 상태이고, 종단 임피던스 제어신호(ICONN1)가 로직 "하이" 상태이면 PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN11)가 턴 온되어 터미네이션 회로 가지(1111)가 라인(L2)에 종단 임피던스를 제공한다. 이 때, 종단 임피던스의 값은 서로 병렬 연결된 두 저항(R11, R12)에 의해 결정된다.
종단 임피던스 제어신호(ICONP2)가 로직 "로우" 상태이고, 종단 임피던스 제 어신호(ICONN2)가 로직 "하이" 상태이면, PMOS 트랜지스터(MP12)와 NMOS 트랜지스터(MN12)가 턴 온되어 터미네이션 회로 가지(1112)가 라인(L2)에 종단 임피던스를 제공한다. 이 때, 종단 임피던스의 값은 서로 병렬 연결된 두 저항(R13, R14)에 의해 결정된다.
종단 임피던스 제어신호(ICONP1)와 종단 임피던스 제어신호(ICONP2)가 로직 "로우" 상태이고, 종단 임피던스 제어신호(ICONN1)와 종단 임피던스 제어신호(ICONN2)가 로직 "하이" 상태이면, PMOS 트랜지스터들(MP11, MP12)과 NMOS 트랜지스터들(MN11, MN12)이 턴 온되어 터미네이션 회로 가지(1111)와 터미네이션 회로 가지(1112)가 라인(L2)에 종단 임피던스를 제공한다.
이런 식으로, 도 3의 온 다이 터미네이션 회로(1110)는 종단 임피던스 제어신호들(ICONP1~ICONPn)의 로직 값에 응답하여 다양한 종단 임피던스를 발생시킬 수 있다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함되어 있는 종단 임피던스 제어회로(1200)의 하나의 실시예를 나타내는 블록도이다.
도 4를 참조하면, 종단 임피던스 제어회로(1200)는 모드 레지스터 세트 회로(1210), 자기 조정부(1220), 및 멀티플렉서(1230)를 구비한다.
이하, 도 4의 종단 임피던스 제어회로(1200)의 동작을 설명한다.
모드 레지스터 세트(mode register set) 회로(1210)는 테스트 모드 커맨드(CMD)에 응답하여 모드 레지스터 셋 신호(MRSi)를 발생시킨다. 자기 조정부(1220)는 셀프 터미네이션 조절을 위한 제 1 셀프 가변 제어신호(CONPi) 및 제 2 셀프 가 변 제어신호(CONNi)를 발생시킨다. 멀티플렉서(1230)는 모드 레지스터 셋 신호(MRSi)에 응답하여 제 1 및 제 2 셀프 가변 제어신호(CONPi, CONNi)를 멀티플렉싱하여 종단 임피던스 제어신호들(ICONPi, ICONNi)를 발생시킨다.
도 5는 도 4의 종단 임피던스 제어회로에 포함되어 있는 자기 조정부(1220)의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, 자기 조정부(1220)는 제 1 및 제 2 자기 조정 회로(1221, 1222), 비교기들(1223, 1225), 업/다운 카운터들(1224, 1226)을 구비한다.
이하, 도 5의 자기 조정부(1220)의 동작을 설명한다.
제 2 자기 조정 회로(1222)에 대한 임피던스 제어가 수행된 후 제 1 자기 조정 회로(1221)에 대한 임피던스 제어가 수행된다. 예를 들어, 패드(1410)에 연결된 외부 저항(Rext)의 저항 값을 140Ω으로 설정하고, 제 2 자기 조정 회로(1221)에 대하여 70 Ω을 목표로 임피던스 매칭을 행할 경우, 제 1 비교기(1223)는 패드(1410)의 전압과 기준전압(VREF)을 비교하여 비교신호(UP1/DN1)를 발생시킨다. 상기 패드(1410)의 전압이 70Ω보다 낮은 저항 값에 의해 생성된 전압이라면, 비교신호(UP1/DN1)는 로직 "로우"인 신호, 즉 업 신호로서 출력되어 제 1 업/다운 카운터(1224)에 제공된다. 제 1 업/다운 카운터(1224)는 업 신호에 응답하여 업 카운팅 동작을 행하고 PMOS 트랜지스터 어레이를 제어하기 위한 제 1 셀프 가변 제어신호(CONPi)를 발생시킨다. 따라서, 제 1 및 제 2 자기조정 회로(1221, 1222) 내에 있는 PMOS 트랜지스터들(MP21, MP22, MP23, MP24, MP25, MP26) 중에서 선택된 트랜지스터가 턴온된다. 예를 들어, 제 1 셀프 가변 제어신호(CONPi) 중 신호(CONP1)만이 로직 "로우" 상태이면, PMOS 트랜지스터들(MP21, MP24)이 턴온되어 저항(RP11)이 전기적으로 전원전압(VDDQ)에 연결된다. 결국, 패드(1410)의 전압이 70Ω의 저항에 대응하는 전압이 되면 비교신호(UP1/DN1)는 업 신호(UP1)와 다운 신호(DN1) 사이에서 진동하고 제 1 업/다운 카운터(1224)는 제 2 자기조정 회로(1222)에 대한 임피던스 제어가 완료되었음을 나타내는 종료신호(END)를 출력한다. 제 2 비교기(1225)는 종료신호(END)에 응답하여 비교 동작을 시작한다. 제 2 비교기(1225)는 저항들(RPi)과 저항(RNi)의 연결점의 전압과 패드(1410)의 전압을 비교하여 비교신호(UP2/DN2)를 발생시킨다. 제 2 업/다운 카운터(1226)는 비교신호(UP2/DN2)에 응답하여 업 카운팅 동작을 행하고 NMOS 트랜지스터 어레이를 제어하기 위한 제 2 셀프 가변 제어신호(CONNi)를 발생시킨다. 따라서, 제 1 자기조정 회로(1221) 내에 있는 NMOS 트랜지스터들(MN21, MN22, MN23) 중에서 선택된 트랜지스터가 턴온된다. 제 1 및 제 2 자기조정 회로(1221, 1222) 내에 있는 MOS 트랜지스터들의 턴 온 또는 턴 오프 동작에 따라 전원전압(VDDQ)과 접지전압 사이에 연결된 저항 소자들의 병렬 합성 저항 값이 변화되므로 전원전압 및 온도의 변화에 따라 매칭되는 임피던스의 값도 변화된다. 제 1 및 제 2 셀프 가변 제어신호(CONPi, CONNi)는 멀티플렉서(도 4의 1230)에 제공된다.
이하, 도 2 내지 도 5를 참조하여 도 2에 도시되어 있는 온 다이 터미네이션 검사 시스템의 동작을 설명한다.
경계 스캔 회로(1300)는 반도체 장치는 핀들의 콘텍 불량 유무를 테스트하기 위해 반도체 장치 내에 있는 패드들에 결합된 회로일 수 있다.
경계 스캔 회로(1300)를 구성하는 경계 스캔 레지스터들(1310, 1320, 1330)은 각각 기본적으로 저장 기능, 및 쉬프트 기능을 가지며 스캔 체인(chain)을 형성한다. 경계 스캔 레지스터(1310)의 출력(BSO1)은 경계 스캔 레지스터(1320)에 입력되고, 경계 스캔 레지스터(1320)의 출력(BSO2)은 다음 경계 스캔 레지스터에 입력된다.
패드(1420)에 연결되어 있는 온 다이 터미네이션 회로(1110)가 검사 장비(2000)에 의해 테스트 대상으로 선택된 경우, 온 다이 터미네이션 회로(1110)의 출력인 종단 임피던스(ODTO1)가 경계 스캔 레지스터(1310)에 저장되었다가 쉬프트 동작에 의해 경계 스캔 레지스터들(1310, 1330)을 통과하여 출력된다. 경계 스캔 회로(1300)의 출력신호(BSOm)는 패드(1450)를 통해 검사 장비(2000)에 제공된다. 결국, 온 다이 터미네이션 회로(1110)의 출력인 종단 임피던스(ODTO1)가 패드(1450)를 통해 출력되고 검사 장비(2000)에 의해 측정된다.
패드(1430)에 연결되어 있는 온 다이 터미네이션 회로(1120)가 검사 장비(2000)에 의해 테스트 대상으로 선택된 경우, 온 다이 터미네이션 회로(1120)의 출력인 종단 임피던스(ODTO2)가 경계 스캔 레지스터(1320)에 저장되었다가 쉬프트 동작에 의해 경계 스캔 레지스터(1330)를 통과하여 출력된다. 결국, 온 다이 터미네이션 회로(1120)의 출력인 종단 임피던스(ODTO2)가 패드(1450)를 통해 출력되고 검사 장비(2000)에 의해 측정된다.
이와 같이, 도 2에 도시된 본 발명의 하나의 실시예에 따른 온 다이 터미네이션 검사 시스템은 경계 스캔 회로(1300)를 이용하여 하나의 패드(1450)를 사용하 여 반도체 메모리 장치(1000)의 패드들(1420, 1430, 1440)에 연결되어 있는 터미네이션 회로들(1110, 1120, 1130)의 종단 임피던스를 측정할 수 있다. 따라서, 반도체 메모리 장치(1000)는 패드(1450)에 결합된 하나의 핀을 사용하여 터미네이션 회로들(1110, 1120, 1130)의 불량유무를 테스트할 수 있다.
도 6은 온 다이 터미네이션 회로와 경계 스캔 회로를 가지는 본 발명의 다른 하나의 실시예에 따른 반도체 메모리 장치를 구비한 온 다이 터미네이션 검사 시스템을 나타내는 블록도이다.
도 6을 참조하면, 온 다이 터미네이션 검사 시스템은 반도체 메모리 장치(3000)와 검사 장비(2000)를 구비한다. 반도체 메모리 장치(3000)는 온 다이 터미네이션부(3100), 종단 임피던스 제어회로(3200), 경계 스캔 회로(3300), 및 패드들(3410, 3420, 3430, 3440, 3450)을 구비한다. 검사 장비(2000)는 패드들(3420, 3430, 3440)에 연결된 저항들(R3, R4, R5)을 구비한다. 온 다이 터미네이션부(3100)는 패드들(3420, 3430, 3440)에 연결된 터미네이션 회로들(3110, 3120, 3130)을 포함한다. 경계 스캔 회로(3300)는 경계 스캔 레지스터들(boundary scan registers)(3310, 3320, 3330)을 구비한다.
종단 임피던스 제어회로(3200)는 패드(3410)를 통해 외부 저항(Rext)과 결합될 수 있다. 패드들(3410, 3420, 3430, 3440, 3450)은 핀들(미도시)을 통해 반도체 장치의 외부와 신호를 전달할 수 있다.
도 6에 도시된 온 다이 터미네이션 검사 시스템은 도 2에 도시된 온 다이 터 미네이션 검사 시스템과 회로 구성이 유사하다. 그러나, 도 6에 도시된 온 다이 터미네이션 검사 시스템은 도 2에 도시된 온 다이 터미네이션 검사 시스템과 달리, 반도체 메모리 장치(3000) 내에 있는 온 다이 터미네이션 회로(3100)를 제어하기 위한 종단 임피던스 제어신호가 다르다. 도 6의 검사 시스템에서 검사하려고 하는 반도체 메모리 장치(3000)의 온 다이 터미네이션 회로(3100)가 PMOS 트랜지스터들을 포함하고 종단 임피던스 제어신호도 PMOS 트랜지스터를 제어하는 종단 임피던스 제어신호(ICONPi)만 구비한다.
종단 임피던스 제어회로(3200)는 테스트 모드 커맨드(CMD)에 응답하여 종단 임피던스 제어신호(ICONPi)를 발생시킨다. 온 다이 터미네이션 회로(3100)는 복수의 입출력 패드(3420, 3430, 3440)에 결합되어 있고, 종단 임피던스 제어신호들(ICONPi)에 응답하여 복수의 종단 임피던스(ODTO1~ODTOm)를 발생시킨다. 경계 스캔 회로(3300)는 테스트 모드 커맨드(CMD)가 인에이블 되었을 때 종단 임피던스들(ODTO1~ODTOm)을 저장하고 패드(3450)를 통해 순차적으로 출력한다. 일반적으로 반도체 장치는 핀들의 콘텍 불량 유무를 테스트하기 위해 반도체 장치 내에 있는 패드들에 결합된 경계 스캔 회로(3300)를 구비한다.
검사 장비(2000)는 테스트 모드 커맨드(CMD)를 발생시켜 반도체 메모리 장치(3000)에 제공하고 종단 임피던스들(ODTO1~ODTOm)을 측정한다.
도 7은 도 6에 도시된 반도체 메모리 장치에 포함된 온 다이 터미네이션 회로의 하나의 실시예를 나타내는 회로도이다.
도 7을 참조하면, 터미네이션 회로(3110)는 복수의 터미네이션 회로 가지 (branch)(3111~3113)를 구비한다. 터미네이션 회로 가지(3111)는 라인(L2)과 전원전압(VDDQ) 사이에 직렬로 결합된 PMOS 트랜지스터(MP31)와 저항(R31)을 구비한다. 터미네이션 회로 가지(3112)는 라인(L2)과 전원전압(VDDQ) 사이에 직렬로 결합된 PMOS 트랜지스터(MP32)와 저항(R32)을 구비한다. 터미네이션 회로 가지(3113)는 라인(L2)과 전원전압(VDDQ) 사이에 직렬로 결합된 PMOS 트랜지스터(MP33)와 저항(R33)을 구비한다.
이하, 도 7의 온 다이 터미네이션 회로(3110)의 동작을 설명한다.
라인(L2)은 패드(도 6의 3420)를 통해 검사 장비(2000)에 결합되어 있다.
종단 임피던스 제어신호들(ICONP1~ICONPn)이 모두 로직 "하이" 상태이면 PMOS 트랜지스터들(MP31, MP32, MP33)은 모두 오프 상태가 된다. 이 때는 저항들(R31~R33)은 패드(도 6의 3420)에 연결된 라인(L2)에 영향을 주지 않는다. 즉, 이 때는 온 다이 터미네이션 회로가 동작하지 않는다.
종단 임피던스 제어신호(ICONP1)가 로직 "로우" 상태이면, PMOS 트랜지스터(MP31)가 턴 온되어 터미네이션 회로 가지(3111)가 라인(L2)에 종단 임피던스를 제공한다. 이 때, 종단 임피던스의 값은 저항(R31)에 의해 결정된다.
종단 임피던스 제어신호(ICONP2)가 로직 "로우" 상태이면, PMOS 트랜지스터(MP32)가 턴 온되어 터미네이션 회로 가지(3112)가 라인(L2)에 종단 임피던스를 제공한다. 이 때, 종단 임피던스의 값은 저항(R32)에 의해 결정된다.
종단 임피던스 제어신호(ICONP1)와 종단 임피던스 제어신호(ICONP2)가 로직 "로우" 상태이면, PMOS 트랜지스터들(MP31, MP32)이 턴 온되어 터미네이션 회로 가 지(3111)와 터미네이션 회로 가지(3111)가 라인(L2)에 종단 임피던스를 제공한다.
이런 식으로, 도 3의 온 다이 터미네이션 회로(1110)는 종단 임피던스 제어신호들(ICONP1~ICONPn)의 로직 값에 응답하여 다양한 종단 임피던스를 발생시킬 수 있다.
도 8은 도 6에 도시된 반도체 메모리 장치(3000)에 포함되어 있는 종단 임피던스 제어회로의 하나의 실시예를 나타내는 블록도이다.
도 8을 참조하면, 종단 임피던스 제어회로(3200)는 모드 레지스터 세트(3210), 자기 조정부(3220), 및 멀티플렉서(3230)를 구비한다.
이하, 도 8의 종단 임피던스 제어회로(3200)의 동작을 설명한다.
모드 레지스터 세트(mode register set) 회로(3210)는 테스트 모드 커맨드(CMD)에 응답하여 모드 레지스터 셋 신호(MRSi)를 발생시킨다. 자기 조정부(3220)는 셀프 터미네이션 조절을 위한 셀프 가변 제어신호(CONPi)를 발생시킨다. 멀티플렉서(3230)는 모드 레지스터 셋 신호(MRSi)에 응답하여 셀프 가변 제어신호(CONPi)를 멀티플렉싱하여 종단 임피던스 제어신호(ICONPi)를 발생시킨다.
도 9는 도 8의 종단 임피던스 제어회로에 포함되어 있는 자기 조정부의 하나의 실시예를 나타내는 회로도이다.
도 9를 참조하면, 자기 조정부(3220)는 자기 조정 회로(3221), 비교기(3223), 업/다운 카운터(3224)를 구비한다.
이하, 도 9의 자기 조정부(3220)의 동작을 설명한다.
도 9의 자기 조정부(3220)에 포함된 자기 조정 회로(3221)는 PMOS 트랜지스 터들(MP24, MP25, MP26)을 포함한다.
예를 들어, 패드(3410)에 연결된 외부 저항(Rext)의 저항 값을 140Ω으로 설정하고, 자기 조정 회로(3221)에 대하여 70Ω을 목표로 임피던스 매칭을 행할 경우, 비교기(3223)는 패드(3410)의 전압과 기준전압(VREF)을 비교하여 비교신호(UP1/DN1)를 발생시킨다. 패드(3410)의 전압이 70Ω보다 낮은 저항 값에 의해 생성된 전압이라면, 비교신호(UP1/DN1)는 로직 "로우"인 신호, 즉 업 신호로서 출력되어 업/다운 카운터(3224)에 제공된다. 업/다운 카운터(3224)는 업 신호에 응답하여 업 카운팅 동작을 행하고 PMOS 트랜지스터 어레이를 제어하기 위한 셀프 가변 제어신호(CONPi)를 발생시킨다. 따라서, 자기조정 회로(3221) 내에 있는 PMOS 트랜지스터들(MP24, MP25, MP26) 중에서 선택된 트랜지스터가 턴온된다. 예를 들어, 셀프 가변 제어신호(CONPi) 중 신호(CONP1)만이 로직 "로우" 상태이면, PMOS 트랜지스터들(MP24)이 턴온되어 저항(RP11)이 전기적으로 전원전압(VDDQ)에 연결된다. 결국, 패드(3410)의 전압이 70Ω의 저항에 대응하는 전압이 되면 비교신호(UP1/DN1)는 업 신호(UP1)와 다운 신호(DN1) 사이에서 진동한다. 자기조정 회로(3221) 내에 있는 MOS 트랜지스터들의 턴 온 또는 턴 오프 동작에 따라 합성 저항 값이 변화되므로 전원전압 및 온도의 변화에 따라 매칭되는 임피던스의 값도 변화된다. 셀프 가변 제어신호(CONPi)는 멀티플렉서(도 8의 3230)에 제공된다.
상기에서는 반도체 메모리 장치를 예로 들어 경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를 테스트하는 기술에 대해 기술하였지만, 본 발명은 임의의 반도체 장치에 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 장치는 보다 적은 핀을 사용하여 온 다이 터미네이션 회로를 정확하게 테스트 할 수 있고 반도체 장치의 테스트 시간을 줄일 수 있다. 본 발명의 하나의 실시예에 따른 반도체 장치는 하나의 핀을 사용하여 온 다이 터미네이션 회로를 테스트 할 수 있다.

Claims (24)

  1. 테스트 모드 커맨드에 응답하여 종단 임피던스 제어신호를 발생시키는 종단 임피던스 제어회로;
    복수의 패드에 결합되어 있고 상기 종단 임피던스 제어신호에 응답하여 복수의 종단 임피던스를 발생시키는 온 다이 터미네이션 회로; 및
    서로 캐스케이드 연결되어 있는 경계 스캔 레지스터들을 구비하여 상기 종단 임피던스들을 상기 경계 스캔 레지스터들에 각각 저장하고 상기 저장된 종단 임피던스를 순차적으로 쉬프트 시켜 출력하는 경계 스캔 회로를 구비하고,
    상기 종단 임피던스들은 하나의 핀을 통해 출력되는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 종단 임피던스 제어신호는
    P 채널 트랜지스터 어레이를 제어하는 제 1 종단 임피던스 제어신호와 N 채널 트랜지스터 어레이를 제어하는 제 2 종단 임피던스 제어신호를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 온 다이 터미네이션 회로는
    상기 패드들에 각각 연결되어 있고 상기 복수의 종단 임피던스들 각각을 발생시키는 복수의 터미네이션 회로들을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 터미네이션 회로들 각각은
    상기 제 1 및 제 2 종단 임피던스 제어신호에 응답하여 상기 패드들 중 대응하는 패드에 연결된 제 1 노드에 소정의 임피던스를 제공하는 적어도 하나의 터미네이션 회로 가지를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 터미네이션 회로들 각각은
    제 1 전원전압과 상기 제 1 노드 사이에 직렬로 결합된 PMOS 트랜지스터와 제 1 저항, 및 상기 제 1 노드와 제 2 전원전압 사이에 직렬로 결합된 NMOS 트랜지스터와 제 2 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 종단 임피던스 제어회로는
    상기 테스트 모드 커맨드에 응답하여 모드 레지스터 셋 신호를 발생시키는 모드 레지스터 세트 회로;
    셀프 터미네이션 조절을 위한 제 1 및 제 2 셀프 가변 제어신호를 발생시키는 자기조정부; 및
    상기 모드 레지스터 세트 신호에 응답하여 상기 제 1 및 제 2 셀프 가변 제어신호를 멀티플렉싱하여 상기 종단 임피던스 제어신호들을 발생시키는 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 자기 조정부는
    반도체 장치 외부에 있는 외부 저항에 결합되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 종단 임피던스 제어신호는
    P 채널 트랜지스터 어레이를 제어하는 제 1 종단 임피던스 제어신호를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 온 다이 터미네이션 회로는
    상기 패드들에 각각 연결되어 있고 상기 복수의 종단 임피던스들 각각을 발생시키는 복수의 터미네이션 회로들을 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 터미네이션 회로들 각각은
    상기 제 1 종단 임피던스 제어신호에 응답하여 상기 패드들 중 대응하는 패드에 연결된 제 1 노드에 소정의 임피던스를 제공하는 적어도 하나의 터미네이션 회로 가지를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 터미네이션 회로들 각각은
    제 1 전원전압과 상기 제 1 노드 사이에 직렬로 결합된 PMOS 트랜지스터와 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서, 상기 종단 임피던스 제어회로는
    상기 테스트 모드 커맨드에 응답하여 모드 레지스터 셋 신호를 발생시키는 모드 레지스터 세트 회로;
    셀프 터미네이션 조절을 위한 제 1 셀프 가변 제어신호를 발생시키는 자기조정부; 및
    상기 모드 레지스터 세트 신호에 응답하여 상기 제 1 셀프 가변 제어신호를 멀티플렉싱하여 상기 종단 임피던스 제어신호들을 발생시키는 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 자기 조정부는
    반도체 장치 외부에 있는 외부 저항에 결합되어 있는 것을 특징으로 하는 반도체 장치.
  15. 삭제
  16. 삭제
  17. 테스트 모드 커맨드에 응답하여 종단 임피던스 제어신호를 발생시키는 종단 임피던스 제어회로;
    복수의 입출력 패드에 결합되어 있고 상기 종단 임피던스 제어신호에 응답하여 복수의 종단 임피던스를 발생시키는 온 다이 터미네이션 회로; 및
    서로 캐스케이드 연결되어 있는 경계 스캔 레지스터들을 구비하여 상기 종단 임피던스들을 상기 경계 스캔 레지스터들에 각각 저장하고 상기 저장된 종단 임피던스를 순차적으로 쉬프트 시켜 출력하는 경계 스캔 회로를 구비하고, 상기 종단 임피던스들은 하나의 핀을 통해 출력되는 반도체 메모리 장치; 및
    상기 테스트 모드 커맨드를 발생시켜 상기 반도체 메모리 장치에 제공하고 상기 종단 임피던스들을 측정하는 검사 장비를 구비하는 것을 특징으로 하는 테스트 시스템.
  18. 삭제
  19. 제 17 항에 있어서, 상기 종단 임피던스 제어신호는
    P 채널 트랜지스터 어레이를 제어하는 제 1 종단 임피던스 제어신호와 N 채널 트랜지스터 어레이를 제어하는 제 2 종단 임피던스 제어신호를 포함하는 것을 특징으로 하는 테스트 시스템.
  20. 제 17항에 있어서, 상기 종단 임피던스 제어신호는
    P 채널 트랜지스터 어레이를 제어하는 제 1 종단 임피던스 제어신호를 포함하는 것을 특징으로 하는 테스트 시스템.
  21. 삭제
  22. 삭제
  23. 테스트 모드 커맨드를 발생시키는 단계;
    상기 테스트 모드 커맨드에 응답하여 종단 임피던스 제어신호를 발생시키는 단계;
    상기 종단 임피던스 제어신호에 응답하여 복수의 종단 임피던스를 발생시키는 단계;
    서로 캐스케이드 연결되어 있는 경계 스캔 레지스터들을 구비한 경계 스캔 회로를 이용하여 상기 종단 임피던스들을 상기 경계 스캔 레지스터들에 각각 저장하고 상기 저장된 종단 임피던스를 순차적으로 쉬프트 시켜 하나의 핀을 통해 검사장비로 출력하는 단계; 및
    상기 종단 임피던스들을 측정하는 단계를 포함하는 것을 특징으로 하는 온 다이 터미네이션 테스트 방법.
  24. 제 23 항에 있어서, 상기 테스트 방법은
    측정하려는 반도체 장치의 패드에 결합되어 있는 저항의 제 1 단자를 로직 "로우" 상태로 설정하는 단계를 더 구비하는 것을 특징으로 하는 온 다이 터미네이션 테스트 방법.
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