KR20100027777A - 반도체 장치의 ｚｑ 캘리브레이션을 위한 구동 저항 측정 회로 및 방법 - Google Patents

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Abstract

본 발명의 실시예는 반도체 장치의 Rtt 미스매치의 수율 저하의 원인이 ZQ 캘리브레이션 회로의 구동 저항 RZQ에 의한 것인지, 아닌지 여부를 판단하기 위해 구동 저항을 측정하는 하는 회로 및 방법을 제안한다. 이를 위한 본 발명의 실시예에 따르면, 구동 저항 측정 회로는, 외부 저항이 접속 가능하도록 상기 반도체 장치의 외부에 노출되도록 구비된 ZQ 핀과, 미리 설정된 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성부와, 상기 ZQ 핀에 접속되며, 상기 ZQ 핀을 구동하기 위한 구동부와, 상기 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 구동부의 구동을 제어함으로써 상기 구동부의 저항을 측정가능하도록 하는 제어부를 포함한다.
캘리브레이션, Rtt 미스매치, RZQ, 테스트 모드

Description

반도체 장치의 ＺＱ 캘리브레이션을 위한 구동 저항 측정 회로 및 방법 {RZQ MEASURING CIRCUIT AND METHOD FOR ZQ CALIBRATION IN A SEMICONDUCTOR DEVICE}
본 발명의 실시예는 반도체 장치에 관한 것으로, 특히 상기 반도체 장치의 ZQ 캘리브레이션을 위한 구동 저항을 측정하는 회로 및 방법에 관한 것이다.
통상적으로 중앙처리장치, 메모리 및 게이트 어레이 등과 같이 집적회로(intergrated circuit) 칩으로 구현되는 다양한 반도체 장치들(semiconductor devices)은 퍼스널 컴퓨터, 서버, 워크스테이션 등과 같은 다양한 전기적 제품(electrical products)내로 합체되어 사용된다. 상기 전기적 제품의 동작 속도가 고속화됨에 따라 상기 반도체 장치들의 데이터 전송 속도도 매우 고속화되고 있는 추세이다.
상기 반도체 장치들의 고속 데이터 전송을 위해 데이터 신호는 소진폭화되고 있다. 데이터 신호의 진폭이 줄어들수록 외부 노이즈에 대한 영향이 증가되고, 반도체 장치들간의 전송로 임피던스와 반도체 장치의 출력 회로의 임피던스 사이의 임피던스 미스매치(impedance mismatch)가 발생할 가능성도 커진다. 상기 임피던스 미스매치를 조정하기 위하여 ZQ 캘리브레이션 회로가 사용될 수 있다. 상기 ZQ 캘리브레이션 회로는 DDR3(Double Data Rate 3) SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 장치의 ZQ 핀(또는 볼)을 사이에 두고 접속되는 저항들의 저항값이 동일하도록 조정함으로써 출력 드라이버나 온다이 터미네이션(on-die termination; 이하 'ODT'라 칭함) 회로의 저항값(DRAMs On-die Termination resistors; 이하 'Rtt'라 칭함)을 조정하는 기능을 수행한다.
DDR3 SDRAM에서 Rtt 미스매치의 검증은 ZQ 캘리브레이션 이후의 테스트모드(TM1)에서 유효(effective) Rtt를 구하고 이 구해진 유효 Rtt를 미리 정해진 Rtt 미스매치 공식에 대입함으로써 이루어질 수 있다. 다른 방식으로, 테스트모드(TM1)에서 데이터 출력을 위한 DQ 핀에 나타나는 레벨을 측정하고, Rtt 미스매치 스펙에 맞는 DQ 레벨을 예측하고, 상기 측정된 레벨과 예측된 레벨의 차이로부터 Rtt 미스매치를 검증할 수 있다. 이와 같이 Rtt 미스매치의 검증은 모두 DQ 핀을 이용하는 방식이다.
한편, Rtt 미스매치의 수율 저하(yield drop)는 데이터 출력 드라이버의 Rtt 뿐만 아니라 ZQ 캘리브레이션 회로의 풀업 구동부 저항(RZQ) 등과 같이 다양한 원인으로부터 비롯될 수 있다. 이러함에도 불구하고 Rtt 미스매치를 DQ 핀을 이용하여서만 검증하는 것은 바람직하지 않다. 따라서, Rtt 미스매치의 수율 저하의 원인이 ZQ 캘리브레이션 회로의 풀업 구동부 저항(RZQ)에 의한 것인지 여부를 판단할 필요성이 있다.
본 발명의 실시예는 반도체 장치의 Rtt 미스매치의 수율 저하의 원인이 ZQ 캘리브레이션 회로의 구동 저항(RZQ)에 의한 것인지, 아닌지 여부를 판단하기 위해 구동 저항을 측정하는 하는 회로 및 방법을 제안한다.
본 발명의 실시예의 일 측면에 따르면, 반도체 장치의 ZQ 캘리브레이션을 위한 구동 저항을 측정하는 회로는, 외부 저항이 접속 가능하도록 상기 반도체 장치의 외부에 노출되도록 구비된 ZQ 핀과, 미리 설정된 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성부와, 상기 ZQ 핀에 접속되며, 상기 ZQ 핀을 구동하기 위한 구동부와, 상기 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 구동부의 구동을 제어함으로써 상기 구동부의 저항을 측정가능하도록 하는 제어부를 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 반도체 장치의 ZQ 캘리브레이션을 위한 구동 저항을 측정하는 회로는, 외부 저항이 접속 가능하도록 상기 반도체 장치의 외부에 노출되는 ZQ 핀과, 상기 반도체 장치 내부의 미리 설정된 노드와, 상기 ZQ 핀에 접속되며 풀업 캘리브레이션 코드를 생성하는 풀업 캘리브레이션 코드 생성부와, 상기 노드에 접속되며 풀다운 캘리브레이션 코드를 생성하는 풀다운 캘리브레이션 코드 생성부와, 전원전압단과 상기 ZQ 핀의 사이에 접속되며, 상기 풀 업 캘리브레이션 코드에 응답하여 상기 ZQ 핀을 풀업 구동하는 제1 풀업 구동부와, 상기 풀업 캘리브레이션 코드 생성부와 상기 제1 풀업 구동부의 사이에 접속되며, 상기 풀업 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 제1 풀업 구동부의 구동을 제어함으로써 상기 제1 풀업 구동부의 저항을 측정가능하도록 하는 제어부와, 상기 전원전압단과 상기 노드의 사이에 접속되며, 상기 풀업 캘리브레이션 코드에 응답하여 상기 노드를 풀업 구동하는 제2 풀업 구동부와, 상기 노드와 접지단의 사이에 접속되며, 상기 풀다운 캘리브레이션 코드에 응답하여 상기 노드를 풀다운 구동하는 풀다운 구동부를 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 외부 저항이 접속 가능하도록 반도체 장치의 외부에 노출되도록 구비된 ZQ 핀과, 상기 ZQ 핀에 접속되며, 상기 ZQ 핀을 구동하기 위한 구동부를 포함하는 반도체 장치의 ZQ 캘리브레이션을 위한 구동 저항을 측정하는 방법은, 미리 설정된 캘리브레이션 코드를 생성하는 과정과, 상기 풀업 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 구동부의 구동을 제어하는 과정과, 상기 구동이 제어된 구동부의 저항을 측정하는 과정을 포함한다.
본 발명의 실시예의 다른 측면에 따르면, 외부 저항이 접속 가능하도록 반도체 장치의 외부에 노출되는 ZQ 핀과, 상기 반도체 장치 내부의 미리 설정된 노드와, 전원전압단과 상기 ZQ 핀의 사이에 접속되며, 풀업 캘리브레이션 코드에 응답하여 상기 ZQ 핀을 풀업 구동하는 제1 풀업 구동부와, 상기 전원전압단과 상기 노드의 사이에 접속되며, 상기 풀업 캘리브레이션 코드에 응답하여 상기 노드를 풀업 구동하는 제2 풀업 구동부와, 상기 노드와 접지단의 사이에 접속되며, 풀다운 캘리브레이션 코드에 응답하여 상기 노드를 풀다운 구동하는 풀다운 구동부를 포함하는 반도체 장치의 ZQ 캘리브레이션을 위한 구동 저항을 측정하는 방법은, 상기 풀업 캘리브레이션 코드를 생성하는 과정과, 상기 풀업 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 제1 풀업 구동부의 구동을 제어하는 과정과, 상기 구동이 제어된 제1 풀업 구동부의 저항을 측정하는 과정을 포함한다.
본 발명의 실시예는 데이터 출력 드라이버의 DQ 핀만을 이용하여 Rtt 미스매치를 검증하는 방식 대신에, ZQ 캘리브레이션 회로의 풀업 구동부 저항(RZQ)을 측정함으로써 검증한다. 이에 따라 Rtt 미스매치의 수율 저하의 원인이 이 풀업 구동부 저항에 의한 것인지, 아닌지 여부를 판단할 수 있고, 결과적으로 Rtt 미스매치의 수율을 향상시킬 수 있다.
이하 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 ZQ 캘리브레이션을 위한 구동 저항을 측정하는 회로의 구성을 보여주는 도면이다.
상기 도 1을 참조하면, 상기 구동 저항 측정 회로는 제1 풀업 구동부 PU1, 제2 풀업 구동부 PU2, 풀다운 구동부 PD, 기준전압 발생기 103, 비교기들 104,107, 카운터들 105,108, ZQ 핀 및 제어부 110을 포함한다. 상기 ZQ 핀은 반도체 장치의 칩 외부에 노출되어 구비됨으로써 외부 저항 101이 접속 가능하다. 상기 외부 저항 101은 ZQ 캘리브레이션을 위해 구비되는 저항으로, 예를 들어 240옴[Ω]의 저항값을 가질 수 있다.
기준전압 발생기 103, 비교기 104 및 카운터 105는 제1 노드 102를 통해 ZQ 핀에 접속되며, 풀업 캘리브레이션 코드 PCODE<0:N>을 생성하는 풀업 캘리브레이션 코드 생성부로서 동작한다. 상기 비교기 104는 상기 제1 노드 102에 나타나는 ZQ 핀의 전압과 상기 기준전압 발생기 103에 의해 발생된 기준 전압 VREF를 비교한다. 예를 들어, 상기 기준전압 VREF는 VDDQ/2로 설정될 수 있다. 상기 카운터 105는 상기 비교기 104의 비교 결과에 응답하여 카운트 동작을 수행하고, 상기 카운트 동작에 따른 결과를 상기 풀업 캘리브레이션 코드 PCODE<O:N>으로서 생성한다.
기준전압 발생기 103, 비교기 107 및 카운터 108은 제2 노드 106에 접속되며, 풀다운 캘리브레이션 코드 NCODE<0:N>을 생성하는 풀다운 캘리브레이션 코드 생성부로서 동작한다. 상기 비교기 107은 상기 제2 노드 106의 전압과 상기 기준전압 발생기 103에 의해 발생된 기준 전압 VREF를 비교한다. 예를 들어, 상기 기준전압 VREF는 VDDQ/2로 설정될 수 있다. 상기 카운터 108은 상기 비교기 107의 비교 결과에 응답하여 카운트 동작을 수행하고, 상기 카운트 동작에 따른 결과를 상기 풀다운 캘리브레이션 코드 NCODE<0:N>으로서 생성한다.
제어부 110은 상기 풀업 캘리브레이션 코드 생성부의 카운터 105와 상기 제1 풀업 구동부 PU1의 사이에 접속되며, 상기 풀업 캘리브레이션 코드 PCODE<0:N>가 입력됨에 응답하여 또는 테스트 모드(TM2)를 나타내는 제어신호 TMB에 응답하여 상기 제1 풀업 구동부 PU1의 구동을 제어한다. 상기 테스트 모드 제어신호 TMB에 응답하여 상기 제1 풀업 구동부 PU1의 구동이 제어됨에 따라 상기 제1 풀업 구동부 PU1의 저항이 측정 가능하다.
제1 풀업 구동부 PU1은 전원전압단 VDDQ와 상기 제1 노드 102를 통한 ZQ 핀의 사이에 접속되며, 상기 제어부 110의 제어하에 상기 ZQ 핀을 풀업 구동한다. 상기 제1 풀업 구동부 PU1은 병렬 접속된 다수의 PMOS 트랜지스터와 저항의 쌍들로 이루어진다. 상기 각 쌍의 PMOS 트랜지스터와 저항은 전원전압단 VDDQ와 상기 제1 노드 102의 사이에 직렬 접속된다. 상기 제1 풀업 구동부 PU1의 PMOS 트랜지스터들은 상기 제어부 110의 출력신호에 응답하여 턴온/턴오프된다. 즉, 상기 제1 풀업 구동부 PU1의 PMOS 트랜지스터들의 턴온/턴오프 동작은 상기 풀업 캘리브레이션 코드 PCODE<0:N> 또는 상기 테스트모드 제어신호 TMB에 응답하여 수행된다. 상기 제1 풀업 구동부 PU1의 PMOS 트랜지스터들이 턴온됨에 따라 상기 제1 풀업 구동부 PU1의 저항값이 캘리브레이션되고, 상기 제1 노드 102에 나타나는 전압은 변화한다. 상기 테스트 모드 제어신호 TMB에 응답하여 상기 제1 풀업 구동부 PU1의 PMOS 트랜지스터들이 스위칭 제어됨에 따라 상기 제1 풀업 구동부 PU1의 저항이 측정 가능하다.
상기 제1 풀업 구동부 PU1의 저항값에 대한 캘리브레이션 동작은 상기 제1 노드 102에 나타나는 전압이 상기 기준전압 VREF와 같아질 때까지, 즉 상기 제1 풀업 구동부 PU1의 전체 저항값과 상기 외부 저항 101의 저항값이 같아질 때까지 반복적으로 수행된다. 이러한 캘리브레이션 동작이 풀업 캘리브레이션 동작이다.
제2 풀업 구동부 PU2는 상기 전원전압단 VDDQ와 상기 제2 노드 106의 사이에 접속되며, 상기 풀업 캘리브레이션 코드 PCODE<0:N>에 응답하여 상기 제2 노드 106을 풀업 구동한다. 상기 제2 풀업 구동부 PU2는 병렬 접속된 다수의 PMOS 트랜지스터와 저항의 쌍들로 이루어진다. 상기 각 쌍의 PMOS 트랜지스터와 저항은 전원전압단 VDDQ와 상기 제2 노드 106의 사이에 직렬 접속된다. 상기 제2 풀업 구동부 PU2의 PMOS 트랜지스터들은 풀업 캘리브레이션 코드 PCODE<0:N>에 응답하여 턴온/턴오프된다. 상기 제2 풀업 구동부 PU2의 PMOS 트랜지스터들이 턴온됨에 따라 상기 제2 풀업 구동부 PU2의 저항값이 캘리브레이션되고, 상기 제2 노드 106에 나타나는 전압은 변화한다.
풀다운 구동부 PD는 상기 제2 노드 106과 접지단 VSSQ의 사이에 접속되며, 풀다운 캘리브레이션 코드 NCODE<0:N>에 응답하여 상기 제2 노드 106을 풀다운 구동한다. 상기 풀다운 구동부 PD는 병렬 접속된 다수의 저항과 NMOS 트랜지스터의 쌍들로 이루어진다. 상기 각 쌍의 저항과 NMOS 트랜지스터는 상기 제2 노드 106과 접지단 VSSQ의 사이에 직렬 접속된다. 상기 풀다운 구동부 PD의 NMOS 트랜지스터들은 풀다운 캘리브레이션 코드 NCODE<0:N>에 응답하여 턴온/턴오프된다. 상기 풀다운 구동부 PD의 NMOS 트랜지스터들이 턴온됨에 따라 상기 풀다운 구동부 PD의 저항값이 캘리브레이션되고, 상기 제2 노드 106에 나타나는 전압은 변화한다.
상기 제2 풀업 구동부 PU1의 저항값 및 상기 풀다운 구동부 PD의 저항값에 대한 캘리브레이션 동작은 상기 제2 노드 106에 나타나는 전압과 상기 기준전압 VREF가 같아질 때까지, 즉 상기 제2 풀업 구동부 PU2의 전체 저항값과 상기 풀다운 구동부 PD의 저항값이 같아질 때까지 반복적으로 수행된다. 이러한 캘리브레이션 동작이 풀다운 캘리브레이션 동작이다.
도 2는 도 1에 도시된 제어부 110의 구체적인 구성을 보여주는 도면이다.
상기 도 2를 참조하면, 상기 제어부 110은 낸드게이트 112와 인버터 114를 포함한다. 상기 낸드게이트 112는 상기 풀업 캘리브레이션 코드 생성부에 접속되며, 풀업 캘리브레이션 코드 PCODE<0:N>와 테스트 모드 제어신호 TMB를 입력하여 낸드게이팅 연산하여 출력한다. 상기 인버터 114는 상기 제1 풀업 구동부 PU1에 접속되며, 상기 낸드게이트 112에 의해 연산된 결과를 반전시켜 상기 제1 풀업 구동부 PU1으로 제공한다. 상기 낸드게이트 112의 출력에 응답하여 상기 제1 풀업 구동부 PU1은 풀업 구동한다. 상기 테스트 모드 제어신호 TMB에 응답하여 상기 제1 풀업 구동부 PU1의 구동이 제어됨에 따라 상기 제1 풀업 구동부 PU1의 저항이 측정 가능하다. 즉, 상기 제1 풀업 구동부 PU1의 저항 RZQ의 측정이 가능하다.
전형적으로 캘리브레이션 동작이 수행되는 경우, 풀업 캘리브레이션 코드 PCODE<0:N>은 "로우" 레벨이다. "로우" 레벨의 풀업 캘리브레이션 코드 PCODE<0:N>이 입력되는 경우 상기 낸드게이트 112는 "하이" 레벨의 신호를 출력하고, 상기 인버터 114는 "로우" 레벨의 신호를 출력한다. 상기 인버터 114로부터의 "로우" 레벨의 신호에 응답하여 상기 제1 풀업 구동부 PU1의 PMOS 트랜지스터 Q11은 턴온된다. 반면에, 캘리브레이션 동작의 완료를 나타내는 "하이" 레벨의 풀업 캘리브레이션 코드 PCODE<0:N>이 입력되는 경우 상기 낸드게이트 112는 "로우" 레벨의 신호를 출력하고, 상기 인버터 114는 "하이" 레벨의 신호를 출력한다. 상기 인버터 114로부터의 "하이" 레벨의 신호에 응답하여 상기 제1 풀업 구동부 PU1의 PMOS 트랜지스터 Q11은 턴오프된다.
상기 제1 풀업 구동부 PU1의 저항값 RZQ에 대한 풀업 캘리브레이션 동작은 상기 제1 노드 102에 나타나는 전압이 상기 기준전압 VREF와 같아질 때까지, 즉 상기 제1 풀업 구동부 PU1의 전체 저항값 RZQ와 상기 외부 저항 101의 저항값 RZQL이 같아질 때까지 반복적으로 수행된다. 상기 제1 풀업 구동부 PU1의 전체 저항값 RZQ는 PMOS 트랜지스터 Q11이 턴온되는 경우의 저항값 RZP와 내부 저항의 저항값 RZL을 합한 결과이다. 상기 풀업 캘리브레이션 동작을 위해 풀업 캘리브레이션 코드 PCODE<0:N>의 "로우" 레벨 구간은 적절하게 설정될 수 있다.
한편, 상기 캘리브레이션 동작이 완료된 이후 테스트 모드(TM2)를 나타내는 제어신호 TMB가 입력되는 경우, 즉 "로우" 레벨의 제어신호 TMB가 입력되는 경우 상기 제1 풀업 구동부 PU1의 PMOS 트랜지스터 Q11은 턴온된다. "로우" 레벨의 제어신호 TMB가 입력되는 경우 상기 낸드게이트 112는 "하이" 레벨의 신호를 출력하고, 상기 인버터 114는 "로우" 레벨의 신호를 출력한다. 상기 인버터 114로부터의 "로우" 레벨의 신호에 응답하여 상기 제1 풀업 구동부 PU1의 PMOS 트랜지스터 Q11은 턴온된다.
이와 같이 상기 테스트 모드 제어신호 TMB에 응답하여 상기 제1 풀업 구동부 PU1의 구동이 제어됨에 따라 상기 제1 풀업 구동부 PU1의 저항이 측정 가능하다. 즉, 상기 제1 풀업 구동부 PU1의 저항 RZQ의 측정이 가능하다. 이러한 RZQ의 측정을 통해 Rtt 미스매치를 정밀하게 분석할 수 있다.
도 3은 도 1에 도시된 회로와 연동하는 데이터 출력 드라이버의 구성의 일 예를 보여주는 도면이다.
상기 도 3을 참조하면, 상기 데이터 출력 드라이버는 PMOS 트랜지스터 Q21과, 2개의 저항들 R21,R22와, NMOS 트랜지스터 Q22를 포함한다. 상기 PMOS 트랜지스터 Q21과, 저항 R21은 전원전압단 VDDQ와 데이터 출력핀 DQ의 사이에 직렬 접속되며, PMOS 드라이버를 구성한다. 저항 R22와, NMOS 트랜지스터 Q22는 상기 데이터 출력핀 DQ와 접지단 VSSQ의 사이에 직렬 접속되며, NMOS 드라이버를 구성한다.
상기 PMOS 트랜지스터 Q21은 도 2에 도시된 ZQ 캘리브레이션 회로에 의해 생성되는 풀업 캘리브레이션 코드 PCODE<0:N>에 응답하여 턴온/턴오프된다. 상기 PMOS 트랜지스터 Q21은 도 1에 도시된 제2 풀업 구동부 PU2에 대응한다. 상기 NMOS 트랜지스터 Q22는 상기 풀업 캘리브레이션 코드 PCODE<0:N>의 반전결과인 PCODE_B<0:N>에 응답하여 턴온/턴오프된다. 상기 NMOS 트랜지스터 Q22는 도 1에 도시된 풀다운 구동부 PD에 대응한다. 상기 풀업 캘리브레이션 코드 PCODE<0:N>이 "로우" 레벨인 경우 상기 PMOS 트랜지스터 Q21은 턴온되고, 상기 NMOS 트랜지스터 Q22은 턴오프된다. 반면에, 상기 풀업 캘리브레이션 코드 PCODE<0:N>이 "하이" 레벨인 경우 상기 PMOS 트랜지스터 Q21은 턴오프되고, 상기 NMOS 트랜지스터 Q22는 턴온된다.
전술한 바와 같이, 본 발명의 실시예는 데이터 출력 드라이버의 DQ 핀만을 이용하여 Rtt 미스매치를 검증하는 방식 대신에, ZQ 캘리브레이션 회로의 풀업 구동부 저항(RZQ)을 측정함으로써 검증한다. 이에 따라 Rtt 미스매치의 수율 저하의 원인이 이 풀업 구동부 저항에 의한 것인지, 아닌지 여부를 판단할 수 있ㄱ고, 결과적으로 Rtt 미스매치의 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예는 ZQ 캘리브레이션 회로의 풀업 구동부의 구동을 제어하기 위한 제어부가 낸드게이트 및 인버터에 의해 구현되는 예로서 국한하여 설명하였다. 그러나, 캘리브레이션 코드에 응답하거나 테스트모드를 나타내는 제어신호에 응답하여 풀업 구동부의 구동을 제어하는 제어부의 구현은 다양한 형태로 가능할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 ZQ 캘리브레이션을 위한 구동 저항을 측정하는 회로의 구성을 보여주는 도면.
도 2는 도 1에 도시된 제어부 110의 구체적인 구성을 보여주는 도면.
도 3은 도 1에 도시된 회로와 연동하는 데이터 출력 드라이버의 구성의 일 예를 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명
PU1,PU2; 풀업 구동부 PD; 풀다운 구동부
103; 기준전압 발생기 104,107; 비교기
105,108; 카운터 110; 제어부

Claims (14)

  1. 외부 저항이 접속 가능하도록 반도체 장치의 외부에 노출되도록 구비된 ZQ 핀과,
    미리 설정된 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성부와,
    상기 ZQ 핀에 접속되며, 상기 ZQ 핀을 구동하기 위한 구동부와,
    상기 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 구동부의 구동을 제어함으로써 상기 구동부의 저항을 측정가능하도록 하는 제어부를 포함함을 특징으로 하는 구동 저항 측정 회로.
  2. 제1항에 있어서, 상기 제어부는,
    상기 캘리브레이션 코드와 상기 테스트 모드를 나타내는 제어신호를 입력하여 낸드게이팅 연산하는 낸드게이트와,
    상기 낸드게이트에 의해 연산된 결과를 반전시켜 상기 구동부로 제공하는 인버터를 포함함을 특징으로 하는 구동 저항 측정 회로.
  3. 제1항에 있어서, 상기 캘리브레이션 코드 생성부는,
    상기 ZQ 핀의 전압과 기준 전압을 비교하는 비교기와,
    상기 비교기의 비교 결과에 응답하여 카운트 동작을 수행하고, 상기 카운트 동작에 따른 결과를 상기 캘리브레이션 코드로서 생성하는 카운터를 포함함을 특징으로 하는 구동 저항 측정 회로.
  4. 제3항에 있어서, 상기 기준 전압을 발생하는 기준전압 발생기를 더 포함함을 특징으로 하는 구동 저항 측정 회로.
  5. 외부 저항이 접속 가능하도록 반도체 장치의 외부에 노출되는 ZQ 핀과,
    상기 반도체 장치 내부의 미리 설정된 노드와,
    상기 ZQ 핀에 접속되며 풀업 캘리브레이션 코드를 생성하는 풀업 캘리브레이션 코드 생성부와,
    상기 노드에 접속되며 풀다운 캘리브레이션 코드를 생성하는 풀다운 캘리브레이션 코드 생성부와,
    전원전압단과 상기 ZQ 핀의 사이에 접속되며, 상기 풀업 캘리브레이션 코드에 응답하여 상기 ZQ 핀을 풀업 구동하는 제1 풀업 구동부와,
    상기 풀업 캘리브레이션 코드 생성부와 상기 제1 풀업 구동부의 사이에 접속되며, 상기 풀업 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 제1 풀업 구동부의 구동을 제어함으로써 상기 제1 풀업 구동부의 저항을 측정 가능하도록 하는 제어부와,
    상기 전원전압단과 상기 노드의 사이에 접속되며, 상기 풀업 캘리브레이션 코드에 응답하여 상기 노드를 풀업 구동하는 제2 풀업 구동부와,
    상기 노드와 접지단의 사이에 접속되며, 상기 풀다운 캘리브레이션 코드에 응답하여 상기 노드를 풀다운 구동하는 풀다운 구동부를 포함함을 특징으로 하는 구동 저항 측정 회로.
  6. 제5항에 있어서, 상기 제어부는,
    상기 풀업 캘리브레이션 코드 생성부에 접속되며, 상기 풀업 캘리브레이션 코드와 상기 테스트 모드를 나타내는 제어신호를 입력하여 낸드게이팅 연산하는 낸드게이트와,
    상기 제1 풀업 구동부에 접속되며, 상기 낸드게이트에 의해 연산된 결과를 반전시켜 상기 제1 풀업 구동부로 제공하는 인버터를 포함함을 특징으로 하는 구동 저항 측정 회로.
  7. 제5항에 있어서, 상기 풀업 캘리브레이션 코드 생성부는,
    상기 ZQ 핀의 전압과 기준 전압을 비교하는 비교기와,
    상기 비교기의 비교 결과에 응답하여 카운트 동작을 수행하고, 상기 카운트 동작에 따른 결과를 상기 풀업 캘리브레이션 코드로서 생성하는 카운터를 포함함을 특징으로 하는 구동 저항 측정 회로.
  8. 제5항에 있어서, 상기 풀다운 캘리브레이션 코드 생성부는,
    상기 노드의 전압과 기준 전압을 비교하는 비교기와,
    상기 비교기의 비교 결과에 응답하여 카운트 동작을 수행하고, 상기 카운트 동작에 따른 결과를 상기 풀다운 캘리브레이션 코드로서 생성하는 카운터를 포함함을 특징으로 하는 구동 저항 측정 회로.
  9. 제7항 또는 제8항에 있어서, 상기 기준 전압을 발생하는 기준전압 발생기를 더 포함함을 특징으로 하는 구동 저항 측정 회로.
  10. 외부 저항이 접속 가능하도록 반도체 장치의 외부에 노출되도록 구비된 ZQ 핀과, 상기 ZQ 핀에 접속되며, 상기 ZQ 핀을 구동하기 위한 구동부를 포함하는 반도체 장치의 ZQ 캘리브레이션을 위한 구동 저항을 측정하는 방법에 있어서,
    미리 설정된 캘리브레이션 코드를 생성하는 과정과,
    상기 풀업 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 구동부의 구동을 제어하는 과정과,
    상기 구동이 제어된 구동부의 저항을 측정하는 과정을 포함함을 특징으로 하는 구동 저항 측정 방법.
  11. 제10항에 있어서, 상기 제어 과정은,
    상기 캘리브레이션 코드와 상기 테스트 모드를 나타내는 제어신호를 입력하여 낸드게이팅 연산하는 과정,
    상기 낸드게이팅 연산된 결과를 반전시켜 상기 구동부로 제공하는 과정을 포함함을 특징으로 하는 구동 저항 측정 방법.
  12. 외부 저항이 접속 가능하도록 반도체 장치의 외부에 노출되는 ZQ 핀과,
    상기 반도체 장치 내부의 미리 설정된 노드와,
    전원전압단과 상기 ZQ 핀의 사이에 접속되며, 풀업 캘리브레이션 코드에 응답하여 상기 ZQ 핀을 풀업 구동하는 제1 풀업 구동부와,
    상기 전원전압단과 상기 노드의 사이에 접속되며, 상기 풀업 캘리브레이션 코드에 응답하여 상기 노드를 풀업 구동하는 제2 풀업 구동부와,
    상기 노드와 접지단의 사이에 접속되며, 풀다운 캘리브레이션 코드에 응답하여 상기 노드를 풀다운 구동하는 풀다운 구동부를 포함하는 반도체 장치의 ZQ 캘리 브레이션을 위한 구동 저항을 측정하는 방법에 있어서,
    상기 풀업 캘리브레이션 코드를 생성하는 과정과,
    상기 풀업 캘리브레이션 코드에 응답하여 또는 미리 정해진 테스트 모드에서 상기 제1 풀업 구동부의 구동을 제어하는 과정과,
    상기 구동이 제어된 제1 풀업 구동부의 저항을 측정하는 과정을 포함함을 특징으로 하는 구동 저항 측정 방법.
  13. 제12항에 있어서, 상기 제어 과정은,
    상기 캘리브레이션 코드와 상기 테스트 모드를 나타내는 제어신호를 입력하여 낸드게이팅 연산하는 과정과,
    상기 낸드게이팅 연산된 결과를 반전시켜 상기 제1 풀업 구동부로 제공하는 과정을 포함함을 특징으로 하는 구동 저항 측정 방법.
  14. 제12항에 있어서, 상기 풀업 캘리브레이션 코드 생성 과정은,
    상기 ZQ 핀의 전압과 기준 전압을 비교하는 과정과,
    상기 비교 결과에 응답하여 카운트 동작을 수행하고, 상기 카운트 동작에 따른 결과를 상기 풀업 캘리브레이션 코드로서 생성하는 과정을 포함함을 특징으로 하는 구동 저항 측정 방법.
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* Cited by examiner, † Cited by third party
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KR101226273B1 (ko) * 2011-01-28 2013-01-25 에스케이하이닉스 주식회사 구동 코드 생성회로
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