KR100968419B1

KR100968419B1 - 병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션장치, 반도체 메모리 장치

Info

Publication number: KR100968419B1
Application number: KR1020080063123A
Authority: KR
Inventors: 최창규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-06-30
Filing date: 2008-06-30
Publication date: 2010-07-07
Also published as: US20090322375A1; US7772878B2; KR20100003029A

Abstract

본 발명은 공정 변화 등의 영향에 의한 저항값의 변화를 감소시킬 수 있는 병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션 장치, 반도체 메모리 장치에 관한 것으로서, 본 발명에 따른 병렬 저항 회로는 제어 코드에 응답해 각각 온/오프되며, 적어도 둘 이상의 비저항 값을 갖는 다수의 병렬저항수단을 포함하며 상기 다수의 병렬저항수단 중 적어도 하나 이상은 상기 비저항 값이 서로 다른 저항이 병렬로 연결되어 있다.

병렬저항수단, 비저항, 공정 변화, 터미네이션

Description

병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션 장치, 반도체 메모리 장치{Parallel Resistor Circuit and On Die Termination Device, On Die Termination Comprising The Same}

본 발명은 병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션 장치, 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 저항값의 에러를 감소시킬 수 있는 병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션 장치, 반도체 메모리 장치에 관한 것이다.

전기적 제품의 동작 스피드가 고속화 됨에 따라 반도체 장치간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호 전달에 걸리는 지연시간을 최소화하기 위해서이다. 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 부정합(impedance mismatching)에 따른 신호의 반사도 심각해진다. 임피던스 부정합은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 부정합이 발 생되면 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다.

그래서 동작스피드의 고속화가 요구되는 메모리 장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 정합회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

한편, ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도)조건이 변함에 따라 변화하는 풀업 및 풀다운 코드를 생성하는 것을 말한다. ZQ캘리브래이션 결과로 생성된 풀업 및 풀다운 코드에 의해 온 다이 터미네이션 장치의 저항값(메모리장치의 경우에는 DQ패드 쪽의 터미네이션 저항값)이 조절되고 임피던스 정합이 된다. (캘리브래이션을 위한 노드인 ZQ노드를 이용해서 캘리브래이션이 이루어지기 때문에 ZQ캘리브래이션이라 한다.)

도 1은 종래의 온 다이 터미네이션 장치에 대한 구성도이다.

도면에 도시된 바와 같이 종래의 온 다이 터미네이션 장치는 ZQ 캘리브래이션 동작을 수행하는 캘리브래이션부(101)와 터미네이션 동작을 수행하는 터미네이션부(131)로 구성된다.

먼저 캘리브래이션부(101)에 대해 살펴보면, 캘리브래이션부(101)는 제1풀 업 저항부(121), 제2풀업 저항부(123), 풀다운 저항부(125), 기준전압 발생기(103), 비교기(105, 107), 풀업 카운터(109), 풀다운 카운터(111)를 포함하여 ZQ 캘리브래이션 동작을 수행한다.

비교기(105)는 ZQ패드(ZQ노드의 칩 외부)에 연결된 기준저항(113)(일반적으로 240Ω)과 제1풀업 저항부(120)이 연결되어 생성되는 ZQ노드의 전압과 기준전압 발생기(103)에서 생성되는 기준전압(VREF, 일반적으로 VDDQ/2로 설정됨)을 비교하여 업/다운 신호(UP/DOWN)를 생성한다.

풀업 카운터(109)는 업/다운 신호(UP/DOWN)를 입력받아 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성한다. 풀업 캘리브래이션 코드(PCODE<0:N>)는 제1풀업 저항부(121)의 피모스 트랜지스터를 턴온/턴오프하여 병렬로 연결된 저항들을 온/오프(ON/OFF)하여 저항값을 조절한다. 조절된 제1풀업 저항부(121)의 저항값은 다시 ZQ노드의 전압에 영향을 주고 비교기(105)는 ZQ노드의 전압과 기준전압(VREF)을 비교하고 업/다운 신호(UP/DOWN)를 출력한다. 상기 과정을 거쳐 제1풀업 저항부(121)는 제1풀업 저항부(121)의 전체 저항값이 기준저항(113)의 저항값과 같아지도록 캘리브래이션(calibration) 된다.(풀업 캘리브래이션)

풀업 캘리브래이션 코드(PCODE<0:N>)는 제2풀업 저항부(123) (제1풀업 저항부(121)와 동일하게 구성되며 동일한 코드를 입력받게 되기 때문에 동일한 저항값을 가진다.)에 입력되며 제2풀업 저항부(123)의 전체 저항값을 결정한다. 이후 풀다운 캘리브래이션 동작이 수행된다. 풀다운 캘리브래이션 동작은 풀업 캘리브래이션 동작과 비슷하게 진행된다. 비교기(107)와 풀다운 카운터(111)를 사용하여 A 노드의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 저항부(125)의 전체 저항값이 제2풀업 저항부(123)의 전체 저항값과 같아지도록 캘리브래이션 된다.(풀다운 캘리브래이션)

터미네이션부(131)는 풀업 터미네이션 저항부(141)와 풀다운 터미네이션 저항부(143)를 포함하여 터미네이션 동작을 수행한다.

상술한 ZQ 캘리브래이션 결과 생성된 풀업 및 풀다운 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)는 풀업 및 풀다운 터미네이션 저항부(141, 143)에 입력되어 임피던스 정합을 위한 터미네이션 저항값을 결정한다. 풀업 캘리브래이션 코드(PCODE<0:N>)에 의해 풀업 터미네이션 저항부(141)의 저항값을 결정하는 풀업 터미네이션 동작이 이루어지고 풀다운 캘리브래이션 코드(NCODE<0:N>)에 의해 풀다운 터미네이션 저항부(143)의 저항값을 결정하는 풀다운 터미네이션 동작이 이루어진다. 터미네이션부(131)에서 결정된 저항값에 의해 외부와 임피던스 정합이 이루어진다.

한편, 온 다이 터미네이션 장치는 항상 풀업 저항과 풀다운 저항을 모두 구비하고 있는 것은 아니다. 예를 들어 터미네이션부(131)가 입력버퍼로 사용되는 경우 풀업 저항 또는 풀다운 저항만이 사용될 수 있으나, 출력 드라이버로 사용되는 경우 풀업 저항과 풀다운 저항이 모두 사용되어야 한다.

터미네이션부(131)가 출력 드라이버로 사용되는 경우를 살펴보면, 터미네이션부(131)가 '하이' 데이터를 출력할 때 풀업 터미네이션 저항부(141)를 턴온시켜 데이터 핀(DQ)을 '하이'상태로 만든다. 그리고 터미네이션부(131)가 '로우' 데이터 를 출력할 때는 풀다운 터미네이션 저항부(143)를 턴온시켜 데이터 핀(DQ)을 '로우' 상태로 만든다.

도 2a 및 도 2b는 종래의 병렬 저항 회로의 구성도이다.

도1의 온다이 터미네이션 장치의 저항부(121, 123, 125, 141, 143)는 도 2a 및 도 2b의 병렬 저항 회로로 구성되어 있다.

도 2a의 병렬 저항 회로의 다수의 병렬저항수단(RSUM_0 내지 RSUM_14)은 각각 다른 저항값을 가지고 있으며 풀업 캘리브래이션 코드(PCODE<0:N>)에 의해 하나씩 온/오프 된다. 그리고 풀업 캘리브래이션 코드(PCODE<0:N>)가 증가할 경우 병렬 저항 회로의 전체 저항값은 순차적으로 감소하며 풀업 캘리브래이션 코드(PCODE<0:N>)가 감소할 경우 병렬 저항 회로의 전체 저항값은 순차적으로 증가한다. 즉, 풀업 캘리브래이션 코드(PCODE<0:N>)가 증가할 경우, PCODE<0>에서 PCODE<14>로 증가되어 병렬저항수단(RSUM_0)부터 병렬저항수단(RSUM_14)의 순서로 온된다면 병렬저항수단(RSUM_0)부터 병렬저항수단(RSUM_14)의 순서로 저항값은 작아진다.

도 2b의 병렬 저항 회로 역시 다수의 병렬저항수단으로 구성되며 풀다운 캘리브래이션 코드(NCODE<0:N>) 변화에 따른 병렬 저항 회로의 전체 저항값 변화 역시 풀업 캘리브래이션 코드(PCODE<0:N>) 변화의 결과와 동일하다.

이 때 저항값이 큰 저항은 비저항 값이 큰 물질로 구현되며 저항값이 작은 저항은 비저항 값이 작은 물질로 구현된다. 예를 들어 저항값이 큰 병렬저항수 단(RSUM_0 내지 RSUM_7)은 비저항 값이 큰 게이트(gate) 물질로 구현되며, 저항값이 작은 병렬저항수단(RSUM_8 내지 RSUM_14)은 비저항 값이 작은 비트라인(bit line) 물질로 구현될 수 있다. 비저항 값이란 물질이 갖는 단위면적당, 단위길이당 저항값으로 물질에 따라 다르다. 비저항 값이 큰 물질을 이용하면 적은 양을 가지고 큰 저항값을 구현할 수 있다. 비저항 값은 온도에 따라 변하는데 도체인 경우 비저항 값은 온도가 증가함에 따라 증가하고 반도체인 경우　내려간다.

그런데 반도체 제조 공정에서 가해지는 열 등 공정의 변화에 의해 저항부(121, 123, 125, 141, 143)에 사용된 물질의 비저항 값은 변하고 저항값이 변하게 된다. 따라서 비저항 값이 작은 물질로 구현한 저항의 저항값이 비저항 값이 큰 물질로 구현한 저항의 저항값보다 커지는 현상이 발생할 수 있으며 후술되는 도 3에서 이를 나타내고 있다.

도 3은 공정 변화가 있을 경우 풀업 캘리브래이션 코드(PCODE<0:N>)에 따른 도 2a의 병렬 저항 회로의 전체 저항값 변화를 나타내는 도면이다.

가로축은 풀업 캘리브래이션 코드(PCODE<0:N>)에서 N값을 나타내며 세로축은 풀업 캘리브래이션 코드에 따른 저항값을 나타내며 단위는 옴이다.

도면을 보면, 공정 변화에 의해 비저항 값이 변화하여 도 2a의 병렬저항수단(RSUM_7)보다 비저항 값이 작은 병렬저항수단(RSUM_8)의 저항값이 병렬저항수단(RSUM_7)의 저항값보다 증가됐음을 확인할 수 있다.

즉, 종래의 병렬 저항 회로 및 종래 온다이 터미네이션 장치의 저항부(121, 123, 125, 141, 143)는 공정 변화에 따라 저항값이 변화함으로써 온 다이 터미네이션 장치에서 ZQ 캘리브래이션 및 터미네이션 동작에 에러가 발생하여 정확한 임피던스 정합을 할 수 없는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 공정 변화 등의 영향에 의한 저항값의 변화를 감소시킬 수 있는 병렬 저항 회로 및 이를 이용하여 정확한 임피던스 정합을 할 수 있는 온 다이 터미네이션 장치, 반도체 메모리 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 제어 코드에 응답해 각각 온/오프되며, 적어도 둘 이상의 비저항 값을 갖는 다수의 병렬저항수단을 포함하며 상기 다수의 병렬저항수단 중 적어도 하나 이상은 상기 비저항 값이 서로 다른 저항이 병렬로 연결되어 있는 병렬 저항 회로를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 소정 노드에 병렬로 연결되어 캘리브래이션 코드에 응답해 각각 온/오프되는 다수의 병렬저항수단을 이용하여, 전체 저항값을 증가 또는 감소하여 소정 노드의 전압을 조절하는 캘리브래이션 저항부; 및 기준전압과 상기 소정 노드의 전압에 응답해 상기 캘리브래이션 저항부를 외부저항과 캘리브래이션시키는 상기 캘리브래이션 코드를 생성하는 코드생성부를 포함하며 적어도 둘 이상의 비저항 값을 갖는 상기 다수의 병렬저항수단 중 적어도 하나 이상은 상기 비저항 값이 다른 저항이 병렬로 연결되어 있는 온 다이 터미네이션 장치의 캘리브래이션 회로를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 소정노드에 병렬로 연결되어 캘리브래이션 코드에 응답해 각각 온/오프되는 다수의 병렬저항수단을 이용하여, 기준전압과 상기 소정노드의 전압을 비교하며 상기 캘리브래이션 코드를 생성하는 캘리브래이션 저항부; 및 입/출력 패드 측에서 상기 캘리브래이션 코드에 응답해 응답해 각각 온/오프되는 상기 다수의 병렬저항수단을 이용하여, 임피던스 정합을 시키기 위한 터미네이션 저항부를 포함하며, 적어도 둘 이상의 비저항 값을 갖는 상기 다수의 병렬저항수단 중 적어도 하나 이상은 상기 비저항 값이 다른 저항이 병렬로 연결되어 있는 온 다이 터미네이션 장치를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 캘리브래이션 코드에 응답해 각각 온/오프되는 다수의 병렬저항수단을 이용하여, 소정 노드를 풀업 또는 풀다운 구동하며 기준 전압과 상기 소정 노드의 전압을 비교하여 상기 캘리브래이션 코드를 생성하는 캘리브래이션 저항부; 및 상기 캘리브래이션 코드에 응답해 각각 온/오프되는 상기 다수의 병렬저항수단을 이용하여 데이터 출력 노드를 풀업 또는 풀다운으로 터미네이션해 데이터를 출력하는 출력 드라이버부를 포함하며, 적어도 둘 이상의 비저항 값을 갖는 상기 다수의 병렬저항수단 중 적어도 하나 이상은 상기 비저항 값이 다른 저항이 병렬로 연결되어 있는 반도체 메모리 장치를 제공한다.

본 발명에 따르면, 비저항이 서로 다른 저항을 병렬로 연결한 병렬저항을 하나 이상 구비함으로써 공정 변화 등의 영향에 의한 병렬 저항 회로의 저항값의 변화를 감소시킬 수 있으며, 상기 병렬 저항 회로를 이용하여 임피던스 정합 동작을 수행함으로써 보다 정확한 임피던스 정합 동작을 수행할 수 있다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4a는 본 발명의 일실시예에 따른 병렬 저항 회로의 구성도이다.

도면에 도시된 바와 같이 본 발명은, 제어 코드에 응답해 각각 온/오프되며, 적어도 둘 이상의 비저항 값을 갖는 다수의 병렬저항수단(RSUM_0 내지 RSUM_K+N)을 포함하며 다수의 병렬저항수단(RSUM_0 내지 RSUM_K+N) 중 적어도 하나 이상은 비저항 값이 서로 다른 저항(401, 403)이 병렬로 연결되어 있다.

도면에서 다수의 병렬저항수단(RSUM_0 내지 RSUM_K)는 제1비저항 값(상대적으로 비저항 값이 높음)을 갖는 병렬저항수단들이며, 다수의 병렬저항수단(RSUM_K+2 내지 RSUM_K+N)은 제2비저항 값(상대적으로 비저항 값이 낮음)을 갖는 병렬저항수단들이다. 그리고 병렬저항수단(RSUM_K+1)은 제1비저항 값을 갖는 저항(401)과 제2비저항 값을 갖는 저항(403)이 병렬 연결되어있는 병렬저항수단이다. 그리고 병렬저항수단(RSUM_K+1)은 제1비저항 값을 갖는 병렬저항수단(RSUM_0 내지 RSUM_K)중 최소 저항값을 갖는 병렬저항수단(RSUM_K)과 제2비저항 값을 갖는 병렬 저항수단(RSUM_K+2 내지 RSUM_K+N) 중 최대 저항값을 갖는 병렬저항수단(RSUM_K+2)을 병렬 연결한다. 배경기술 부분에서 검토한 바와 같이 높은 저항값을 위해서는 비저항 값이 높은 물질을 사용하며 낮은 저항값을 위해서는 비저항 값이 낮은 물질을 사용한다.

이해를 돕고자 제어 코드가 배경기술 부분에서 설명한 풀업 캘리브래이션 코드인 경우를 예로서 설명한다.

본 발명은 종래기술과 같이 풀업 캘리브래이션 코드(PCODE<0:K+N>)에 따라 병렬 저항 회로의 전체 저항값을 증가 또는 감소시키기 위해서는 다수의 병렬저항(RSUM_0 내지 RSUM_K+N)의 저항값을 각각 다르게 하고 풀업 캘리브래이션 코드(PCODE<0:K+N>)에 따라 하나씩 피모스 트랜지스터를 턴온/오프시켜 병렬 저항 회로의 전체 저항값을 조절할 수 있다. 다만 본 발명은 종래기술과 달리 다수의 병렬저항수단(RSUM_0 내지 RSUM_K+N) 중 비저항 값이 서로 다른 저항(401, 403)이 병렬로 연결되어 있는 병렬저항수단(RSUM_K+1)을 하나 이상 포함함으로써 종래기술의 문제점을 해결할 수 있다.

열 변화등과 같은 공정변화에 의해 비저항 값은 변한다. 따라서 병렬저항수단(RSUM_K+1)이 제1비저항 값 또는 제2비저항 값 하나만 갖는 저항을 포함하여 구성될 경우 종래기술과 같이 이 부분에서 공정변화에 의해 병렬저항수단(RSUM_K+1)의 저항값이 병렬저항수단(RSUM_K)의 저항값보다 커지는 현상이 발생할 수 있다. 하지만 병렬저항수단(RSUM_K+1)은 비저항 값이 서로 다른 저항(401, 403)이 병렬로 연결되어, 즉 제1비저항 값을 갖는 저항(401)과 제2비저항 값을 갖는 저항(403)이 병렬 연결되어 있기 때문에 공정변화에 의해 제1비저항 값이 하강하고 제2비저항 값이 상승하더라도 병렬저항수단(RSUM_K+1)의 저항값은 변화가 적다.

공정변화가 없을 경우에도 병렬저항수단(RSUM_K+1)의 저항값이 제1비저항 값을 갖는 병렬저항수단(RSUM_0 내지 RSUM_K)중 최소 저항값과 제2비저항 값을 갖는 병렬저항수단(RSUM_0 내지 RSUM_N) 중 최대 저항값 사이의 저항값을 유지할 수 있도록 병렬저항수단(RSUM_K+1)의 제1비저항 값을 갖는 저항(401)과 제2비저항 값을 갖는 저항(403)의 저항값은 동일하다. 그리고 병렬저항수단(RSUM_K+1)의 제1비저항 값을 갖는 저항(401)과 제2비저항 값을 갖는 저항(403)이 병렬로 연결되어 있으므로 병렬저항수단(RSUM_K+1)의 제1비저항 값을 갖는 저항(401)과 제2비저항 값을 갖는 저항(403)의 저항값은 병렬저항수단(RSUM_K+1)이 하나의 저항으로 구성될 때보다 두 배 이상의 값을 갖는 것이 바람직하다.

수치적으로 설명하면, 예컨대 병렬저항수단(RSUM_K+1)의 제1비저항 값을 갖는 저항(401)과 제2비저항 값을 갖는 저항(403)의 저항값은 각각 100옴(ohm)으로 병렬저항수단(RSUM_K+1)의 저항값은 50옴이라고 하자.

공정변화등에 의해 제1비저항 값이 하강하고 제2비저항 값이 상승하여 제1비저항 값을 갖는 저항(401)의 저항값이 75옴, 제2비저항 값을 갖는 저항(403)의 저항값이 125옴이 되더라도 제1비저항 값을 갖는 저항(401)과 제2비저항 값을 갖는 저항(403)은 병렬 연결되어 있어 병렬저항수단(RSUM_K+1)의 저항값은 46옴 정도로 변화가 적다. 따라서 병렬저항수단(RSUM_K+1)는 병렬저항수단(RSUM_K)와 병렬 저항수단(RSUM_K+2) 사이의 저항값을 유지하며 병렬 저항 회로 전체 저항값의 에러를 줄여줄 수 있다.

도 3의 실시예에서는 2개의 비저항 값을 갖는 경우만을 설명하고 있으나 2개 이상의 비저항 값을 갖는 경우에도 상기와 동일한 원리가 적용될 수 있다. 예컨대 병렬 저항 회로가 3개의 비저항 값을 갖는다면 각각의 비저항 값을 갖는 다수의 병렬저항수단 사이에 병렬저항수단(RSUM_K+1)의 역할을 하는 2개의 병렬저항수단이 포함될 수 있다.

그리고 도 3에서 설명된 제어 코드는 온 다이 터미네이션 장치에서 사용되는 캘리브래이션 코드이나 도 3의 병렬 저항 회로는 제어 코드에 의해 제어되는 병렬 저항 회로를 포함하는 장치에 모두 적용될 수 있다.

도 4b는 본 발명의 다른 일실시예에 따른 병렬 저항 회로의 구성도이다.

도 4a의 실시예와 달리 도 4b의 병렬 저항 회로는 풀다운 캘리브래이션 코드(PCODE<0:K+N>)에 응답해 동작한다. 피모스 트랜지스터 대신 엔모스 트랜지스터를 이용하는 것을 제외하고는 도 4a의 실시예와 동일하게 동작한다.

참고로, 도 4a의 실시예가 피모스 트랜지스터를 사용한 이유는 풀업 저항으로써 이용되기 때문이며 도 4b의 실시예가 엔모스 트랜지스터를 사용한 이유는 풀다운 저항으로써 이용되기 때문이다.

도 5는 공정변화가 있을 경우 풀업 캘리브래이션 코드(PCODE<0:K+N>)에 따른 도 4a의 병렬 저항 회로의 전체 저항값을 나타낸 도면이다.

가로축은 풀업 캘리브래이션 코드(PCODE<0:N>)에서 N값을 나타내며 세로축은 풀업 캘리브래이션 코드(PCODE<0:N>)에 따른 저항값을 나타내며 단위는 옴(ohm)이다. 도 4a가 병렬 저항 회로가 15개의 병렬저항수단을 포함하는 경우를 도시하고 있으며 즉, K=7, N=8 이다.

풀업 캘리브래이션 코드(PCODE<0:N>)가 증가할수록 병렬 저항 회로의 전체 저항값은 감소한다. 풀업 캘리브래이션 코드<8>(PCODE<8>)부분은 도 4의 병렬저항수단(RSUM_K+1)이 온된 경우를 나타내며 도3의 풀업 캘리브래이션 코드<8>(PCODE<8>)부분에 대응된다. 공정변화에 의해 비저항 값이 큰 물질의 비저항 값이 감소하고 비저항 값이 작은 물질의 비저항 값이 증가하고 풀업 캘리브래이션 코드<8>(PCODE<8>)에 의해 병렬저항수단(RSUM_K+1)이 온된 경우 도 3과 달리 병렬저항수단(RSUM_K+1)의 저항값이 풀업 캘리브래이션 코드<7>(PCODE<7>)에 의해 온되는 병렬저항수단(RSUM_K)의 저항값을 초과하지 않음을 확인할 수 있다.

도 6은 도 4a 및 도4b의 병렬 저항 회로를 사용한 온 다이 터미네이션 장치의 구성도이다.

도면에 도시된 바와 같이 도 4a 및 도 4b의 병렬 저항 회로를 사용한 온 다이 터미네이션 장치는 소정노드(A, ZQ노드)에 병렬로 연결되어 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 응답해 하나씩 온/오프되는 다수의 병렬저항수단(631, 633, 635)을 이용하여, 기준전압(VREF)과 소정노드(A, ZQ노드)의 전압을 비교하며 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 생성하는 캘리브래이션 저 항부(601); 입/출력 패드(DQ) 측에서 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 응답해 응답해 하나씩 온/오프되는 다수의 병렬저항수단(661, 663)을 이용하여, 임피던스 정합을 위한 터미네이션 저항부(651)를 포함하며, 적어도 둘 이상의 비저항 값을 갖는 다수의 병렬저항(631, 633, 635, 661, 663) 중 적어도 하나 이상은 비저항 값이 서로 다른 저항(621 내지 626, 671 내지 674)이 병렬로 연결되어 있다.

캘리브래이션 저항부(601)는 소정 노드(A, ZQ노드)에 병렬로 연결되어 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 응답해 하나씩 온/오프되는 다수의 병렬저항수단(623, 625, 627)을 이용하여, 전체 저항값을 증가 또는 감소하여 소정 노드(A, ZQ노드)의 전압을 조절하는 캘리브래이션 저항수단(621); 및 기준전압(VREF)과 소정 노드(A, ZQ노드)의 전압에 응답해 캘리브래이션 저항수단(621)을 외부저항(602)과 캘리브래이션시키는 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 생성하는 코드생성수단(611)을 포함한다.

도 6의 온 다이 터미네이션 장치는 도 2의 온 다이 터미네이션 장치와 동작원리가 동일하다. 다만 도 6의 온 다이 터미네이션 장치는 도 2의 온 다이 터미네이션 장치에서 사용되던 다수의 저항(121, 123, 125, 141, 143)대신 본 발명에 의한 병렬 저항 회로를 포함한다. 풀업 저항으로서 동작하는 다수의 병렬저항수단(631, 633, 661)은 도4a의 병렬 저항 회로를 포함하며 풀다운 저항으로서 동작하는 다수의 병렬저항수단(635, 663)은 도 4b의 병렬 저항 회로를 포함한다.

도 6의 온 다이 터미네이션 장치는 도 4a 및 도 4b의 병렬 저항 회로를 포 함함으로써 공정 변화 등에 대해 저항값의 변화가 감소되어 보다 정확한 캘리브래이션 동작 및 터미네이션 동작을 수행할 수 있다.

한편, 온 다이 터미네이션 장치는 배경기술 부분에서 설명한 바와 같이 항상 풀업 저항과 풀다운 저항을 모두 구비하고 있는 것은 아니다. 예를 들어 터미네이션부(651)가 입력버퍼로 사용되는 경우 풀업 저항 또는 풀다운 저항만이 사용될 수 있으나, 출력 드라이버로 사용되는 경우 풀업 저항과 풀다운 저항이 모두 사용되어야 한다.

온 다이 터미네이션 장치가 예를 들어 풀업 터미네이션 동작만을 수행할 경우 캘리브래이션부(601)는 기준전압 발생기(613), 비교기(615), 풀업 카운터(618), 풀업 저항의 역할을 하는 다수의 병렬저항수단(631)를 포함하며 풀업 캘리브래이션 코드(PCODE<0:N>)만을 생성한다. 터미네이션부(651)는 풀업 저항의 역할을 하는 다수의 병렬저항수단(661)을 포함한다.

온 다이 터미네이션 장치가 예를 들어 풀다운 터미네이션 동작만을 수행할 경우 캘리브래이션부(601)는 기준전압 발생기(613), 비교기(617), 풀다운 카운터(619), 풀다운 저항의 역할을 하는 다수의 병렬저항수단(635)을 포함하며, 풀다운 캘리브래이션 코드(NCODE<0:N>)만을 생성한다. 터미네이션부(651)는 풀다운 저항의 역할을 하는 다수의 병렬저항수단(663)을 포함한다. 이때 풀다운 저항의 역할을 하는 다수의 병렬저항수단(635)은 ZQ노드에 연결하면 된다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이 것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

도 1은 종래의 온 다이 터미네이션 장치에 대한 구성도,

도 2a 및 도2b는 종래의 병렬 저항 회로의 구성도,

도 3은 공정 변화가 있을 경우 풀업 캘리브래이션 코드에 따른 도 2a의 병렬 저항 회로의 전체 저항값 변화를 나타내는 도면

도 4a는 본 발명의 일실시예에 따른 병렬 저항 회로의 구성도,

도 4b는 본 발명의 다른 일실시예에 따른 병렬 저항 회로의 구성도,

도 5는 공정변화가 있을 경우 풀업 캘리브래이션 코드에 따른 도 4a의 병렬 저항 회로의 전체 저항값을 나타낸 도면,

도 6은 도 4a 및 도4b의 병렬 저항 회로를 포함한 온 다이 터미네이션 장치의 구성도이다.

Claims

삭제
제어 코드에 응답해 각각 온/오프되며, 적어도 둘 이상의 비저항 값을 갖는 다수의 병렬저항수단을 포함하며,

상기 다수의 병렬저항수간 중 적어도 하나 이상은 상기 비저항 값이 서로 다른 저항이 병렬로 연결되어 있고,

상대적으로 작은 비저항 값을 갖는 다수의 병렬저항수단 중 최대 저항값은 상대적으로 큰 비저항 값을 갖는 다수의 병렬저항수단 중 최저 저항값보다 작은

병렬 저항 회로.
제 2항에 있어서,

상기 비저항 값이 서로 다른 저항이 병렬로 연결된 병렬저항수단은,

상기 상대적으로 작은 비저항 값을 갖는 병렬저항수단중 최대 저항값을 갖는 병렬저항수단과 상기 상대적으로 큰 비저항 값을 갖는 병렬저항수단 중 최저 저 항값을 갖는 병렬저항수단을 연결하는

병렬 저항 회로.
제 2항에 있어서,

상기 비저항 값이 서로 다른 저항이 병렬로 연결된 병렬저항수단은,

상기 최대 저항값과 상기 최저 저항값 사이의 저항값을 갖는

병렬 저항 회로.
제 2항에 있어서,

상기 비저항 값이 서로 다른 저항은,

동일한 저항값을 갖는

병렬 저항 회로.
제 2항에 있어서,

상기 제어코드는

캘리브래이션 코드인

병렬 저항 회로.
소정 노드에 병렬로 연결되어 캘리브래이션 코드에 응답해 각각 온/오프되는 다수의 병렬저항수단을 이용하여, 전체 저항값을 증가 또는 감소하여 소정 노드의 전압을 조절하는 캘리브래이션 저항부; 및

기준전압과 상기 소정 노드의 전압에 응답해 상기 캘리브래이션 저항부를 외부저항과 캘리브래이션시키는 상기 캘리브래이션 코드를 생성하는 코드생성부

를 포함하며

적어도 둘 이상의 비저항 값을 갖는 상기 다수의 병렬저항수단 중 적어도 하나 이상은 상기 비저항 값이 다른 저항이 병렬로 연결되어 있는

온 다이 터미네이션 장치의 캘리브래이션 회로.
제 7항에 있어서,

상대적으로 작은 비저항 값을 갖는 다수의 병렬저항수단 중 최대 저항값은 상대적으로 큰 비저항 값을 갖는 다수의 병렬저항수단 중 최저 저항값보다 작은

온 다이 터미네이션 장치의 캘리브래이션 회로.
제 8항에 있어서,

상기 비저항 값이 서로 다른 저항이 병렬로 연결된 병렬저항수단은,

상기 상대적으로 작은 비저항 값을 갖는 병렬저항수단 중 최대 저항값을 갖는 병렬저항수단과 상기 상대적으로 큰 비저항 갑을 갖는 병렬저항수단 중 최저 저항값을 갖는 병렬저항수단을 연결하는

온 다이 터미네이션 장치의 캘리브래이션 회로.
제 8항에 있어서,

상기 비저항 값이 서로 다른 저항이 병렬로 연결된 병렬저항수단은,

상기 최대 저항값과 상기 최저 저항값 사이의 저항값을 갖는

온 다이 터미네이션 장치의 캘리브래이션 회로.
제 8항에 있어서,

상기 비저항 값이 서로 다른 저항은,

동일한 저항값을 갖는

온 다이 터미네이션 장치의 캘리브래이션 회로.
소정노드에 병렬로 연결되어 캘리브래이션 코드에 응답해 각각 온/오프되는 다수의 병렬저항수단을 이용하여, 기준전압과 상기 소정노드의 전압을 비교하며 상 기 캘리브래이션 코드를 생성하는 캘리브래이션 저항부; 및

입/출력 패드 측에서 상기 캘리브래이션 코드에 응답해 각각 온/오프되는 상기 다수의 병렬저항수단을 이용하여, 임피던스 정합을 시키기 위한 터미네이션 저항부

를 포함하며,

적어도 둘 이상의 비저항 값을 갖는 상기 다수의 병렬저항수단 중 적어도 하나 이상은 상기 비저항 값이 다른 저항이 병렬로 연결되어 있는

온 다이 터미네이션 장치.
제 12항에 있어서,

상대적으로 작은 비저항 값을 갖는 다수의 병렬저항수단 중 최대 저항값은 상대적으로 큰 비저항 값을 갖는 다수의 병렬저항수단 중 최저 저항값보다 작은

온 다이 터미네이션 장치.
제 13항에 있어서,

상기 비저항 값이 서로 다른 저항이 병렬로 연결된 병렬저항수단은,

상기 상대적으로 작은 비저항 값을 갖는 병렬저항수단 중 최대 저항값을 갖는 병렬저항수단과 상기 상대적으로 큰 비저항 갑을 갖는 병렬저항수단 중 최저 저 항값을 갖는 병렬저항수단을 연결하는

온 다이 터미네이션 장치.
제 13항에 있어서,

상기 비저항 값이 서로 다른 저항이 병렬로 연결된 병렬저항수단은,

상기 최대 저항값과 상기 최저 저항값 사이의 저항값을 갖는

온 다이 터미네이션 장치.
제 13항에 있어서,

상기 비저항 값이 서로 다른 저항은,

동일한 저항값을 갖는

온다이 터미네이션 장치.
캘리브래이션 코드에 응답해 각각 온/오프되는 다수의 병렬저항수단을 이용하여, 소정 노드를 풀업 또는 풀다운 구동하며 기준 전압과 상기 소정 노드의 전압을 비교하여 상기 캘리브래이션 코드를 생성하는 캘리브래이션 저항부; 및

상기 캘리브래이션 코드에 응답해 각각 온/오프되는 상기 다수의 병렬저항 수단을 이용하여 데이터 출력 노드를 풀업 또는 풀다운으로 터미네이션해 데이터를 출력하는 출력 드라이버부

를 포함하며,

적어도 둘 이상의 비저항 값을 갖는 상기 다수의 병렬저항수단 중 적어도 하나 이상은 상기 비저항 값이 다른 저항이 병렬로 연결되어 있는

반도체 메모리 장치.
제 17항에 있어서,

상대적으로 작은 비저항 값을 갖는 다수의 병렬저항수단 중 최대 저항값은 상대적으로 큰 비저항 값을 갖는 다수의 병렬저항수단 중 최저 저항값보다 작은

반도체 메모리 장치.
제 18항에 있어서,

상기 비저항 값이 서로 다른 저항이 병렬로 연결된 병렬저항수단은,

상기 상대적으로 작은 비저항 값을 갖는 병렬저항수단 중 최대 저항값을 갖는 병렬저항수단과 상기 상대적으로 큰 비저항 값을 갖는 병렬저항수단 중 최저 저항값을 갖는 병렬저항수단을 연결하는

반도체 메모리 장치.
제 18항에 있어서,

상기 비저항 값이 서로 다른 저항이 병렬로 연결된 병렬저항은,

상기 최대 저항값과 상기 최저 저항값 사이의 저항값을 갖는

반도체 메모리 장치.
제 18항에 있어서,

상기 비저항 값이 서로 다른 저항은,

동일한 저항값을 갖는

반도체 메모리 장치.