CN110390966B - 终结电路、半导体器件及其操作方法 - Google Patents

终结电路、半导体器件及其操作方法 Download PDF

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Abstract

一种半导体器件包括：校准电路，其适用于基于耦接到校准焊盘的外部电阻器而产生阻抗控制码；单独微调控制器，其适用于基于测试模式信号和组选择信号而产生多个单独微调信号；以及终结电路，其包括并联耦接到数据焊盘的多个电阻器组，多个电阻器组基于阻抗控制码而按组被微调，多个电阻器组中的每个电阻器组基于多个单独微调信号之中的对应信号而被单独微调。

Description

终结电路、半导体器件及其操作方法
相关申请的交叉引用
本申请要求于2018年4月17日提交的申请号为10-2018-0044356的韩国专利申请的优先权，其公开的全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及半导体设计技术，并且更具体地涉及执行片上终结操作的半导体器件及其操作方法。
背景技术
在半导体器件中，信号的摆动宽度在减小以最大程度地减少在半导体器件之间交接的信号的传输时间。随着信号的摆动宽度的减小，外部噪音对半导体器件的影响也增加，且可以由接口阻抗失配引起的信号反射变成了严重的问题。如果发生阻抗失配，则高速传输数据可能很困难，且从半导体器件的输出端子输出的数据可能会失真。于是，由于接收该数据的半导体器件接收失真的输出信号，因此诸如建立/保持故障、或误判等的问题可能会频繁发生。
为了解决这些问题，需要高速操作的半导体器件包括相邻于焊盘安装在集成电路(IC)芯片内部的阻抗匹配电路(称为片上终结电路)。通常，对于发送器与接收器之间的片上终结方案，源终结由发送器中的输出电路执行，而并行终结由并联耦接到与接收器中的输入焊盘耦接的输入电路的终结电路执行。信号完整(SI)特性可以通过片上终结器件来改善。
发明内容
本发明的各种实施例涉及可以单独地或集体地微调(trim)终结电路的电阻器组的半导体器件，以及所述半导体器件的操作方法。
根据本发明的一个实施例，一种半导体器件包括：校准电路，其适用于基于耦接到校准焊盘的外部电阻器而产生阻抗控制码；单独微调控制器，其适用于基于测试模式信号和组选择信号而产生多个单独微调信号；以及终结电路，其包括并联耦接到数据焊盘的多个电阻器组，所述多个电阻器组基于所述阻抗控制码而按组被微调，所述多个电阻器组中的每个电阻器组基于所述多个单独微调信号之中的对应信号而被单独微调。
根据本发明的一个实施例，一种终结电路包括：上拉终结块，其包括多个上拉电阻器组，所述多个上拉电阻器组彼此并联耦接在数据焊盘与电源电压的端子之间以及基于上拉控制码而按组被微调；以及下拉终结块，其包括多个下拉电阻器组，所述多个下拉电阻器组彼此并联耦接在所述数据焊盘与接地电压的端子之间以及基于下拉控制码而按组被微调，所述多个下拉电阻器组中的每个电阻器组基于多个单独微调信号之中的对应信号而被单独微调。
根据本发明的一个实施例，一种终结电路包括：上拉终结块，其包括多个上拉电阻器组，所述多个上拉电阻器组彼此并联耦接在数据焊盘与电源电压的端子之间以及基于上拉控制码而被微调；以及下拉终结块，其包括多个下拉电阻器组，所述多个下拉电阻器组彼此并联耦接在所述数据焊盘与接地电压的端子之间以及基于下拉控制码而被微调，其中，从所述上拉与下拉终结块中选择的一个或更多个电阻器组基于多个单独微调信号之中的一个或更多个对应信号而被单独微调。
根据本发明的一个实施例，一种终结电路包括：第一端子，其耦接到电源电压；第二端子，其耦接到接地电压；数据焊盘；上拉终结块，其耦接在所述第一端子与所述数据焊盘之间并且包括多个上拉电阻器组和多个上拉开关，所述多个上拉电阻器组并联耦接在所述第一端子与第一节点之间，所述多个上拉开关并联耦接在第一节点与所述数据焊盘之间；以及下拉终结块，其耦接在所述数据焊盘与所述第二端子之间并且包括多个下拉开关和多个下拉电阻器组，所述多个下拉开关并联耦接在所述数据焊盘与第二节点之间，且所述多个下拉电阻器组并联耦接在所述第二节点与所述第一端子之间，其中所述多个下拉开关响应于下拉目标信号而导通，其中所述多个下拉电阻器组中的每个下拉电阻器组包括：多个下拉开关元件，其响应于下拉控制码而被同时接通或断开；以及附加下拉开关元件，其响应于单独微调信号而被接通或断开。
附图说明
图1是示出包括终结电路和输出驱动器的常规的存储器件的框图。
图2A是示出图1中示出的第一上拉电阻器组的电路图。
图2B是示出图1中示出的第一下拉电阻器组的电路图。
图3是示出下拉阻抗与目标阻抗的匹配比(match ratio)的曲线图。
图4是示出根据本发明的一个实施例的存储器件的框图。
图5A是示出根据本发明的一个实施例的第一上拉电阻器组的电路图。
图5B是示出根据本发明的一个实施例的第一下拉电阻器组的电路图。
图6是示出根据本发明的一个实施例的组选择信号的图。
图7是示出根据本发明的一个实施例的单独微调控制器的框图。
图8是示出根据本发明的一个实施例的微调输出单元的电路图。
图9A和图9B是示出根据本发明的一个实施例的单独微调控制器的操作的时序图。
图10是示出根据本发明的一个实施例的下拉阻抗与目标阻抗的匹配比的曲线图。
图11是示出根据本发明的一个实施例的校准电路的电路图。
具体实施方式
下面将结合附图更详细地描述本发明的各种实施例。提供这些实施例使本公开全面且完整。本公开中提到的所有“实施例”指的是本文中所公开的发明概念的实施例。呈现的实施例仅为示例且并非用来限制本发明的范围。此外，贯穿此说明书，提及的“一个实施例”等不一定表示仅一个实施例，且不同之处提及的任何这样的短语不一定指的是相同的实施例。
此外，要注意的是，本文中使用的术语是出于描述实施例的目的，而非意在限制此发明。如本文所使用的，单数形式可以包括复数形式，反之亦然，除非上下文另有明确说明。还要理解的是，术语“包括”、“包含”在用于本说明书中时表示存在规定的特征，但不排除一个或更多个其他未规定的特征的存在或添加。正如本文所使用的，术语“和/或”表示一个或更多个有关联的列举出的项的任意和所有组合。同样需注意的是，在本说明书中，“连接/耦接”是指一个组件不仅直接耦接另一个组件而且通过中间组件非直接地耦接另一个组件。直接或间接耦接/连接的两个组件之间的通信可以是有线的或无线的，除非上下文另外指出。
要理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与亦具有相同或相似名称的另一个元件区分开。因此，一个例子中的第一元件在另一例子中也能被称为第二或第三元件而不脱离本发明的精神和范围。
附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被夸大。
一种存储器件被描述为半导体器件的示例，但是本发明不限于存储器件。相反，本发明也可以用于各种其他半导体器件。
图1是示出包括终结电路10和输出驱动器50的常规的存储器件的框图。
参考图1，终结电路10包括使数据焊盘DQ与外部设备(未示出)之间的阻抗匹配的上拉终结块20与下拉终结块40。
上拉终结块20包括多个电阻器组，如第一上拉电阻器组21至第六上拉电阻器组26。第一上拉电阻器组21至第六上拉电阻器组26中的每个上拉电阻器组可以包括彼此并联耦接的多个电阻器(未示出)。第一上拉电阻器组21至第六上拉电阻器组26可以基于上拉控制码PCODE<0:N>而被微调或调整为具有特定目标电阻值(例如，“240Ω”)。上拉电阻器组21至26的电阻微调可以同时进行。上拉终结块20还可以包括第一上拉耦接单元31至第六上拉耦接单元36。第一上拉耦接单元31至第六上拉耦接单元36可以基于第一上拉目标信号至第六上拉目标信号MAINPU<0:5>之中的对应信号而导通和关断(导通/关断)。第一上拉耦接单元31至第六耦接单元36中的每个上拉耦接单元将对应的上拉电阻器组耦接到数据焊盘DQ。换言之，随着第一上拉目标信号至第六上拉目标信号MAINPU<0:5>中的各个上拉目标信号被激活，上拉终结块20的上拉阻抗可以减小到240Ω、120Ω、80Ω、60Ω、48Ω和40Ω。
下拉终结块40包括多个电阻器组，如第一下拉电阻器组41至第六下拉电阻器组46。第一下拉电阻器组41至第六下拉电阻器组46中的每个下拉电阻器组可以包括彼此并联耦接的多个电阻器(未示出)。第一下拉电阻器组41至第六下拉电阻器组46可以基于下拉控制码NCODE<0:N>而被微调或调整为具有特定目标电阻值(例如，“240Ω”)。下拉电阻器组41至46的电阻微调可以同时进行。下拉终结块40还可以包括第一下拉耦接单元51至第六下拉耦接单元56。第一下拉耦接单元51至第六下拉耦接单元56可以基于第一下拉目标信号至第六下拉目标信号MAINDN<0:5>之中的对应信号而导通/关断。第一下拉耦接单元51至第六下拉耦接单元56中的每个下拉耦接单元将对应的下拉电阻器组耦接到数据焊盘DQ。换言之，随着第一下拉目标信号至第六下拉目标信号MAINDN<0:5>中的各个下拉目标信号被激活，下拉终结块40的下拉阻抗可以减小到240Ω、120Ω、80Ω、60Ω、48Ω和40Ω。
输出驱动器50驱动数据DATA并将数据DATA输出到数据焊盘DQ。当输出驱动器50驱动数据DATA时，因终结电路10的总阻抗或整体阻抗(其基于上拉阻抗和下拉阻抗而被确定)而可以发生存储器件与外部设备(未示出)之间的阻抗匹配。
图2A是示出图1中示出的第一上拉电阻器组21的电路图。第二上拉电阻器组22至第六上拉电阻器组26中的每个上拉电阻器组可以与第一上拉电阻器组21具有基本相同的结构。
参考图2A，第一上拉电阻器组21包括多个电阻器和多个晶体管，多个电阻器和多个晶体管并联耦接在电源电压VDD的端子与第一节点ND1之间。第一上拉耦接单元31可以基于第一上拉目标信号MAINPU<0>而将第一节点ND1耦接到数据焊盘DQ。多个晶体管可以包括(N+1)个微调晶体管(trimming transistor)T1_1至T1_N+1和参考晶体管(referencetransistor)RT1。(N+1)个微调晶体管T1_1至T1_N+1基于上拉控制码PCODE<0:N>中的对应比特位而导通/关断。在上电模式之后，参考晶体管RT1一直导通。换言之，在参考电阻值由参考晶体管RT1产生之后，参考电阻值可以被微调晶体管T1_1至T1_N+1微调到目标电阻值。
图2B是示出图1中示出的第一下拉电阻器组41的电路图。第二下拉电阻器组42至第六下拉电阻器组46中的每个下拉电阻器组可以与第一下拉电阻器组41具有基本相同的结构。
参考图2B，第一下拉电阻器组41包括多个电阻器和多个晶体管，多个电阻器和多个晶体管并联耦接在接地电压VSS的端子与第二节点ND2之间。第一下拉耦接单元51可以基于第一下拉目标信号MAINDN<0>而将第二节点ND2耦接到数据焊盘DQ。多个晶体管可以包括(N+1)个微调晶体管T2_1至T2_N+1和参考晶体管RT2。(N+1)个微调晶体管T2_1至T2_N+1基于下拉控制码NCODE<0:N>中的对应比特位而导通/关断。在上电模式之后，参考晶体管RT2保持导通。换言之，在参考电阻值由参考晶体管RT2产生之后，参考电阻值可以被微调晶体管T2_1至T2_N+1微调到目标电阻值。
上拉阻抗与下拉阻抗可能会根据工艺、电压和温度(PVT)的变化而变化。特别地，晶体管的电阻值可能会因工艺变化而变化。上拉阻抗的变化与下拉阻抗的变化可能会引起终结电路10的总阻抗的变化，因此终结电路10的总阻抗可能不是预期的目标阻抗。另外，随着被激活的上拉耦接单元与下拉耦接单元的数量的增大(即，被选中的电阻器组的数量的增大)，上拉终结块20和下拉终结块40的阻抗与目标阻抗的失配比(mismatch ratio)也因寄生电阻成分和泄漏电流成分而增大。
图3是示出上拉阻抗或下拉阻抗与目标阻抗的匹配比的曲线图。下面，作为示例描述下拉阻抗与目标阻抗的匹配比。
参考图3，x轴表示被选中的电阻器组的数量。附图标记“RZQ/1”表示第一下拉耦接单元51至第六下拉耦接单元56(在图1中被示出)中的任意一个下拉耦接单元被激活的情况。在此情况下，目标阻抗可以为240Ω。类似地，附图标记“RZQ/6”表示第一下拉耦接单元51至第六下拉耦接单元56全部都被激活的情形。在此情形下，目标阻抗可以为40Ω。y轴表示实际下拉阻抗与目标阻抗的百分比匹配比。换言之，y轴表示RZQ/1情形下的实际下拉阻抗与目标阻抗240Ω的比率以及RZQ/6情形下的实际下拉阻抗与目标阻抗40Ω的比率。
随着彼此并联耦接的电阻器的数量因布局中产生的寄生电阻和泄漏电流成分而增大，阻抗失配也增加。如图3中示出的，可以看出：RZQ/1最接近目标阻抗，而RZQ/6最远离目标阻抗。如图3中示出的，实际阻抗与目标阻抗的110％的比率可以被定义为范围上限，而实际阻抗与目标阻抗的90％的比率可以被定义为范围下限。在这种范围上限和范围下限的情况下，RZQ/6超过范围上限，正如图3所示出的。
为了改善此状况，上拉控制码PCODE<0:N>和下拉控制码NCODE<0:N>可以被调整使得各自的电阻器组的微调晶体管T1_1至T1_N+1以及微调晶体管T2_1至T2_N+1可以被控制。然而，由于所有电阻器组根据上拉控制码PCODE<0:N>和下拉控制码NCODE<0:N>而被共同(即，同时)微调，因此所有RZQ的阻抗如图3中示出的那样移动。因此，控制图1的终结电路10的微调存在限制。
下面，将依据本发明的实施例来描述单独地(individually)微调终结电路10的各个电阻器组的方法。
ZQ校准操作指的是产生根据工艺、电压和温度(PVT)的变化而变化的阻抗控制码(即，上拉控制码PCODE<0:N>和下拉控制码NCODE<0:N>)的过程。终结电路的阻抗利用作为ZQ校准操作的结果而被产生的阻抗控制码来被调整。通常，作为校准基准的外部电阻器耦接到的焊盘指的是校准焊盘ZQ。为此，通常使用术语“ZQ校准”。
下面描述产生阻抗控制码的校准电路以及使用阻抗控制码终结输入和/或输出节点的终结电路。
图4是示出根据本发明的一个实施例的存储器件的框图。
参考图4，存储器件可以包括终结电路100、单独微调控制器200、校准电路300和输出驱动器400。
终结电路100可以包括使数据焊盘DQ与外部设备(未示出)之间的阻抗匹配的上拉终结块110与下拉终结块130。
上拉终结块110可以包括多个电阻器组，如第一上拉电阻器组111至第六上拉电阻器组116。第一上拉电阻器组111至第六上拉电阻器组116中的每个上拉电阻器组可以包括彼此并联耦接的多个电阻器(未示出)。第一上拉电阻器组111至第六上拉电阻器组116可以基于上拉控制码PCODE<0:N>而被同时微调为具有特定目标电阻值(例如，240Ω)。上拉终结块110还可以包括第一上拉耦接单元121至第六上拉耦接单元126。第一上拉耦接单元121至第六上拉耦接单元126中的每个上拉耦接单元可以基于第一上拉目标信号至第六上拉目标信号MAINPU<0:5>之中的对应信号而导通和关断(导通/关断)。第一上拉耦接单元121至第六上拉耦接单元126中的每个上拉耦接单元可以将对应的上拉电阻器组耦接到数据焊盘DQ。换言之，随着响应于第一上拉目标信号至第六上拉目标信号MAINPU<0:5>而导通的上拉耦接单元的数量的增大，上拉终结块110的上拉阻抗可以减小到240Ω、120Ω、80Ω、60Ω、48Ω和40Ω。
下拉终结块130可以包括多个电阻器组，如第一下拉电阻器组131至第六下拉电阻器组136。第一下拉电阻器组131至第六下拉电阻器组136中的每个下拉电阻器组可以包括彼此并联耦接的多个电阻器(未示出)。第一下拉电阻器组131至第六下拉电阻器组136可以基于下拉控制码NCODE<0:N>而被同时微调为具有特定目标电阻值(例如，240Ω)。另外，第一下拉电阻器组131至第六下拉电阻器组136中的每个下拉电阻器组可以基于多个单独微调信号(individual trimming signal)SELDN_TM<0:5>之中的对应的信号而被单独微调。可以提供与下拉电阻器组的数量一样多的单独微调信号SELDN_TM<0:5>。换言之，可以提供与第一下拉电阻器组131至第六下拉电阻器组136相对应的第一单独微调信号至第六单独微调信号SELDN_TM<0:5>。例如，第一下拉电阻器组131基于第一单独微调信号SELDN_TM<0>而被微调，且第二下拉电阻器组132基于第二单独微调信号SELDN_TM<1>而被微调。以此方式，第六下拉电阻器组136可以基于第六单独微调信号SELDN_TM<5>而被微调。
下拉终结块130还可以包括第一下拉耦接单元141至第六下拉耦接单元146。第一下拉耦接单元141至第六下拉耦接单元146中的每个下拉耦接单元可以基于第一下拉目标信号至第六下拉目标信号MAINDN<0:5>之中的对应信号而导通/关断。第一下拉耦接单元141至第六下拉耦接单元146中的每个下拉耦接单元可以将对应的下拉电阻器组耦接到数据焊盘DQ。换言之，随着响应于第一下拉目标信号至第六下拉目标信号MAINDN<0:5>而导通的下拉耦接单元的数量的增大，下拉终结块130的下拉阻抗可以减小到240Ω、120Ω、80Ω、60Ω、48Ω和40Ω。
单独微调控制器200可以产生第一单独微调信号至第六单独微调信号SELDN_TM<0:5>，第一单独微调信号至第六单独微调信号SELDN_TM<0:5>的激活计数基于测试模式信号TM<0:2>和组选择信号SELTDNB<0:3>而被调整。测试模式信号TM<0:2>用于选择要被微调的下拉电阻器组。例如，当没有下拉电阻器组要被单独微调时，测试模式信号TM<0:2>可以被设置成“001”。在这种情况下，“1”可以对应于测试模式信号TM<0:2>的第一比特位TM<0>，而“0”可以对应于第二比特位TM<1>和第三比特位TM<2>。当有单个下拉电阻器组(例如，第六下拉电阻器组136)要被单独地微调时，测试模式信号TM<0:2>可以被设置成“010”。以此方式，当第一下拉电阻器组131至第六下拉电阻器组136全部要被微调时，测试模式信号TM<0:2>可以被设置成“111”。组选择信号SELTDNB<0:3>用于根据目标阻抗而选择第一下拉电阻器组131至第六下拉电阻器组136中的至少一个下拉电阻器组。
校准电路300可以耦接在存储器件的校准焊盘ZQ与终结电路100之间。校准电路300可以在校准使能信号CAL_EN被激活时操作。校准电路300可以利用耦接到校准焊盘ZQ的外部电阻器REXT(例如，240Ω)来产生用于控制终结电路100的上拉控制码PCODE<0:N>和下拉控制码NCODE<0:N>。
输出驱动器400可以驱动数据DATA并将数据DATA输出到数据焊盘DQ。
因此，当输出驱动器400驱动数据DATA时，因终结电路100的总阻抗(其基于上拉阻抗和下拉阻抗而被确定)而可以发生存储器件与外部设备(未示出)之间的阻抗匹配。
根据本发明的实施例，终结电路100可以被实现为用作输出驱动器400。换言之，根据数据的不同，终结电路100可以上拉驱动上拉终结块110以输出逻辑高数据(logic highdata)或者可以下拉驱动下拉终结块130以输出逻辑低数据。在这种情况下，终结电路100还可以包括设置在上拉终结块110与下拉终结块130前面的前置驱动器(未示出)。前置驱动器可以接收数据、上拉控制码PCODE<0:N>和下拉控制码NCODE<0:N>以上拉驱动上拉终结块110或者下拉驱动下拉终结块130。
虽然图4中示出了上拉终结块110与下拉终结块130中的每一者均包括六个电阻器组，但是本发明不限于此；更多的或更少的电阻器组可以被包括在内。另外，虽然图4中描述了单独微调控制器200仅控制下拉终结块130，但是根据本发明的实施例，单独微调控制器200也可以仅控制上拉终结块110。在这种情况下，第一上拉电阻器组111至第六上拉电阻器组116中的每个上拉电阻器组可以基于多个单独微调信号之中的对应信号而被单独地微调。根据实施例，单独微调控制器200可以控制上拉终结块110与下拉终结块130两者。第一上拉电阻器组111至第六上拉电阻器组116中的每个上拉电阻器组可以基于多个单独微调信号之中的对应信号而被单独地微调，且第一下拉电阻器组131至第六下拉电阻器组136中的每个下拉电阻器组可以基于第一单独微调信号至第六单独微调信号SELDN_TM<0:5>之中的对应信号而被单独地微调。
另外，终结电路100可以根据特定的终结方案而被配置为只包括上拉终结块110或者只包括下拉终结块130。另外，根据数据焊盘DQ的数量，可以提供多于一个的上拉终结块110和/或下拉终结块130。
图5A是示出根据本发明的一个实施例的第一上拉电阻器组(例如，图4中示出的第一上拉电阻器组111)的电路图。
参考图5A，第一上拉电阻器组111可以包括多个电阻器和多个晶体管，多个电阻器和多个晶体管并联耦接在电源电压VDD的端子与第一节点ND1之间。由于多个晶体管用作具有内部电阻成分的有源负载，因此多个电阻器可以被省去。在这种情况下，本发明中的电阻器可以指晶体管。
多个晶体管可以包括(N+1)个第一微调晶体管T3_1至T3_N+1和参考晶体管RT3。第一微调晶体管T3_1至T3_N+1可以基于上拉控制码PCODE<0:N>中的对应比特位而导通/关断。在上电模式之后，参考晶体管RT3可以保持导通。换言之，在参考电阻值由参考晶体管RT3产生之后，参考电阻值可以被第一微调晶体管T3_1至T3_N+1微调到目标电阻值。第一上拉电阻器组111至第六上拉电阻器组116可以基于上拉控制码PCODE<0:N>而被同时微调。
图5B是示出根据本发明的一个实施例的第一下拉电阻器组(例如，图4中示出的第一下拉电阻器组131)的电路图。第二下拉电阻器组132至第六下拉电阻器组136中的每个下拉电阻器组可以与第一下拉电阻器组131具有基本相同的结构。
参考图5B，第一下拉电阻器组131可以包括多个电阻器和多个晶体管，多个电阻器和多个晶体管并联耦接在接地电压VSS的端子与第二节点ND2之间。与图5A中示出的第一上拉电阻器组111相似，由于多个晶体管用作具有内部电阻成分的有源负载，因此多个电阻器可以被省去。
多个晶体管可以包括(N+1)个第二微调晶体管T4_1至T4_N+1、参考晶体管RT4和第三微调晶体管T5。第二微调晶体管T4_1至T4_N+1基于下拉控制码NCODE<0:N>中的对应比特位而导通/关断。在上电模式之后，参考晶体管RT4可以保持导通。第三微调晶体管T5可以基于第一单独微调信号SELDN_TM<0>而导通/关断。换言之，在参考电阻值由参考晶体管RT4产生之后，参考电阻值可以被第二微调晶体管T4_1至T4_N+1和第三微调晶体管T5微调到目标电阻值。第一下拉电阻器组131可以基于下拉控制码NCODE<0:N>而与第二下拉电阻器组132至第六下拉电阻器组136同时被微调。第一下拉电阻器组131可以基于第一单独微调信号SELDN_TM<0>而与第二下拉电阻器组132至第六下拉电阻器组136分别地被微调。即，第一下拉电阻器组131至第六下拉电阻器组136可以分别基于第一单独微调信号至第六单独微调信号SELDN_TM<0:5>而被单独微调。
下面参考附图来更详细地描述单独微调控制器200。在描述单独微调控制器200的具有配置之前，首先参考图6描述组选择信号SELTDNB<0:3>。
图6是示出根据本发明的一个实施例的组选择信号(例如，图4中示出的组选择信号SELTDNB<0:3>)的图。
参考图6，组选择信号SELTDNB<0:3>用于根据目标阻抗CA_RTT而选择第一下拉电阻器组131至第六下拉电阻器组136中的至少一个下拉电阻器组。当组选择信号SELTDNB<0:3>包括4个比特位时，组选择信号SELTDNB<0:3>的具有特定电平(例如，逻辑电平“L”)的值的任意比特位SELTDNB<#>可以被定义为用于选择特定下拉电阻器组的信号。组选择信号SELTDNB<0:3>的第一比特位SELTDNB<0>可以用于选择第一下拉电阻器组131。第二比特位SELTDNB<1>可以用于选择第二下拉电阻器组132和第三下拉电阻器组133。第三比特位SELTDNB<2>可以用于选择第四下拉电阻器组134和第五下拉电阻器组135。第四比特位SELTDNB<3>可以用于选择第六下拉电阻器组136。
当目标阻抗CA_RTT为240欧姆(ohm，Ω)时，第一比特位SELTDNB<0>可以被激活以选择第一下拉电阻器组131。当目标阻抗CA_RTT为120Ω时，第二比特位SELTDNB<1>可以被激活以选择第二下拉电阻器组132和第三下拉电阻器组133。当目标阻抗CA_RTT为80Ω时，第一和第二比特位SELTDNB<0:1>可以被激活以选择第一下拉电阻器组131至第三下拉电阻器组133。当目标阻抗CA_RTT为60Ω时，第二和第三比特位SELTDNB<1:2>可以被激活以选择第二下拉电阻器组132至第五下拉电阻器组135。当目标阻抗CA_RTT为48Ω时，第一至第三比特位SELTDNB<0:2>可以被激活以选择第一下拉电阻器组131至第五下拉电阻器组135。当目标阻抗CA_RTT为40Ω时，第一至第四比特位SELTDNB<0:3>可以被激活以选择第一下拉电阻器组131至第六下拉电阻器组136。组选择信号SELTDNB<0:3>可以被激活为逻辑低电平。
当目标阻抗CA_RTT为120Ω或60Ω时，可以不从第一下拉电阻器组131开始依次选择第一下拉电阻器组131至第六下拉电阻器组136。换言之，当目标阻抗CA_RTT为120Ω时，可以选择第二下拉电阻器组132和第三下拉电阻器组133而不是第一下拉电阻器组131和第二下拉电阻器组132。当目标阻抗CA_RTT为60Ω时，可以选择第二下拉电阻器组132至第五下拉电阻器组135而不是第一下拉电阻器组131至第五下拉电阻器组135。第一下拉目标信号至第六下拉目标信号MAINDN<0:5>可以以与如上所述相同的方式操作。换言之，当目标阻抗CA_RTT为60Ω时，第二下拉目标信号至第五下拉目标信号MAINDN<1:4>可以被激活。
由于正如上文中所描述的那样第一下拉电阻器组131至第六下拉电阻器组136不是从第一下拉电阻器组131开始被依次选中，因此根据本发明的一个实施例的单独微调控制器200可以包括减法器。
图7是示出根据本发明的一个实施例单独微调控制器(例如，图4中示出的单独微调控制器200)的框图。
参考图7，单独微调控制器200可以包括减法器210、码发生器230和微调输出单元250。
减法器210可以基于减法选择信号(subtraction selecting signal)RZQ23而选择性地使测试模式信号TM<0:2>做减法以输出减法模式信号(subtraction mode signal)TM_SUB<0:2>。减法器210可以在减法选择信号RZQ23具有逻辑高电平(例如，逻辑电平“1”)时从测试模式信号TM<0:2>中减去减法选择信号RZQ23，以输出减法模式信号TM_SUB<0:2>。当基于组选择信号SELTDNB<0:3>而被选中的下拉电阻器组不是从第一下拉电阻器组131开始被依次选中时，减法选择信号RZQ23可以被激活。
如上文中参考图6描述的，当下拉终结块130的目标阻抗为120Ω或60Ω，减法选择信号RZQ23可以被激活。如下面在表1中示出的，只有当目标阻抗为120Ω或60Ω时，减法器210才可以对测试模式信号TM<0:2>执行减法运算以输出减法模式信号TM_SUB<0:2>。
[表1]
Figure BDA0001930264120000111
然而，本发明不限于此。当第一下拉电阻器组131至第六下拉电阻器组136是从第一下拉电阻器组131开始被依次选中时，减法器210可以被省去。虽然示出了减法选择信号RZQ23从外部设备输入，但是本发明不限于此；根据本发明的实施例，减法器210可以对组选择信号SELTDNB<0:3>进行解码以产生减法选择信号RZQ23。
码发生器230可以对减法模式信号TM_SUB<0:2>进行解码以产生微调码TCODE<0:5>。微调码TCODE<0:5>可以包括温度计码(thermometer code)，即，一元码。换言之，当6比特位微调码TCODE<0:5>被产生时，码发生器230可以基于减法模式信号TM_SUB<0:2>的值而确定微调码TCODE<0:5>的逻辑高电平比特位(即，“1”)的数量。例如，如表2中示出的，当减法模式信号TM_SUB<0:2>为“111”时，码发生器230可以产生“000000”的微调码TCODE<0:5>，且每当减法模式信号TM_SUB<0:2>的值减小时，码发生器230可以产生其中的逻辑高电平比特位(“1”)的数量逐一增大的微调码TCODE<0:5>。换言之，要被微调的第一下拉电阻器组131至第六下拉电阻器组136可以基于减法模式信号TM_SUB<0:2>或测试模式信号TM<0:2>而被选择。
[表2]
TM_SUB<0:2> TCODE<0:5>
001 111111
010 011111
011 001111
100 000111
101 000011
110 000001
111 000000
微调输出单元250可以组合微调码TCODE<0:5>与组选择信号SELTDNB<0:3>以输出第一单独微调信号至第六单独微调信号SELDN_TM<0:5>。
图8是示出根据本发明的一个实施例的微调输出单元(例如图7中示出的微调输出单元250)的电路图。
参考图8，微调输出单元250可以包括第一或非(NOR)门NR1至第六或非门NR6。
第一或非门NR1可以对微调码TCODE<0:5>的第一比特位TCODE<0>与组选择信号SELTDNB<0:3>的第一比特位SELTDNB<0>执行或非运算以输出第一单独微调信号SELDN_TM<0>。第二或非门NR2可以对微调码TCODE<0:5>的第二比特位TCODE<1>与组选择信号SELTDNB<0:3>的第二比特位SELTDNB<1>执行或非运算以输出第二单独微调信号SELDN_TM<1>。第三或非门NR3可以对微调码TCODE<0:5>的第三比特位TCODE<2>与组选择信号SELTDNB<0:3>的第二比特位SELTDNB<1>执行或非运算以输出第三单独微调信号SELDN_TM<2>。第四或非门NR4可以对微调码TCODE<0:5>的第四比特位TCODE<3>与组选择信号SELTDNB<0:3>的第三比特位SELTDNB<2>执行或非运算以输出第四单独微调信号SELDN_TM<3>。第五或非门NR5可以对微调码TCODE<0:5>的第五比特位TCODE<4>与组选择信号SELTDNB<0:3>的第三比特位SELTDNB<2>执行或非运算以输出第五单独微调信号SELDN_TM<4>。第六或非门NR6可以对微调码TCODE<0:5>的第六比特位TCODE<5>与组选择信号SELTDNB<0:3>的第四比特位SELTDNB<3>执行或非运算以输出第六单独微调信号SELDN_TM<5>。
当输入的两个信号具有逻辑低电平时，第一或非门NR1至第六或非门NR6中的每个或非门可以将对应的单独微调信号输出为逻辑高电平。如上所述，微调输出单元250可以将用于单独微调操作的第一单独微调信号至第六单独微调信号SELDN_TM<0:5>提供给第一下拉电阻器组131至第六下拉电阻器组136中的被选中的组。
图9A和图9B为示出根据本发明的一个实施例的单独微调控制器(例如，图7中示出的单独微调控制器200)的操作的时序图。
参考图9A，示出了测试模式信号TM<0:2>分别为“001”、“010”和“011”。如上文中所描述的，当没有下拉电阻器组要被单独微调时，测试模式信号TM<0:2>可以被设置成“001”。当第六下拉电阻器组136要被微调时，测试模式信号TM<0:2>可以被设置成“010”。当第五下拉电阻器组135和第六下拉电阻器组136要被微调时，测试模式信号TM<0:2>可以被设置成“011”。在每种情况下，随着组选择信号SELTDNB<0:3>被依次设置成“1110”、“1101”、“1100”、“1001”、“1000”和“0000”，目标阻抗也可以依次变成240Ω、120Ω、80Ω、60Ω、48Ω和40Ω。
减法器210可以从测试模式信号TM<0:2>中选择性地减去减法选择信号RZQ23以输出减法模式信号TM_SUB<0:2>。换言之，当目标阻抗为120Ω或60Ω时，减法选择信号RZQ23可以被激活为逻辑高电平，且减法器210可以从测试模式信号TM<0:2>中减去减法选择信号RZQ23以输出减法模式信号TM_SUB<0:2>。码发生器230可以基于减法模式信号TM_SUB<0:2>的值而确定微调码TCODE<0:5>的逻辑高电平比特位(“1”)的数量。微调输出单元250可以组合微调码TCODE<0:5>与组选择信号SELTDNB<0:3>以输出第一单独微调信号至第六单独微调信号SELDN_TM<0:5>。
当测试模式信号TM<0:2>为“010”且目标阻抗为40Ω时，单独微调控制器200可以将第六单独微调信号SELDN_TM<5>激活并输出为处于逻辑高电平。即，参考图6，当目标阻抗为40Ω时，只有第六下拉电阻器组136可以被单独微调。
当测试模式信号TM<0:2>为“011”且目标阻抗为48Ω时，单独微调控制器200可以将第五单独微调信号SELDN_TM<4>激活并输出为处于逻辑高电平。当测试模式信号TM<0:2>为“011”且目标阻抗为40Ω时，单独微调控制器200可以将第五和第六单独微调信号SELDN_TM<4:5>激活并输出为处于逻辑高电平。即，参考图6，当目标阻抗为48Ω时，第五下拉电阻器组135可以被单独微调，且当目标阻抗为40Ω时，第五下拉电阻器组135和第六下拉电阻器组136可以被单独微调。当目标阻抗为60Ω时，由于减法选择信号RZQ23被激活而处于逻辑高电平，因此减法器210可以从测试模式信号TM<0:2>中减去减法选择信号RZQ23以输出作为减法结果的减法模式信号TM_SUB<0:2>。因此，当目标阻抗为60Ω时，单独微调控制器200可以将第五单独微调信号SELDN_TM<4>去激活并输出为逻辑低电平，使得第五下拉电阻器组135不被单独微调。
参考图9B，示出了测试模式信号TM<0:2>分别为“100”、“101”、“110”和“111”。当第四下拉电阻器组134和第六下拉电阻器组136要被微调时，测试模式信号TM<0:2>可以被设置成“100”。当第三下拉电阻器组133和第六下拉电阻器组136要被微调时，测试模式信号TM<0:2>可以被设置成“101”。当第二下拉电阻器组132至第六下拉电阻器组136要被微调时，测试模式信号TM<0:2>可以被设置成“110”。当第一下拉电阻器组131至第六下拉电阻器组136要被微调时，测试模式信号TM<0:2>可以被设置成“111”。在每种情况下，随着组选择信号SELTDNB<0:3>被依次设置成“1110”、“1101”、“1100”、“1001”、“1000”和“0000”，目标阻抗也可以依次变成240Ω、120Ω、80Ω、60Ω、48Ω和40Ω。
当测试模式信号TM<0:2>为“101”且目标阻抗为80Ω时，单独微调控制器200可以将第三单独微调信号SELDN_TM<2>激活并输出为处于逻辑高电平。当测试模式信号TM<0:2>为“101”且目标阻抗为48Ω时，单独微调控制器200可以将第三至第五单独微调信号SELDN_TM<2:4>激活并输出为处于逻辑高电平。当测试模式信号TM<0:2>为“101”且目标阻抗为40Ω时，单独微调控制器200可以将第三至第六单独微调信号SELDN_TM<2:5>激活并输出为处于逻辑高电平。当目标阻抗为120Ω或60Ω时，由于减法选择信号RZQ23被激活为逻辑高电平，因此减法器210可以从测试模式信号TM<0:2>中减去减法选择信号RZQ23以输出作为减法结果的减法模式信号TM_SUB<0:2>。因此，当目标阻抗为120Ω或60Ω时，单独微调控制器200可以将第三单独微调信号SELDN_TM<2>去激活并输出为处于逻辑低电平，使得第三下拉电阻器组133不被单独微调。
当测试模式信号TM<0:2>为“111”且目标阻抗为240Ω时，微调输出单元250可以将第一单独微调信号SELDN_TM<0>激活并输出为处于逻辑高电平。当测试模式信号TM<0:2>为“111”且目标阻抗为120Ω时，微调输出单元250可以将第二和第三单独微调信号SELDN_TM<1:2>激活并输出为处于逻辑高电平。当测试模式信号TM<0:2>为“111”且目标阻抗为80Ω时，微调输出单元250可以将第一至第三单独微调信号SELDN_TM<0:2>激活并输出为处于逻辑高电平。当测试模式信号TM<0:2>为“111”且目标阻抗为60Ω时，微调输出单元250可以将第二至第五单独微调信号SELDN_TM<1:4>激活并输出为处于逻辑高电平。当测试模式信号TM<0:2>为“111”且目标阻抗为48Ω时，微调输出单元250可以将第一至第五单独微调信号SELDN_TM<0:4>激活并输出为处于逻辑高电平。当测试模式信号TM<0:2>为“111”且目标阻抗为40Ω时，微调输出单元250可以将第一至第六单独微调信号SELDN_TM<0:5>激活并输出为处于逻辑高电平。因此，当目标阻抗为120Ω或60Ω时，单独微调控制器200可以将第一单独微调信号SELDN_TM<0>去激活并输出为处于逻辑低电平，使得第一下拉电阻器组131不被单独微调。
如上文中参考图9A和图9B描述的，单独微调控制器200可以基于测试模式信号TM<0:2>而确定要被单独微调的下拉电阻器组的数量并且将确定后的下拉电阻器组与基于预定的目标阻抗(即，组选择信号SELTDNB<0:3>)而被选中的下拉电阻器组组合，从而产生第一至第六单独微调信号SELDN_TM<0:5>。
图10是示出根据本发明的一个实施例的下拉阻抗与目标阻抗的匹配比的曲线图。
参考图10，类似于图3，x轴表述被选中的下拉电阻器组的数量，而y轴表示实际的下拉阻抗与目标阻抗的百分比匹配比。
当测试模式信号TM<0:2>为“001”时，下拉电阻器组可以不被单独微调。因此，匹配比可以具有与图3的曲线图中示出的匹配比的值基本相似的值。当测试模式信号TM<0:2>为“010”时，只有第六下拉电阻器组136可以被单独微调，因此匹配比可以只在目标阻抗为40Ω(即，RZQ/6)时才降低。当测试模式信号TM<0:2>为“011”时，第五和第六下拉电阻器组135和136可以被单独微调，因此匹配比可以只有在目标阻抗为48Ω(即，RZQ/5)时才降低并且匹配比可以在目标阻抗为40Ω(即，RZQ/6)时进一步降低。照此方式，当测试模式信号TM<0:2>为“111”时，所有下拉电阻器组131至136都可以被微调，因此匹配比对所有目标阻抗来说都可以降低。
如上所述，根据本发明的一个实施例的半导体器件不但可以通过单独地微调终结电路100的相应电阻器组也可以通过集体地微调终结电路100的各个电阻器组来阻止阻抗失配以及信号完整(SI)特性的劣化。
图11是示出根据本发明的一个实施例的校准电路(例如图4中的校准电路300)的电路图。
参考图11，校准电路300可以包括上拉参考电阻块310、虚设参考电阻块320、下拉参考电阻块330、第一比较块342、第二比较块352、第一计数器344、第二计数器354和参考电压发生器360。
第一比较块342可以将校准焊盘ZQ的电压与参考电压VREF作比较。校准焊盘ZQ的电压可以通过外部电阻器REXT与上拉参考电阻块310的电压分配来产生。参考电压VREF可以从参考电压发生器360中产生。第一比较块342可以基于比较结果来产生升/降信号UP/DN。通常，参考电压VREF可以被设置成“VDD/2”。
第一计数器344可以响应于升/降信号UP/DN而产生上拉控制码PCODE<0:N>。
上拉参考电阻块310可以包括彼此并联耦接的多个上拉电阻器，该多个上拉电阻器响应于上拉控制码PCODE<0:N>而导通/关断。上拉参考电阻块310可以通过基于上拉控制码PCODE<0:N>而导通/关断上拉电阻器(每个上拉电阻器的阻抗被设计为对应于二进制权重(binary weight))来调整阻抗。上拉参考电阻块310的调整后的阻抗可以再次影响校准焊盘ZQ的电压，然后上述的操作可以重复。因此，校准操作可以重复执行，直至上拉参考电阻块310的阻抗变得等于外部电阻器REXT的阻抗。这种操作可以被定义为上拉校准操作。上拉参考电阻块310(其被设计得类似于图4中的驱动数据焊盘DQ的上拉终结块110)可以具有与上拉终结块110相同或类似的趋势。
虚设参考电阻块320可以与上拉参考电阻块310以相同的方式配置。下拉参考电阻块330可以包括彼此并联耦接的多个下拉电阻器，该多个下拉电阻器响应于下拉控制码NCODE<0:N>而导通/关断。下拉参考电阻块330(其被设计得类似于图4中的下拉终结块130)可以具有与下拉终结块130相同或类似的趋势。
通过上拉校准操作产生的上拉控制码PCODE<0:N>可以被输入到虚设参考电阻块320以确定虚设参考电阻块320的阻抗。类似于上拉校准操作，通过第二比较块352与第二计数器354，校准操作可以被重复执行，直到节点“A”的电压变得等于参考电压VREF(即，下拉参考电阻块330的阻抗变得等于虚设参考电阻块320的阻抗)为止。这种操作可以被定义为下拉校准操作。
作为包括上拉校准操作和下拉校准操作的ZQ校准操作的结果而被产生的上拉控制码PCODE<0:N>与下拉控制码NCODE<0:N>可以被输入到图4中示出的终结电路100以调整阻抗。
校准电路300不会一直操作；相反，它只在执行校准操作的设置时段期间操作，设置时段可以是预定的。为此，校准电路300可以接收校准使能信号CAL_EN以执行校准操作。当校准使能信号CAL_EN被激活时，第一比较块342和第二比较块352以及第一计数器和第二计数器354可以操作。当校准使能信号CAL_EN被去激活时，第一比较块342和第二比较块352以及第一计数器和第二计数器354可以不操作。因此，上拉控制码PCODE<0:N>和下拉控制码NCODE<0:N>也不会改变。
根据本发明的实施例，半导体器件被配置为通过单独地微调终结电路的相应的电阻器组来防止阻抗失配以及信号完整(SI)特性的劣化。
虽然已经描述了本发明的有关具体实施例，但是这些实施例的意图并非是限制性的，而是描述性的。另外，要注意的是：在不脱离如所附权利要求所限定的本发明的精神和/或范围的情况下，正如根据本公开本领域技术人员将理解到，本发明可以通过替换、改变和修改来以各种方式实现或实施。
例如，可以基于输入信号的极性来不同地实现上述实施例中描述的逻辑门和晶体管的配置和类型。

Claims (20)

1.一种半导体器件，包括：
校准电路，其适用于基于耦接到校准焊盘的外部电阻器而产生阻抗控制码；
单独微调控制器，其适用于基于测试模式信号和组选择信号而产生多个单独微调信号；以及
终结电路，其包括并联耦接到数据焊盘的多个电阻器组，所述多个电阻器组基于所述阻抗控制码而按组被微调，其中，所述多个单独微调信号分别对应于所述多个电阻器组，以及所述多个电阻器组中的每个电阻器组基于所述多个单独微调信号之中的对应信号而被单独微调。
2.根据权利要求1所述的半导体器件，其中，所述电阻器组中的每个电阻器组包括：
多个第一微调晶体管，其并联耦接到所述数据焊盘以及基于所述阻抗控制码的相应比特位而导通；以及
第二微调晶体管，其并联耦接到所述数据焊盘以及基于所述单独微调信号之中的对应信号而导通。
3.根据权利要求1所述的半导体器件，其中，所述终结电路还包括：
多个耦接单元，其分别耦接在所述电阻器组与所述数据焊盘之间，所述多个耦接单元中的每个耦接单元基于多个目标信号之中的对应信号而导通，
其中，所述数据焊盘的阻抗基于所述多个耦接单元之中导通的耦接单元的数量而被调整。
4.根据权利要求1所述的半导体器件，其中，所述单独微调控制器包括：
减法器，其适用于从所述测试模式信号中减去减法选择信号以产生及输出减法模式信号；
码发生器，其适用于对所述减法模式信号进行解码以产生包括温度计码的微调码；以及
微调输出单元，其适用于组合所述微调码与所述组选择信号以输出所述单独微调信号。
5.根据权利要求4所述的半导体器件，
其中，所述组选择信号用于基于目标阻抗而选择所述电阻器组中的至少一个电阻器组，
其中，当基于所述组选择信号而被选中的电阻器组不是从所述多个电阻器组之中的第一电阻器组开始被依次选中时，所述减法选择信号被激活。
6.根据权利要求4所述的半导体器件，其中，所述码发生器基于所述减法模式信号的值而确定所述微调码中的逻辑高电平比特位的数量。
7.根据权利要求4所述的半导体器件，其中，所述微调输出单元包括：
多个逻辑门，其适用于分别对所述微调码与所述组选择信号的对应的比特位对执行逻辑或非运算以输出所述单独微调信号。
8.一种终结电路，包括：
上拉终结块，其包括多个上拉电阻器组，所述多个上拉电阻器组彼此并联耦接在数据焊盘与电源电压的端子之间以及基于上拉控制码而按组被微调；以及
下拉终结块，其包括多个下拉电阻器组，所述多个下拉电阻器组彼此并联耦接在所述数据焊盘与接地电压的端子之间以及基于下拉控制码而按组被微调，所述多个下拉电阻器组中的每个电阻器组基于多个单独微调信号之中的对应信号而被单独微调，所述多个单独微调信号分别对应于所述多个上拉电阻器组和所述多个下拉电阻器组。
9.根据权利要求8所述的终结电路，其中，所述上拉电阻器组中的每个上拉电阻器组包括：
多个第一微调晶体管，其彼此并联耦接在所述数据焊盘与所述电源电压的端子之间以及基于所述上拉控制码的相应比特位而导通。
10.根据权利要求8所述的终结电路，其中，所述下拉电阻器组中的每个下拉电阻器组包括：
多个第二微调晶体管，其彼此并联耦接在所述数据焊盘与所述接地电压的端子之间以及基于所述下拉控制码的相应比特位而导通；以及
第三微调晶体管，其并联耦接在所述数据焊盘与所述接地电压的端子之间以及基于所述多个单独微调信号之中的对应信号而导通。
11.根据权利要求8所述的终结电路，还包括：
多个上拉耦接块，其耦接在所述上拉电阻器组与所述数据焊盘之间，所述多个上拉耦接块中的每个上拉耦接块基于多个上拉目标信号之中的对应信号而导通；以及
多个下拉耦接块，其耦接在所述下拉电阻器组与所述数据焊盘之间，所述多个下拉耦接块中的每个下拉耦接块基于多个下拉目标信号之中的对应信号而导通，
其中，所述数据焊盘的阻抗基于所述多个上拉耦接块与下拉耦接块之中导通的上拉耦接块与下拉耦接块的数量而被调整。
12.根据权利要求8所述的终结电路，还包括：
单独微调控制块，其适用于产生所述多个单独微调信号，所述多个单独微调信号的激活数量基于测试模式信号和用于选择所述下拉电阻器组中的至少一个下拉电阻器组的组选择信号来被调整。
13.根据权利要求12所述的终结电路，其中，所述单独微调控制块包括：
减法器，其适用于从所述测试模式信号中减去减法选择信号以产生及输出减法模式信号；
码发生器，其适用于对所述减法模式信号进行解码以产生包括温度计码的微调码；以及
微调输出单元，其适用于组合所述微调码与所述组选择信号以输出所述单独微调信号。
14.根据权利要求13所述的终结电路，其中，当基于所述组选择信号而被选中的电阻器组不是从所述多个下拉电阻器组之中的第一电阻器组开始被依次选中时，所述减法选择信号被激活。
15.根据权利要求13所述的终结电路，其中，所述码发生器基于所述减法模式信号的值而确定所述微调码中的逻辑高电平比特位的数量。
16.根据权利要求13所述的终结电路，其中，所述微调输出单元包括：
多个逻辑门，其适用于分别对所述微调码与所述组选择信号的对应的比特位对执行逻辑或非运算以输出所述单独微调信号。
17.一种终结电路，包括：
上拉终结块，其包括多个上拉电阻器组，所述多个上拉电阻器组彼此并联耦接在数据焊盘与电源电压的端子之间以及基于上拉控制码而被微调；以及
下拉终结块，其包括多个下拉电阻器组，所述多个下拉电阻器组彼此并联耦接在所述数据焊盘与接地电压的端子之间以及基于下拉控制码而被微调，
其中，从所述上拉终结块与下拉终结块中选择的一个或更多个电阻器组基于多个单独微调信号之中的一个或更多个对应信号而被单独微调，所述多个单独微调信号分别对应于所述多个上拉电阻器组和所述多个下拉电阻器组。
18.根据权利要求17所述的终结电路，其中，从所述上拉终结块与下拉终结块中选择的所述电阻器组中的每个电阻器组包括：
多个第一微调晶体管，其基于所述上拉控制码与下拉控制码的相应比特位而导通；以及
第二微调晶体管，其基于所述多个单独微调信号之中的对应信号而导通。
19.根据权利要求17所述的终结电路，还包括：
单独微调控制块，其适用于产生所述多个单独微调信号，所述多个单独微调信号的激活数量根据目标阻抗而基于测试模式信号和用于选择所述下拉电阻器组中的至少一个下拉电阻器组的组选择信号来被调整。
20.根据权利要求19所述的终结电路，其中，所述单独微调控制块包括：
减法器，其适用于从所述测试模式信号中减去减法选择信号以产生及输出减法结果作为减法模式信号，其中，当基于所述组选择信号而被选中的电阻器组不是从第一电阻器组开始而被依次选中时，所述减法选择信号被激活；
码发生器，其适用于基于所述减法模式信号的值而确定及产生微调码中的逻辑高电平的数量；以及
微调输出单元，其适用于组合所述微调码与所述组选择信号以输出所述单独微调信号。
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