KR101075523B1 - 캘리브래이션 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

캘리브래이션 동작의 정확도를 높인 캘리브래이션 회로기 개시된다. 캘리브래이션 회로는, 외부저항과 제1레퍼런스 저항부가 연결된 제1캘리브래이션 노드의 전압과 기준전압을 비교하여 제1코드를 생성하는 제1코드 생성부; 한계신호에 응답하여 상기 기준전압 또는 상기 제1캘리브래이션 노드의 전압을 선택하는 전압선택부; 및 더미 레퍼런스 저항부와 제2레퍼런스 저항부가 연결된 제2캘리브레이션 노드의 전압과 상기 전압선택부에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부를 포함한다.

Description

캘리브래이션 회로 및 이를 포함하는 반도체 장치{CALIBRATION CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치의 캘리브래이션 동작을 위한 캘리브래이션 회로에 관한 것이다.
CPU, 메모리 및 게이트 어레이 등과 같은 집적회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품 내로 합체되어 진다. 대부분의 경우에, 반도체 장치는 외부에서 전송되는 각종 신호들을 입력패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작 스피드가 고속화됨에 따라 반도체장치들 간에 인터페이스되는 신호의 스윙(Swing) 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(Impedance Mismatching, '부정합'이라고도 함)에 따른 신호의 반사도 심각해진다. 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화 등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속 전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다. 따라서 수신 측의 반도체장치가 왜곡된 출력신호를 입력단으로 수신할 경우에 셋업/홀드 페일(Setup/Hold Fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션(On Die Termination)이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소스 터미네이션이 행해지고, 수신측에서는 입력패드에 연결된 수신회로에 대해 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
ZQ캘리브래이션(ZQ calibration)이란, PVT(Process, Voltage, Temperature: 프로세스, 전압. 온도)조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 코드를 이용하여 터미네이션 저항값을 조절하게 된다. 일반적으로 캘리브래이션의 기준이 되는 외부저항이 연결되는 패드를 ZQ패드(ZQ PAD)라고 하는데, 이러한 이유로 ZQ캘리브래이션이라는 용어가 주로 사용된다.
이하, 코드를 생성하는 캘리브래이션 회로, 생성된 코드를 이용해 입/출력 노드를 터미네이션하는 터미네이션 회로에 대해 알아보기로 한다.
도 1은 종래의 캘리브래이션 회로의 구성도이다.
도면에 도시된 바와 같이 종래의 캘리브래이션 회로는, 풀업 레퍼런스 저항(110), 더미 레퍼런스 저항부(120), 풀다운 레퍼런스 저항부(130), 비교부(102, 103), 카운터부(104, 105)를 포함하여 구성된다.
그 동작을 보면, 비교부(102)는 캘리브래이션 패드(ZQ PAD)에 연결된 외부저항(101, 이하 240Ω이라고 가정함)과 풀업 코드부(110)의 전압분배에 의해 생성되는 제1캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하고 비교결과에 따라 업/다운 신호(UP/DN)를 생성한다.
카운터부(104)는 비교부(102)의 비교결과인 업/다운 신호(UP/DN)에 응답하여 풀업 코드(PCODE<0:N>)를 생성하는데, 풀업 코드(PCODE)는 풀업 레퍼런스 저항부(110)내의 병렬 저항들(각각의 저항값은 Binary Weight에 맞게 설계됨)을 온/오프하여 풀업 레퍼런스 저항부의 (110)의 저항값을 조절한다. 조절된 풀업 레퍼런스 저항부(110)의 저항값은 다시 제1캘리브래이션 노드(ZQ)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 레퍼런스 저항부(110)의 저항값이 외부저항(101)의 저항 값과 같아질 때까지 캘리브래이션 동작이 반복된다. (풀업 캘리브래이션)
상술한 풀업 캘리브래이션 동작에 의해 생성되는 풀업 코드(PCODE<0:N>)는 더미 레퍼런스 저항부(120)에 입력되어 더미 레퍼런스 저항부(120)의 전체 저항값을 결정하게 된다. 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교부(103)와 카운터부(105)를 사용하여 제2캘리브래이션 노드(A)의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 레퍼런스 저항부(130) 전체 저항값이 더미 레퍼런스 저항부(120)의 저항값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션).
도 2는 풀업 터미네이션부(210)와 풀다운 터미네이션부(220)을 포함하는 종래의 터미네이션 회로의 구성도이다.
터미네이션 회로란, 캘리리브래이션 회로(도 1)에서 생성된 코드(PCODE<0:N>, NCODE<0:N>)를 전달받아 인터페이스 패드(INTERFACE PAD)를 터미네이션하는 회로를 말한다. 터미네이션 회로는 풀업 터미네이션부(210)와 풀다운 터미네이션부(220)를 포함하여 구성된다.
풀업 터미네이션부(210)는 풀업 레퍼런스 저항부(110)와 유사하게 설계된다. 또한 같은 풀업 코드(PCODE<0:N>)에 의해 저항값이 결정되므로 풀업 터미네이션부(210)와 풀업 레퍼런스 저항부(110)는 동일하거나 유사한 경향을 가진다. 이하 풀업 터미네이션부(210)의 동작을 설명한다.
풀업 드라이버 컨트롤러(201)는 풀업 코드(PCODE<0:N>)와 풀업 인에이블 신호(PU_EN)에 응답하여 풀업 터미네이션부(210)를 제어한다. 풀업 인에이블 신호(PU_EN)는 풀업 터미네이션부(210)를 온/오프 시키는 신호이다. 풀업 인에이블 신호(PU_EN)가 활성화되면 풀업 터미네이션부(210) 내의 저항들은 풀업 코드(PCODE<0:N>)에 따라 온/오프된다. 풀업 인이에블 신호(PU_EN)가 비활성화되면 풀업 터미네이션부(210)는 풀업 코드(PCODE<0:N>)에 상관없이 동작하지 않는다. 즉 풀업 터미네이션부(210) 내의 저항들은 모두 오프된다.
풀다운 터미네이션부(220)는 풀다운 레퍼런스 저항부(130)와 유사하게 설계된다. 또한 같은 풀다운 코드(NCODE<0:N>)에 의해 저항값이 결정되므로 풀다운 터미네이션부(220)와 풀다운 레퍼런스 저항부(110)는 동일하거나 유사한 경향을 가진다. 이하 풀다운 터미네이션부(220)의 동작은 상술한 풀업 터미네이션부(210)의 동작과 동일하므로 생략한다.
터미네이션 회로는 데이터를 출력하는 출력드라이버(Output Driver)의 메인 드라이버가 될 수도 있다. 풀업 인에이블 신호(PU_EN)에 의해 풀업 터미네이션부(210)가 활성화되면 풀업 터미네이션부(210)가 인터페이스 패드(INTERFACE PAD, 이 경우에는 DQ PAD)를 '하이'레벨로 만들고, 이로 인하여 인터페이스 패드(INTERFACE PAD)를 통해 '하이'데이터가 출력될 것이다. 또한, 풀다운 인에이브 신호(PD_EN)에 의해 풀다운 터미네이션부(220)가 활성화되면 풀다운 터미네이션부(220)가 인터페이스 패드(INTERFACE PAD)를 '로우'레벨로 만들고, 이로 인하여 인터페이스 패드(INTERFACE PAD)를 통해 '로우'데이터가 출력될 것이다.
도 1의 캘리브래이션 회로에서 풀업 레퍼런스 저항부(110)는 외부저항(101)을 기준으로 캘리브래이션 동작을 수행하고 풀다운 레퍼런스 저항(130)부는 더미 레퍼런스 저항부(120)을 기준으로 캘리브래이션 동작을 수행한다. 풀업 레퍼런스 저항부(110)의 내부에 존재하는 저항들이나 풀다운 레퍼런스 저항부(130)의 내부에 존재하는 저항들은 한없이 작아질 수 없으므로 캘리브래이션 동작의 정확도에는 한계가 존재한다.
따라서 외부저항(101)을 기준으로 캘리브래이션 동작을 수행하는 풀업 레퍼런스 저항부(110)에서 저항값에 오차가 생긴다. 그리고 이러한 풀업 레퍼런스 저항부(110)와 저항값이 동일한 더미 레퍼런스 저항부(120)를 기준으로 캘리브래이션 동작을 수행하는 풀다운 레퍼런스 저항부(130)의 저항값은 풀업 레퍼런스 저항부(110)의 저항값을 기준으로 오차가 생긴다. 상술한 오차가 더해져서 풀다운 레퍼런스 저항부(130)는 외부저항(101)의 저항값과 비교하여 오차가 커질 수 있다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 캘리브래이션 동작의 정확도를 높이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 캘리브래이션 회로는,외부저항과 제1레퍼런스 저항부가 연결된 제1캘리브래이션 노드의 전압과 기준전압을 비교하여 제1코드를 생성하는 제1코드 생성부; 한계신호에 응답하여 상기 기준전압 또는 상기 제1캘리브래이션 노드의 전압을 선택하는 전압선택부; 및 더미 레퍼런스 저항부와 제2레퍼런스 저항부가 연결된 제2캘리브레이션 노드의 전압과 상기 전압선택부에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부를 포함할 수 있다.
상기 한계신호는, 상기 제1코드 값이 한계에 도달하거나 또는 상기 제2코드 값이 한계에 도달하면 활성화되는 것을 특징으로 할 수 있다.
상기 한계신호는, 상기 제1코드 값이 한계에 도달하면 활성화되는 것을 특징으로 할 수 있다.
상기 한계신호는, 상기 제2코드 값이 한계에 도달하면 활성화되는 것을 특징으로 할 수 있다.
상기 전압선택부는, 상기 한계신호가 비활성화되면 상기 제1캘리브래이션 노드의 전압을 선택하고 상기 한계신호가 활성화되면 상기 기준전압을 선택하는 것을 특징으로 할 수 있다.
상기 전압선택부는, 전원전압이 일정한 전압보다 낮은 경우 상기 한계신호의 활성화 여부와 관계없이 상기 기준전압을 선택하는 것을 특징으로 할 수 있다.
또한 본 발명에 따른 반도체 장치는, 외부저항과 제1레퍼런스 저항부가 연결된 제1캘리브래이션 노드의 전압과 기준전압을 비교하여 제1코드를 생성하는 제1코드 생성부; 한계신호에 응답하여 상기 기준전압 또는 상기 제1캘리브래이션 노드의 전압을 선택하는 전압선택부; 더미 레퍼런스 저항부와 제2레퍼런스 저항부가 연결된 제2캘리브레이션 노드의 전압과 상기 전압선택부에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부; 상기 코드에 의해 정해지는 임피던스 값으로 인터페이스 노드를 터미네이션 하는 터미네이션회로를 포함할 수 있다.
또한 상기한 목적을 달성하기 위한 본 발명에 따른 캘리브래이션 회로는, 외부저항과 제1레퍼런스 저항부가 연결된 제1캘리브래이션 노드의 전압과 기준전압을 비교하여 제1코드를 생성하는 제1코드 생성부; 전원전압이 일정한 전압보다 높으면 상기 제1캘리브래이션 노드의 전압을 선택하고 상기 전원전압이 상기 일정한 전압보다 낮으면 상기 기준전압을 선택하는 전압선택부; 및 더미 레퍼런스 저항부와 제2레퍼런스 저항부가 연결된 제2캘리브레이션 노드의 전압과 상기 전압선택부에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부를 포함할 수 있다.
본 발명에 따른 임피던스 조절장치는, 전압선택부에 의해 선택된 전압과 제2캘리브래이션 노드의 전압을 비교하여 제2코드 생성부에서 제2코드를 생성한다. 따라서 상황에 따라서 보다 정확한 캘리브래이션 동작을 수행할 수 있다.
도 1은 종래의 캘리브래이션 회로의 구성도,
도 2는 풀업 터미네이션부(210)와 풀다운 터미네이션부(220)을 포함하는 종래의 터미네이션 회로,
도 3은 도 1과 다른 캘리브래이션 회로의 구성도,
도 4는 전원전압(VDD)이 다를 때 코드(PCODE<0:N>, NCODE<0:N>)값에 따른 터미네이션부(210, 220)의 저항값의 변화를 나타낸 도면,
도 5는 DDR3의 터미네이션부(210, 220)의 저항값의 오차 허용범위와 관련된 JEDEC SPEC을 나타낸 도면,
도 6a, b는 본 발명의 일실시예에 따른 캘리브래이션 회로의 구성도,
도 7은 본 발명의 다른 일실시예에 따른 캘리브래이션 회로의 구성도,
도 8은 본 발명의 일실시예에 따른 반도체 장치의 구성도,
도 9는 본 발명의 다른 일실시예에 따른 캘리브래이션 회로의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 외부저항(301)과 풀업 레퍼런스 저항부(310)이 연결된 제1캘리브래이션 노드(ZQ)의 전압과 더미 레퍼런스 저항부(320)와 풀다운 레퍼런스 저항부(330)이 연결된 제2캘브래이션 노드(A)의 전압을 비교하여 풀다운 코드(NCODE<0:N>)을 생성하는 캘리브래이션 회로의 구성도이다.
도면에 도시된 바와 같이, 도 3의 캘리브래이션 회로는, 풀업 레퍼런스 저항부(310), 더미 레퍼런스 저항부(320), 풀다운 레퍼런스 저항부(330), 비교부(302, 303), 카운터부(304, 305)를 포함하여 구성된다.
도 3의 캘리브래이션 회로의 풀업 캘리브래이션 동작은 도 1의 설명에서 상술한 풀업 캘리브래이션 동작과 동일하므로 생략한다.
풀업 캘리브래이션 동작에 의해 생성되는 풀업 코드(PCODE<0:N>)는 더미 레퍼런스 저항부(320)에 입력되어 더미 레퍼런스 저항부(320)의 전체 저항값을 결정하게 된다. 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교부(303)와 카운터부(305)를 사용하여 제2캘리브래이션 노드(A)의 전압이 제1캘리브래이션 노드(ZQ)의 전압과 같아지도록, 즉 풀다운 레퍼런스 저항부(330)의 저항값이 외부저항(301)의 저항값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션).
도 3의 캘리브래이션 회로는 도 1의 캘리브래이션 회로와 달리 풀업 레퍼런스 저항부(310)의 저항값과 풀다운 레퍼런스 저항부(320)의 저항값을 모두 외부저항(301) 값과 같아지도록 캘리브래이션 되므로 도 1의 캘리브래이션 회로에 비해 캘리브래이션 동작의 정확도가 높아진다는 장점이 있다. 다만 캘리브래이션 회로가 낮은 전원전압(VDD)에서 동작하는 경우 오히려 캘리브래이션 동작의 정확도가 낮아질 수 있는 문제점이 있는바 이에 대해 도 4의 설명에서 후술한다.
도 4는 전원전압(VDD)이 다를 때 코드(PCODE<0:N>, NCODE<0:N>)값에 따른 터미네이션부(210, 220)의 저항값의 변화를 나타내는 도면이다. 도 4는 터미네이션부(210, 220)의 저항값에 대해 나타내고 있지만, 풀업 터미네이션부(210)와 풀업 레퍼런스 저항부(310)는 동일하게 레이아웃되고, 풀다운 터미네이션부(220)와 풀다운 레퍼런스 저항부(330)는 동일하게 레이아웃 된다. 따라서 이하의 설명에서 전원전압(VDD)이 다를 때 코드(PCODE<0:N>, NCODE<0:N>)값에 따른 터미네이션부(210, 220)의 저항값의 변화는, 전원전압(VDD)이 다를 때 코드(PCODE<0:N>, NCODE<0:N>)값에 따른 레퍼런스 저항부(310, 320, 330)의 저항값의 변화와 같다.
실제로 PMOS 트랜지스터와 NMOS 트랜지스터의 포화 전류(Saturation Current) 값이 달라 레퍼런스 저항부(310)와 풀다운 레퍼런스 저항부(330)의 저항값 곡선은 일치하지는 않지만 코드(PCODE<0:N>, NCODE<0:N>) 변화와 전원전압(VDD)의 변화에 대해 동일한 양상을 보인다. 따라서 도 4에서는 낮은 전원전압(VDD)이 레퍼런스 저항부(310, 320, 330)의 저항값에 미치는 영향을 도시하기 위해 하나의 곡선으로 표시하였다. 보통 PMOS 트랜지스터가 NMOS 트랜지스터보다 전원전압(VDD)에 대한 열화가 심하기 때문에 코드(PCODE<0:N>, NCODE<0:N>) 값이 최대일 때의 저항값은 일반적으로 풀업 레퍼런스 저항부(310)가 풀다운 레퍼런스 저항부(330)보다 크다.
도 4에서 저항사양이란 코드(PCODE<0:N>, NCODE<0:N>)값이 최대일 때 레퍼런스 저항부(310, 330)가 가질 수 있는 저항값의 최대치(상한)를 의미한다. 코드(PCODE<0:N>, NCODE<0:N>)값이 최대가 되면, 레퍼런스 저항부(310, 320, 330)에 속한 병렬연결된 저항들이 모두 턴온된다. 따라서 코드(PCODE<0:N>, NCODE<0:N>)값이 최대일 때 레퍼런스 저항부(310, 320, 330)의 저항값은 최소가 된다. 34Ω이 기준이 되는 이유는 7개의 터미네이션부(210, 220)가 병렬로 연결된 경우를 저항사양의 기준으로 삼았기 때문이다. 즉 도 4에 도시된 바에 따르면 하나의 터미네이션부(210, 220)는 코드(PCODE<0:N>, NCODE<0:N>)값이 최대일 때 240Ω이하가 되어야 한다. 이는 레퍼런스 저항부(310, 320, 330)에서도 동일하다.
그런데 전원전압(VDD)이 낮아지게 되면 캘리브래이션 회로(도 3)의 레퍼런스 저항부(310, 320, 330)에 속한 MOS 트랜지스터의 드레인과 소스 사이의 전압이 낮아지게 된다. 이로 인하여 드레인-소스 전류(IDS)가 작아지게 되고 MOS 트랜지스터의 저항값이 증가하게 된다. 따라서 코드(PCODE<0:N>, NCODE<0:N>)값이 최대가 되어도 레퍼런스 저항부(310, 320, 330)의 저항값이 240Ω보다 커지는 문제가 발생한다.
도 4에서 제1곡선(401)은 일반적인 전원전압(VDD)에서 동작하는 경우 코드(PCODE<0:N>, NCODE<0:N>) 값에 따른 터미네이션부(210, 220)의 저항값의 변화를 나타낸다. 제2곡선(402)은 낮은 전원전압(VDD)에서 동작하는 경우 코드(PCODE<0:N>, NCODE<0:N>) 값에 따른 터미네이션부(210, 220)의 저항값의 변화를 나타낸다. 제2곡선의 경우, 즉 낮은 전원전압(VDD)에서 동작하는 경우 코드(PCODE<0:N>, NCODE<0:N>)값이 최대가 되어도 7개의 터미네이션부(210, 220)가 병렬연결된 회로의 저항값이 34Ω보다 크다는 것을 알 수 있다. 터미네이션부(210, 220) 7개가 병렬연결된 것의 저항값을 나타낸 것이므로 1개의 경우 코드(PCODE<0:N>, NCODE<0:N>) 값이 최대가 되어도 저항값이 240Ω보다 크다는 것을 확인할 수 있다. 상술한 바와 같이 터미네이션부(210, 220)와 레퍼런스 저항부(310, 320, 330)의 레이아웃은 동일하므로 비슷한 문제가 캘리브래이션 회로에서도 나타난다.
특히 PMOS 트랜지스터가 낮은 전원전압(VDD)에서 저항값이 커지는 정도가 NMOS 트랜지스터보다 더 크다. 따라서 다음과 같은 문제가 발생한다. 도 3의 캘리브래이션 회로와 같이 풀업 레퍼런스 저항부(310)와 풀다운 레퍼런스 저항부(330)를 모두 외부저항(301)을 기준으로 캘리브래이션 한다고 가정하자. 또한 외부저항(301)의 저항값이 240Ω이라고 하자. 풀업 레퍼런스 저항부(310)는 낮은 전원전압(VDD)에 의한 열화가 심하여 풀업 코드(PCODE<0:N>)값이 최대일 때 저항값이 240Ω보다 커지게 된다. 반면에 풀다운 레퍼런스 저항부(330)는 낮은 전원전압(VDD)에 의한 열화가 심하지 않아 저항값은 240Ω이 될 것이다. 이 경우 풀업 레퍼런스 저항부(310)와 풀다운 레퍼런스 저항부(330)의 저항값의 미스매치가 오히려 도 2의 캘리브래이션 회로보다 커지는 문제가 발생할 수 있다.
도 5는 DDR3의 터미네이션부(210, 220)의 저항값의 오차 허용범위와 관련된 JEDEC SPEC을 나타낸다.
제1영역(501)에 표시된 값은 터미네이션 동작을 하는 경우 풀업 터미네이션부(210)의 저항값과 풀다운 터미네이션부(220)의 저항값의 미스매치가 ±5% 보다 작아야 함을 나타낸다. 이러한 오차를 RTT MISMATCH라고 하는데 (2VM/VDD-1)×100이라는 수식을 통해 구할 수 있으며 단위는 (%)이다. VM은 터미네이션 회로(도 2)의 인터페이스 노드(INTERFACE PAD에 연결된 노드를 의미함)의 전압을 의미한다.
제2영역(502)은 전원전압(VDD)이 일반적인 경우의 절반인 경우(즉 전원전압이 0.5*VDD인 경우) 터미네이션부(210, 220)의 저항값이 목표저항 값의 0.9배에서 1.1배 사이의 저항값을 가져야 한다는 것을 나타낸다. 즉 터미네이션부(210, 220)가 출력드라이버로 동작하는 경우 터미네이션부(210, 220)의 저항값이 목표 저항값의 ±10% 내의 값을 가져야 한다는 것을 의미한다.
상술한 바와 같이 풀업 터미네이션부(210)와 풀다운 터미네이션부(220) 간의 저항값의 차이는 ±5% 이내이어야 하지만 목표 저항값과 터미네이션부(210, 220)의 저항값의 차이는 ±10% 이내이어야 하므로 풀업 터미네이션부(210)와 풀다운 터미네이션부(220) 간의 저항값의 차이를 줄이면 목표 저항값과 터미네이션부(210, 220)의 저항값 사이에는 마진을 더 확보할 수 있다.
예를 들어 목표 저항값이 120Ω이라고 하고 풀업 터미네이션부(210)와 풀다운 터미네이션부(220)의 저항값이 같다고 하면 터미네이션부(210, 220)의 저항값은 120±12Ω 사이의 값을 가지면 된다. 그러나 풀업 터미네이션부(210)의 저항이 120Ω이라고 하면 풀다운 터미네이션부(220)의 저항값은 120±6Ω 사이의 값을 가져야 한다. 즉 풀업 터미네이션부(210)와 풀다운 터미네이션부(220)의 저항값을 매칭시키고 나면 터미네이션부(210, 220)의 저항값의 마진은 커지다는 것을 의미한다. 이는 캘리브래이션 회로(도 1, 도 3)의 레퍼런스 저항부(110, 120, 130, 310, 320, 330)에서도 동일하게 적용된다. 여기서 풀업 터미네이션부(210)는 풀업 레퍼런스 저항부(110, 310)에 대응되고, 풀다운 터미네이션부(220)는 풀다운 레퍼런스 저항부(130, 330)에 대응된다.
도 6a은 본 발명의 일실시예에 따른 캘리브래이션 회로의 구성도이다.
도 6a에 도시된 바와 같이 본 발명에 따른 캘리브래이션 회로는 외부저항(601)과 제1레퍼런스 저항부(613)가 연결된 제1캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하여 제1코드를 생성하는 제1코드 생성부(610), 한계신호(SAT_SIG)에 응답하여 기준전압(VREF) 또는 제1캘리브래이션 노드(ZQ)의 전압을 선택하는 전압선택부(630) 및 더미 레퍼런스 저항부(623)와 제2레퍼런스 저항부(624)가 연결된 제2캘리브레이션 노드(A)의 전압과 전압선택부(630)에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부(620)를 포함한다.
이하의 설명에서 제1코드는 기준전압과 제1캘리브래이션 노드(ZQ)의 전압을 비교하여 생성되는 코드를 나타내고, 제2코드는 제2캘리브래이션 노드(A)와 전압선택부(630)에 의해 선택된 전압을 비교하여 생성되는 코드를 나타낸다.
도 6의 실시예에서 외부저항(601)은 풀다운 저항이고, 제1레퍼런스 저항부(613)는 제1캘리브래이션 노드(ZQ)를 풀업 구동하고, 더미 레퍼런스 저항부(623)는 제2캘리브래이션 노드(A)를 풀업 구동하고, 제2레퍼런스 저항부(624)는 제2캘리브래이션 노드(A)를 풀다운 구동한다.
도 6에 도시된 바와 같이, 도 6에서는 제1코드는 풀업 코드(PCODE<0:N>)가 되고, 제2코드는 풀다운 코드(NCODE<0:N>)가 된다. 또한 제1레퍼런스 저항부(613)는 도 3의 풀업 레퍼런스 저항부(310)가 되고, 더미 레퍼런스 저항부(623)는 도 3의 더미 레퍼런스 저항부(320)가 되고, 제2레퍼런스 저항부(624)는 도 3의 풀다운 레퍼런스 저항부(330)가 된다.
한계신호(SAT_SIG)는 제1코드(PCODE<0:N>) 값이 한계에 도달하거나 또는 제2코드(NCODE<0:N>) 값이 한계에 도달하면 활성화된다. 다른 실시예로 한계신호(SAT_SIG)는 제2코드(NCODE<0:N>)값에 관계없이 제1코드(PCODE<0:N>)값이 한계에 도달하면 활성화 되도록 할 수 있다. 또 다른 실시예로 한계신호(SAT_SIG)는 제1코드(PCODE<0:N>)값에 관계없이 제2코드(NCODE<0:N>)값이 한계에 도달하면 활성화 되도록 할 수 있다.
또한 제1코드(PCODE<0:N>) 및 제2코드(NCODE<0:N>)의 한계값이란 반드시 제1코드(PCODE<0:N>) 및 제2코드(NCODE<0:N>)의 최대값 또는 최소값만을 의미하지는 않는다. 설정에 따라서 제1코드(PCODE<0:N>) 및 제2코드(NCODE<0:N>)의 한계값을 제1코드(PCODE<0:N>) 및 제2코드(NCODE<0:N>)의 최대값보다 작은 일정한 값 또는 최소값보다 작은 일정한 값이 되도록 설정할 수 있다. 이하 한계값으로 설정된 최대값보다 작은 일정한 값 또는 최소값보다 큰 일정한 값을 '설정값'이라 한다.
이러한 경우에도 상술한 실시예에 따라서 제1코드(PCODE<0:N>) 또는 제2코드(NCODE<0:N>)가 '설정값'에 이르면 한계신호(SAT_SIG)가 활성화된다. 다른 실시예로 한계신호(SAT_SIG)는 제2코드(NCODE<0:N>)값에 관계없이 제1코드(PCODE<0:N>)값이 '설정값'에 도달하면 활성화 되도록 할 수 있다. 또 다른 실시예로 한계신호(SAT_SIG)는 제1코드(PCODE<0:N>)값에 관계없이 제2코드(NCODE<0:N>)값이 '설정값'에 도달하면 활성화 되도록 할 수 있다.
도 6a의 캘리브래이션 회로에서 제1코드 생성부(610)는 기준전압(VREF)과 제1캘리브래이션 노드(ZQ)의 전압을 비교하는 제1비교부(611), 제1비교부(611)의 비교결과에 응답하여 제1코드(PCODE<0:N>)를 카운팅하고 제1코드(PCODE<0:N>)값이 한계에 도달하면 제1한계신호(SAT1)를 활성화하는 제1카운팅부(612), 및 제1코드(PCODE<0:N>)에 의해 저항값이 결정되는 제1레퍼런스 저항부(613)를 포함할 수 있다.
제2코드 생성부(620)는 제1코드(PCODE<0:N>)에 의해 저항값이 결정되는 더미 레퍼런스 저항부(623), 제2캘리브래이션 노드(A)의 전압과 전압선택부(630)에 의해 선택된 전압을 비교하는 제2비교부(621), 제2비교부(621)의 비교결과에 응답하여 제2코드(NCODE<0:N>)를 카운팅하고 제2코드(NCODE<0:N>)값이 한계에 도달하면 제2한계신호(SAT2)를 활성화하는 제2카운팅부(622) 및 제2코드(NCODE<0:N>)에 의해 저항값이 결정되는 제2레퍼런스 저항부(624)를 포함할 수 있다.
제1코드(PCODE<0:N>) 또는 제2코드(NCODE<0:N>)가 한계값에 도달하면 한계신호(SAT_SIG)가 활성화된다. 한계신호(SAT_SIG)는, 제1코드(PCODE<0:N>)가 한계값에 도달하면 제1카운터부(612)에 의해 활성화되는 제1한계신호(SAT1)와 제2코드(풀다운 코드, NCODE<0:N>)가 한계값에 도달하면 제2카운터부(622)에 의해 활성화되는 제2한계신호(SAT2)를 조합하여 생성할 수 있다. 예를 들면 제1한계신호(SAT1)와 제2한계신호(SAT2)를 OR게이트로 조합하면 그 출력은 한계신호(SAT_SIG)가 된다. 이러한 경우 한계신호(SAT_SIG)는 제1한계신호(SAT1)가 활성화되거나 또는 제2한계신호(SAT2)가 활성화되는 경우 활성화된다.
다른 실시예로 한계신호(SAT_SIG)가 제2코드(NCODE<0:N>)값에 관계없이 제1코드(PCODE<0:N>)값이 한계에 도달하면 활성화 되도록 하는 경우, 한계신호(SAT_SIG)가 제1한계신호(SAT1)가 된다. 또한 한계신호(SAT_SIG)는 제1코드(PCODE<0:N>)값에 관계없이 제2코드(NCODE<0:N>)값이 한계에 도달하면 활성화되도록 하는 경우, 한계신호(SAT_SIG)가 제2한계신호(SAT2)가 된다.
전압선택부(630)는 한계신호(SAT_SIG)가 비활성화되면 제1캘리브래이션 노드(ZQ)의 전압을 선택하고 한계신호(SAT_SIG)가 활성화되면 기준전압(VREF)을 선택한다. 이하 본 발명에 따른 캘리브래이션 회로의 동작을 한계신호(SAT_SIG)가 비활성화된 경우와 활성화된 경우로 나누어서 설명한다.
먼저 한계신호(SAT_SIG)가 비활성화된 경우 전압선택부(630)는 제1캘리브래이션 노드(ZQ)의 전압을 선택하므로 이때 캘리브래이션 회로의 캘리브래이션 동작은 도 3에서 설명한 캘리브래이션 회로의 동작과 동일하다. 이하의 캘리브래이션 동작에 대한 설명은 생략한다.
다음으로 한계신호(SAT_SIG)가 활성화된 경우 전압선택부(630)는 기준전압(VREF)을 선택하므로 이때 캘리브래이션 회로의 캘리브래이션 동작은 도 1에서 설명한 캘리브래이션 동작과 동일하다. 이하의 캘리브래이션 동작에 대한 설명은 생략한다.
즉 본 발명에 따른 캘리브래이션 회로는 코드(PCODE<0:N>, NCODE<0:N>)값이 한계에 도달하지 않은 경우 도 3의 캘리브래이션 회로와 같이 동작하고, 코드( PCODE<0:N>, NCODE<0:N>)값이 한계에 도달한 경우 도 1의 캘리브래이션 회로와 같이 동작한다.
이를 통해 코드(PCODE<0:N>, NCODE<0:N>)값이 한계에 도달하지 않은 경우 제1레퍼런스 저항부(613)와 제2레퍼런스 저항부(624) 모두 외부저항(601)을 기준으로 캘리브래이션 동작을 수행하여 정확도를 높일 수 있다.
또한 코드(PCODE<0:N>, NCODE<0:N>)값이 한계에 도달한 경우 제2레퍼런스 저항부(624)는 제1레퍼런스 저항부(613)를 기준으로 캘리브래이션 동작을 수행하여 제1레퍼런스 저항부(613)와 제2레퍼런스 저항부(624)의 저항값을 매칭시킨다. 그러면 도 5에서 상술한 바와 같이 제1레퍼런스 저항부(613)와 제2레퍼런스 저항부(624)의 저항값은 목표 저항값의 ±10%범위 이내의 값을 가질 수 있다.
즉 본 발명은 도 1의 캘리브래이션 회로와 도 3의 캘리브래이션 회로의 장점만을 수용하고 있다.
도 6b는 본 발명의 다른 일실시예에 따른 캘리브래이션 회로의 구성도이다.
도 6b에 도시된 바와 같이 본 발명의 다른 일실시예에 따른 캘리브래이션 회로는 도 6a에 도시된 본 발명의 일실시예에 따른 캘리브래이션 회로와 구성이 동일하다. 다만 전압선택부(630)는 전원전압(VDD)이 일정한 전압보다 낮은 경우 한계신호(SAT_SIG)의 활성화 여부와 관계없이 기준전압(VREF)을 선택한다. 저전압신호(LVDD)는 전원전압(VDD)이 미리 설정된 일정한 전압보다 낮은 경우 활성화되는 신호이다. 도 6b에는 도시하지 않았지만 저전압신호(LVDD)는 전원전압(VDD)이 일정한 전압보다 낮은 경우 이를 검출하는 전압 검출기(Voltage Dectector)에 의해 활성화될 수 있다.
도 6b에 도시된 캘리브래이션 회로에서 전압선택부(630)는 한계신호(SAT_SIG)가 활성화여부와 관계없이 저전압신호(LVDD)가 활성화된 경우 기준전압(VREF)를 선택한다. 따라서 전체적인 동작으로 볼 때 한계신호(SAT_SIG)와 저전압신호(LVDD)가 모두 비활성화된 경우 전압선택부(630)는 제1캘리브래이션 노드(A)의 전압을 선택한다. 또한 한계신호(SAT_SIG)와 저전압신호(LVDD) 중 어느 하나가 활성화된 경우 전압선택부(630)는 기준전압(VREF)를 선택한다.
도 4의 설명에서 상술한 바와 같이 낮은 전압에서 동작하는 경우 캘리브래이션 동작의 정확도에 문제가 발생할 수 있다는 점을 고려한 것이다. 따라서 한계신호(SAT_SIG)의 활성화 여부에 관계없이 전원전압(VDD)이 미리 설정된 일정한 전압보다 낮아지는 경우 전압선택부(630)가 기준전압(VREF)를 선택하도로고 하여 도 1과 동일하게 캘리브래이션 동작을 하도록 한다.
따라서 도 6b의 캘리브래이션 회로는 다음과 같이 동작한다.
한계신호(SAT_SIG) 및 저전압신호(LVDD)가 비활성화된 경우 전압선택부(630)는 제1캘리브래이션 노드(ZQ)의 전압을 선택하므로 이때 캘리브래이션 회로의 캘리브래이션 동작은 도 3에서 설명한 캘리브래이션 회로의 동작과 동일하다. 이하 캘리브래이션 동작에 대한 설명은 생략한다.
한계신호(SAT_SIG) 또는 저전압신호(LVDD)가 활성화된 경우 전압선택부(630)는 기준전압(VREF)을 선택하므로 이때 캘리브래이션 회로의 캘리브래이션 동작은 도 1에서 설명한 캘리브래이션 동작과 동일하다. 이하의 캘리브래이션 동작에 대한 설명은 생략한다.
도 7은 본 발명의 다른 일실시예에 따른 캘리브래이션 회로의 구성도이다.
도 7에 도시된 바와 같이 본 발명에 따른 캘리브래이션 회로는 외부저항(701)과 제1레퍼런스 저항부(713)가 연결된 제1캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하여 제1코드를 생성하는 제1코드 생성부(710), 한계신호(SAT_SIG)에 응답하여 기준전압(VREF) 또는 제1캘리브래이션 노드(ZQ)의 전압을 선택하는 전압선택부(730) 및 더미 레퍼런스 저항부(723)와 제2레퍼런스 저항부(724)가 연결된 제2캘리브레이션 노드(A)의 전압과 전압선택부(730)에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부(720)를 포함한다.
도 7의 실시예에서 외부저항(701)은 풀업 저항이고, 제1레퍼런스 저항부(713)는 제1캘리브래이션 노드(ZQ)를 풀다운 구동하고, 더미 레퍼런스 저항부(723)는 제2캘리브래이션 노드(A)를 풀다운 구동하고, 제2레퍼런스 저항부(724)는 제2캘리브래이션 노드(A)를 풀업 구동한다.
도 7에 도시된 바와 같이, 도 7에서는 제1코드는 풀다운 코드(NCODE<0:N>)가 되고, 제2코드는 풀업 코드(PCODE<0:N>)가 된다. 또한 제1레퍼런스 저항부(713)는 도 3의 풀다운 레퍼런스 저항부(330)가 되고, 더미 레퍼런스 저항부(723)는 도 3의 더미 레퍼런스 저항부(320)가 되고, 제2레퍼런스 저항부(724)는 도 3의 풀업 레퍼런스 저항부(330)가 된다.
풀업 캘리브래이션 동작과 풀다운 캘리브래이션 동작이 바뀌었을 뿐 세부적인 캘리브래이션 동작은 동일하므로 캘리브래이션 동작의 설명은 생략한다.
도 8은 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.
도 8에 도시된 바와 같이, 본 발명에 따른 반도체 장치는 외부저항(601)과 제1레퍼런스 저항부(613)가 연결된 제1캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF)을 비교하여 제1코드를 생성하는 제1코드 생성부(610), 한계신호(SAT_SIG)에 응답하여 기준전압(VREF) 또는 제1캘리브래이션 노드(ZQ)의 전압을 선택하는 전압선택부(630), 더미 레퍼런스 저항부(623)와 제2레퍼런스 저항부(624)가 연결된 제2캘리브레이션 노드(A)의 전압과 전압선택부(630)에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부(620), 상기 코드(제1코드, 제2코드)에 의해 정해지는 임피던스 값으로 인터페이스 노드(INTERFACE PAD)를 터미네이션 하는 터미네이션회로(810)를 포함한다.
도 8의 실시예에서 외부저항(601)은 풀다운 저항이고, 제1레퍼런스 저항부(613)는 제1캘리브래이션 노드(ZQ)를 풀업 구동하고, 더미 레퍼런스 저항부(623)는 제2캘리브래이션 노드(A)를 풀업 구동하고, 제2레퍼런스 저항부(624)는 제2캘리브래이션 노드(A)를 풀다운 구동하는 것을 특징으로 한다. (도 6의 캘리브래이션 회로와 동일하다.)
도 8에 도시된 바와 같이, 도 8에서는 제1코드는 풀업 코드(PCODE<0:N>)가 되고, 제2코드는 풀다운 코드(NCODE<0:N>)가 된다. 또한 제1레퍼런스 저항부(613)는 도 3의 풀업 레퍼런스 저항부(310)가 되고, 더미 레퍼런스 저항부(623)는 도 3의 더미 레퍼런스 저항부(320)가 되고, 제2레퍼런스 저항부(624)는 도 3의 풀다운 레퍼런스 저항부(330)가 된다.
이하 캘리브래이션 동작은 도 1, 도 3, 도 6a의 설명과 동일하므로 생략한다.
터미네이션 회로(810)는 풀업 터미네이션부(813)와 풀다운 터미네이션부(814)를 포함하여 구성된다.
이하 코드(PCODE<0:N>, NCODE<0,N>) 생성 후 코드(PCODE<0:N>, NCODE<0,N>)값에 의해 정해지는 저항값으로 인터페이스 노드(INTERFACE PAD가 연결된 노드)를 터미네이션 동작은 도 2의 설명에서 상술한 터미네이션 동작과 동일하므로 생략한다.
또한 현재 일반적으로 사용되고 있는 DDR3 DRAM 또는 DDR4 DRAM의 경우 다양한 동작환경에서 동작할 수 있으며 이러한 동작 환경에 맞추어 DRAM이 동작하도록 모드 레지스터 셋팅(MRS; Mode Resister Setting)값이 설정되어 있다. 본 발명에 따른 캘리브래이션 회로 및 반도체 장치가 DRAM에 적용되는 경우 모드 레지스터 셋팅값에 의해 제1코드(PCODE<0:N>) 및 제2코드(NCODE<0:N>)값의 한계값을 설정할 수 있다. 즉 DRAM의 동작 환경에 따라 제1코드(PCODE<0:N>) 및 제2코드(NCODE<0:N>)값의 한계값을 설정할 수 있다. 이 경우 실시예에 따른 캘리브래이션 회로 및 반도체 장치의 동작은 상술한 실시예와 동일하다.
도 9는 본 발명의 다른 일실시예에 따른 캘리브래이션 회로의 구성도이다.
도 9에 도시된 바와 같이, 본 발명에 따른 캘리브래이션 회로는 본 발명에 따른 캘리브래이션 회로는 외부저항(601)과 제1레퍼런스 저항부(613)가 연결된 제1캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하여 제1코드를 생성하는 제1코드 생성부(610), 전원전압(VDD)이 일정한 전압보다 높으면 제1캘리브래이션 노드(ZQ)의 전압을 선택하고 전원전압(VDD)이 일정한 전압보다 낮으면 기준전압(VREF)을 선택하는 전압선택부(630) 및 더미 레퍼런스 저항부(623)와 제2레퍼런스 저항부(624)가 연결된 제2캘리브레이션 노드(A)의 전압과 전압선택부(630)에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부(620)를 포함한다.
도 9에 도시된 캘리브래이션 회로의 구성은 도 6a의 캘리브래이션 회로의 구성과 동일하다. 다만 도 9에 도시된 캘리브래이션 회로의 전압선택부(630)는 전원전압(VDD)이 일정한 전압보다 높으면 제1캘리브래이션 노드(ZQ)의 전압을 선택하고 전원전압(VDD)이 일정한 전압보다 낮으면 기준전압(VREF)을 선택한다. 저전압신호(LVDD)는 전원전압(VDD)이 일정한 전압보다 높으면 비활성화되고 전원전압(VDD)이 일정한 전압보다 낮으면 활성화되는 신호이다. 일정한 전압은 캘리브래이션 회로의 동작 환경에 따라 미리 설정될 수 있다. 도 9에는 도시하지 않았지만 저전압신호(LVDD)는 전원전압(VDD)이 일정한 전압보다 낮은 경우 이를 검출하는 전압 검출기(Voltage Dectector)에 의해 활성화될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
ZQ : 제1캘리브래이션 노드 A : 제2캘리브래이션 노드
VDD : 전원전압 VREF : 기준전압
630 : 전압선택부 SAT_SIG : 한계신호

Claims (19)

  1. 외부저항과 제1레퍼런스 저항부가 연결된 제1캘리브래이션 노드의 전압과 기준전압을 비교하여 제1코드를 생성하는 제1코드 생성부;
    한계신호에 응답하여 상기 기준전압 또는 상기 제1캘리브래이션 노드의 전압을 선택하는 전압선택부; 및
    더미 레퍼런스 저항부와 제2레퍼런스 저항부가 연결된 제2캘리브레이션 노드의 전압과 상기 전압선택부에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부
    를 포함하는 캘리브래이션회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 한계신호는,
    상기 제1코드 값이 한계에 도달하거나 또는 상기 제2코드 값이 한계에 도달하면 활성화되는 것을 특징으로 하는 캘리브래이션 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 한계신호는,
    상기 제1코드 값이 한계에 도달하면 활성화되는 것을 특징으로 하는 캘리브래이션 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 한계신호는,
    상기 제2코드 값이 한계에 도달하면 활성화되는 것을 특징으로 하는 캘리브래이션 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 전압선택부는,
    상기 한계신호가 비활성화되면 상기 제1캘리브래이션 노드의 전압을 선택하고 상기 한계신호가 활성화되면 상기 기준전압을 선택하는 것을 특징으로 하는 캘리브래이션회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 전압선택부는,
    전원전압이 일정한 전압보다 낮은 경우 상기 한계신호의 활성화 여부와 관계없이 상기 기준전압을 선택하는 것을 특징으로 하는 캘리브래이션 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제1코드 생성부는,
    상기 기준전압과 상기 제1캘리브래이션 노드의 전압을 비교하는 제1비교부;
    상기 제1비교부의 비교결과에 응답하여 상기 제1코드를 카운팅하고 상기 제1코드의 값이 한계에 도달하면 제1한계신호를 활성화하는 제1카운팅부; 및
    상기 제1코드에 의해 저항값이 결정되는 제1레퍼런스 저항부를 포함하는 것을 특징으로 하는 캘리브래이션 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 제2코드 생성부는,
    상기 제1코드에 의해 저항값이 결정되는 더미 레퍼런스 저항부;
    상기 제2캘리브래이션 노드의 전압과 상기 전압선택부에 의해 선택된 전압을 비교하는 제2비교부;
    상기 제2비교부의 비교결과에 응답하여 상기 제2코드를 카운팅하고 상기 제2코드의 값이 한계에 도달하면 제2한계신호를 활성화하는 제2카운팅부; 및
    상기 제2코드에 의해 저항값이 결정되는 제2레퍼런스 저항부
    를 포함하는 것을 특징으로 하는 캘리브래이션 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 한계신호는,
    상기 제1한계신호가 활성화되거나 또는 상기 제2한계신호가 활성화되는 경우 활성화되는 것을 특징으로 하는 캘리브래이션 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 외부저항은 풀다운 저항이고, 상기 제1레퍼런스 저항부는 상기 제1캘리브래이션 노드를 풀업 구동하고, 상기 더미 레퍼런스 저항부는 상기 제2캘리브래이션 노드를 풀업 구동하고, 상기 제2레퍼런스 저항부는 상기 제2캘리브래이션 노드를 풀다운 구동하는 것을 특징으로 하는 캘리브래이션 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 외부저항은 풀업 저항이고, 상기 제1레퍼런스 저항부는 상기 제1캘리브래이션 노드를 풀다운 구동하고, 상기 더미 레퍼런스 저항부는 상기 제2캘리브래이션 노드를 풀다운 구동하고, 상기 제2레퍼런스 저항부는 상기 제2캘리브래이션 노드를 풀업 구동하는 것을 특징으로 하는 캘리브래이션 회로.

  12. 외부저항과 제1레퍼런스 저항부가 연결된 제1캘리브래이션 노드의 전압과 기준전압을 비교하여 제1코드를 생성하는 제1코드 생성부;
    한계신호에 응답하여 상기 기준전압 또는 상기 제1캘리브래이션 노드의 전압을 선택하는 전압선택부;
    더미 레퍼런스 저항부와 제2레퍼런스 저항부가 연결된 제2캘리브레이션 노드의 전압과 상기 전압선택부에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부;
    상기 코드에 의해 정해지는 임피던스 값으로 인터페이스 노드를 터미네이션 하는 터미네이션회로
    를 포함하는 반도체 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 한계신호는
    상기 제1코드 값이 한계에 도달하거나 또는 상기 제2코드 값이 한계에 도달하면 활성화되는 것을 특징으로 하는 반도체 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 한계신호는
    상기 제1코드 값이 한계에 도달하면 활성화되는 것을 특징으로 하는 반도체 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 한계신호는
    상기 제2코드 값이 한계에 도달하면 활성화되는 것을 특징으로 하는 반도체 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 13 내지 제 15항 중 어느 한 항에 있어서,
    상기 전압선택부는,
    상기 한계신호가 비활성화되면 상기 제1캘리브래이션 노드의 전압을 선택하고 상기 한계신호가 활성화되면 상기 기준전압을 선택하는 것을 특징으로 하는 반도체 장치.

  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 외부저항은 풀다운 저항이고, 상기 제1레퍼런스 저항부는 상기 제1캘리브래이션 노드를 풀업 구동하고, 상기 더미 레퍼런스 저항부는 상기 제2캘리브래이션 노드를 풀업 구동하고, 상기 제2레퍼런스 저항부는 상기 제2캘리브래이션 노드를 풀다운 구동하는 것을 특징으로 하는 반도체 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 외부저항은 풀업 저항이고, 상기 제1레퍼런스 저항부는 상기 제1캘리브래이션 노드를 풀다운 구동하고, 상기 더미 레퍼런스 저항부는 상기 제2캘리브래이션 노드를 풀다운 구동하고, 상기 제2레퍼런스 저항부는 상기 제2캘리브래이션 노드를 풀업 구동하는 것을 특징으로 하는 반도체 장치.
  19. 외부저항과 제1레퍼런스 저항부가 연결된 제1캘리브래이션 노드의 전압과 기준전압을 비교하여 제1코드를 생성하는 제1코드 생성부;
    전원전압이 일정한 전압보다 높으면 상기 제1캘리브래이션 노드의 전압을 선택하고 상기 전원전압이 상기 일정한 전압보다 낮으면 상기 기준전압을 선택하는 전압선택부; 및
    더미 레퍼런스 저항부와 제2레퍼런스 저항부가 연결된 제2캘리브레이션 노드의 전압과 상기 전압선택부에 의해 선택된 전압을 비교하여 제2코드를 생성하는 제2코드 생성부
    를 포함하는 캘리브래이션회로.
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* Cited by examiner, † Cited by third party
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