KR101024244B1 - 임피던스 조절 장치 - Google Patents

임피던스 조절 장치 Download PDF

Info

Publication number
KR101024244B1
KR101024244B1 KR1020090117428A KR20090117428A KR101024244B1 KR 101024244 B1 KR101024244 B1 KR 101024244B1 KR 1020090117428 A KR1020090117428 A KR 1020090117428A KR 20090117428 A KR20090117428 A KR 20090117428A KR 101024244 B1 KR101024244 B1 KR 101024244B1
Authority
KR
South Korea
Prior art keywords
impedance
pull
unit
calibration
node
Prior art date
Application number
KR1020090117428A
Other languages
English (en)
Inventor
고형준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090117428A priority Critical patent/KR101024244B1/ko
Priority to US12/647,239 priority patent/US7961001B1/en
Priority to JP2010055323A priority patent/JP2011119632A/ja
Application granted granted Critical
Publication of KR101024244B1 publication Critical patent/KR101024244B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

적은 면적으로도 정확한 임피던스 값으로 터미네이션 동작을 하는 임피던스 조절장치가 개시된다. 임피던스 조절장치는, 기준전압과 캘리브래이션 노드의 전압을 비교하는 비교부; 상기 비교부의 비교결과에 따라 임피던스 코드를 카운팅하는 카운팅부; 상기 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 상기 캘리브래이션 노드에 연결되는 레퍼런스 임피던스부; 상기 임피던스 코드의 생성완료시에에 상기 비교부의 비교결과를 저장하는 저장부; 및 상기 임피던스 코드에 응답하여 온/오프되는 다수의 병렬 저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 병렬 저항으로 소정 패드를 터미네이션하는 터미네이션부를 포함한다.
터미네이션, 임피던스, 캘리브래이션

Description

임피던스 조절 장치{IMPEDANCE ADJUSTING DEVICE}
본 발명은 반도체 장치에서 외부와의 통신을 위한 입/출력 패드의 임피던스를 매칭시켜주는 임피던스 조절장치에 관한 것이다.
CPU, 메모리 및 게이트 어레이 등과 같은 집적회로 칩으로 구현되는 다양한 반도체장치들(semiconductor devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품 내로 합체되어 진다. 대부분의 경우에, 반도체 장치는 외부에서 전송되는 각종 신호들을 입력패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 반도체장치들간에 인터페이스되는 신호의 스윙(swing) 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합'이라고도 함)에 따른 신호의 반사도 심각해진 다. 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화 등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속 전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다. 따라서 수신 측의 반도체장치가 왜곡된 출력신호를 입력단으로 수신할 경우에 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이셔이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소스 터미네이션이 행해지고, 수신측에서는 입력패드에 연결된 수신회로에 대해 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
ZQ캘리브래이션(ZQ calibration)이란, PVT(Process, Voltage, Temperature: 프로세스, 전압. 온도)조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 임피던스 코드를 이용하여 터미네이션 임피던스 값을 조절하게 된다. 일반적으로 캘리브래이션의 기준이 되는 외부저항이 연결되는 패드를 ZQ패드(ZQ PAD)라고 하는데, 이러한 이유로 ZQ캘리브래이션이라는 용어가 주로 사용된다.
이하, 임피던스 코드를 생성하는 캘리브래이션 회로, 생성된 임피던스 코드를 이용해 입/출력 노드를 터미네이션하는 터미네이션 회로에 대해 알아보기로 한 다.
도 1은 종래의 캘리브래이션 회로의 구성도이다.
도면에 도시된 바와 같이, 종래의 캘리브래이션 회로는, 풀업 레퍼런스 임피던스부(110), 더미 레퍼런스 임피던스부(120), 풀다운 레퍼런스 임피던스부(130), 기준전압 발생기(102), 비교기(103, 104), 카운터(105, 106)를 포함하여 구성된다.
그 동작을 보면, 비교기(103)는 캘리브래이션 패드(ZQ PAD)에 연결된 외부저항(101, 이하 120Ω이라고 가정함)과 풀업 레퍼런스 임피던스부(110)의 전압분배에 의해 생성되는 캘리브래이션 노드(ZQ)의 전압과 내부의 기준전압 발생기(102)에서 생성되는 기준전압(VREF, 일반적으로 1/2*VDDQ로 설정됨)을 비교하여 업/다운 신호(UP/DOWN)를 생성한다.
카운터(105)는 업/다운 신호(UP/DOWN)를 받아서 풀업 임피던스 코드(PCODE<0:N>)를 생성하는데, 생성된 풀업 임피던스 코드(PCODE<0:N>)는 풀업 레퍼런스 임피던스부(110) 내의 병렬 저항들(각각의 임피던스 값은 binary weight에 맞게 설계됨)을 온/오프하여 임피던스부(110) 내의 전체 임피던스 값을 조절한다. 조절된 풀업 레퍼런스 임피던스부(110)의 전체 임피던스 값은 다시 캘리브래이션 노드(ZQ)의 전압에 영향을 주고, 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 레퍼런스 임피던스부(110)의 전체 임피던스 값이 외부저항(101)의 임피던스 값과 같아질 때까지 풀업 임피던스 코드(PCODE<0:N>)는 카운팅된다(풀업 캘리브래이션).
상술한 풀업 캘리브래이션 동작에 의해 생성되는 풀업 임피던스 코드(PCODE<0:N>)는 더미 레퍼런스 임피던스부(120)에 입력되어 더미 레퍼런스 임피던스부(120)의 전체 임피던스 값을 결정하게 된다. 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교기(104)와 카운터(106)를 사용하여 A노드의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 레퍼런스 임피던스부(130)의 전체 임피던스 값이 더미 레퍼런스 임피던스부(120)의 전체임피던스 값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션).
상술한 ZQ캘리브래이션 동작의 결과로 생성된 임피던스 코드(PCODE<0:N>, NCODE<0:N>)는, 터미네이션 회로(도 2)로 입력되어 터미네이션 임피던스 값을 조절하게 된다.
캘리브래이션 회로는 항상 동작하는 것이 아니라, 캘리브래이션 동작을 하도록 정해진 구간 동안에만, 일정 주기로 동작한다. 예를 들어, DDR3 메모리장치의 경우 초기화시에는 512클럭 싸이클 도안 캘리브래이션 동작을 하며, 초기화 동작 이후에는 명령 등에 따라 256클럭 싸이클 또는 64클럭 싸이클 동안 캘리브래이션 동작을 한다. 캘리브래이션 동작 중에는 캘리브래이션 활성화 신호(CAL_EN)가 활성화되는데, 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 비교기 및 카운터가 동작하고, 캘리브래이션 활성화 신호가 비활성화되면 비교기(103, 104) 및 카운터(105, 106)가 동작하지 않는다. 즉, 캘리브래이션 활성화 신호(CAL_EN)가 활성화 되면, 비교기(103, 104)는 1클럭마다 1회씩 비교 동작을 수행하고, 카운터(105, 106)는 1클럭마다 1회씩 카운팅 동작을 수행하지만, 캘리브래이션 활성화 신 호(CAL_EN)가 비활성화되면 비교기(103, 104) 및 카운터(105, 106)는 동작을 하지 않으며, 임피던스 코드(PCODE<0:N>)도 변하지 않는다.
도 2는 종래의 터미네이션 회로의 구성도이다.
터미네이션 회로란, 도 1과 같은 캘리브래이션 회로에서 생성된 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 전달받아 인터페이스 패드를 터미네이션하는 회로를 말한다.
터미네이션 회로는 풀업 터미네이션 임피던스부(210)와 풀다운 터미네이션 임피던스부(220)를 포함하여 구성된다. 터미네이션 스킴(scheme)에 따라서 터미네이션 회로가 풀업 터미네이션 임피던스부(210)만을 포함하게 구성되거나, 풀다운 터미네이션 임피던스부(220)만을 포함하게 구성될 수도 있다.
풀업 터미네이션 임피던스부(210)는 풀업 레퍼런스 임피던스부(110)와 유사하게 설계되고, 동일한 풀업 임피던스 코드(PCODE<0:N>)를 입력받는다. 따라서 풀업 터미네이션 임피던스부(210)는 풀업 레퍼런스 임피던스부(110)와 동일한 임피던스 값을 갖는다. 물론, 스케일링(scaling)을 통하여, 풀업 터미네이션 임피던스부(210)가 풀업 레퍼런스 임피던스부(110)의 1/2배, 2배 등의 임피던스 값을 갖도록 설계할 수도 있다. 풀업 터미네이션 활성화신호(PU_EN)는 풀업 터미네이션 임피던스부(210)를 온/오프시키는 신호이다. 풀업 터미네이션 활성화신호(PU_EN)가 비활성화되면 풀업 터미네이션 임피던스부(210) 내의 저항들은 모두 오프되고, 풀업 터미네이션 활성화신호(PU_EN)가 활성화되면 풀업 터미네이션 임피던스부(210) 내 의 저항들은 풀업 임피던스 코드(PCODE<0:N>)에 따라 온/오프된다.
풀다운 터미네이션 임피던스부(220)는 풀다운 레퍼런스 임피던스부(130)와 유사하게 설계되고, 동일한 풀다운 임피던스 코드(NCODE<0:N>)를 입력받는다. 따라서 풀다운 터미네이션 임피던스부(220)는 풀다운 레퍼런스 임피던스부(130)와 동일한 임피던스 값을 갖는다. 물론, 스케일링을 통하여, 풀다운 터미네이션 임피던스부(220)가 풀다운 레퍼런스 임피던스부(130)의 1/2, 2배 등의 임피던스 값을 갖도록 설계할 수도 있다. 풀다운 터미네이션 활성화 신호(PD_EN)는 풀다운 터미네이션 임피던스부(220)를 온/오프시키는 신호이다. 풀다운 터미네이션 활성화 신호(PD_EN)가 비활성화되면 풀다운 터미네이션 임피던스부(220) 내의 저항들은 모두 오프되고, 풀다운 터미네이션 활성화신호(PD_EN)가 활성화되면 풀다운 터미네이션 임피던스부(220) 내의 저항들은 풀다운 임피던스 코드(NCODE<0:N>)에 따라 온/오프된다.
앞서서 설명한 터미네이션 회로는 데이터를 출력하는 출력드라이버(output driver)의 메인 드라이버가 될 수도 있다. 풀업 터미네이션 활성화 신호(PU_EN)가 활성화되는 경우에는 풀업 터미네이션 임피던스부(210)가 인터페이스 패드(INTERFACE PAD, 이 경우에는 DQ PAD)를 '하이'레벨로 만들고, 이로 인하여 인터페이스 패드(INTERFACE PAD)를 통해 '하이'데이터가 출력될 것이다. 또한, 풀다운 터미네이션 활성화 신호(PD_EN)가 활성화되는 경우에는 풀다운 터미네이션 임피던스부(220)가 인터페이스 패드(INTERFACE PAD)를 '로우'레벨로 만들고, 이로 인하여 인터페이스 패드(INTERFACE PAD)를 통해 '로우'데이터가 출력될 것이다.
도 3은 캘리브래이션 회로의 캘리브래이션 동작에 의해 캘리브래이션 노드의 전위가 변하는 것을 나타낸 도면이다.
도 3을 참조하면, 캘리브래이션 동작이 진행될수록 캘리브래이션 노드(ZQ)의 전위는 기준전압(VREF)과 점점 가까워진다. 그러나 일정 시간이 지난 이후에는 캘리브래이션 노드(ZQ)의 전위가 더 이상 기준전압(VREF)과 가까워지는 것이 불가능해진다. 이는 풀업 레퍼런스 임피던스부(110)의 임피던스 값이 풀업 임피던스 코드(PCODE<0:N>)에 따라 결정되기 때문에, 일정한 폭을 가지고만 움직일 수 있기 때문이다. 캘리브래이션 노드(ZQ)의 전위가 기준전압(VREF)과 다르다는 것은 풀업 레퍼런스 임피던스부(110)의 임피던스 값이 외부저항(101)과 다르다는 것을 의미한다. 따라서 캘리브래이션 노드(ZQ)의 전위가 기준전압(VREF)과 가까워지면 가까워질수록 캘리브래이션 동작의 정확도는 높아진다.
캘리브래이션 노드(ZQ)의 전위를 기준전압(VREF)과 더욱 가까워지게 하기 위해서는 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 비트(bit)수를 늘려 양자화에러를 줄이는 방법이 고려될 수 있다. 그러나 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 비트수를 늘리면, 캘리브래이션 회로의 복잡성이 증가한다. 또한, 비트수가 하나 늘어날 때마다, 캘리브래이션 동작에 필요한 시간이 2배로 늘어난다. 따라서 복잡성의 및 캘리브래이션 동작에 필요한 시간의 증가 없이 캘리브래이션 동작의 정확도를 높일 수 있는 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 임피던스 코드의 비트 수를 증가시키지 않으면서도, 캘리브래이션 및 터미네이션 동작의 정확도를 높이고자 하는데, 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 임피던스 조절장치는, 기준전압과 캘리브래이션 노드의 전압을 비교하는 비교부; 상기 비교부의 비교결과에 따라 임피던스 코드를 카운팅하는 카운팅부; 상기 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 상기 캘리브래이션 노드에 연결되는 캘리브래이션 저항부; 상기 임피던스 코드의 생성완료시에 상기 비교부의 비교결과를 저장하는 저장부; 및 상기 임피던스 코드에 응답하여 온/오프되는 다수의 병렬 저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 병렬 저항으로 인터페이스 노드를 터미네이션하는 터미네이션부를 포함할 수 있다.
상기 인터페이스 노드는, 데이터가 입/출력되는 데이터 패드에 연결된 노드인 것을 특징으로 할 수 있다.
상기 비교부와 상기 카운팅부는 캘리브래이션 동작 구간 동안에 일정 주기로 동작하고, 상기 저장부는 상기 비교부의 마지막 비교결과을 저장하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 임피던스 조절장치는, 기준전압과 제1캘리브래이션 노드의 전압을 비교하는 제1비교부; 상기 제1비교부의 비교결과에 따라 풀업 임피던스 코드를 카운팅하는 제1카운팅부; 상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제1캘리브래이션 노드를 풀업구동하는 풀업 레퍼런스 임피던스부; 상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 제2캘리브래이션 노드를 풀업구동하는 더미 레퍼런스 임피던스부; 상기 기준전압과 상기 제2캘리브래이션 노드의 전압을 비교하는 제2비교부; 상기 제2비교부의 비교결과에 따라 풀다운 임피던스 코드를 카운팅하는 제2카운팅부; 상기 풀다운 임피던스 코으에 의해 결정되는 임피던스 값으로, 상기 제2캘리브래이션 노드를 풀다운 구동하는 풀다운 레퍼런스 임피던스부; 상기 풀업 및 풀다운 임피던스 코드의 생성완료시에 상기 제2비교부의 비교결과를 저장하는 저장부; 상기 풀업 임피던스 코드에 응답하여 온/오프되는 다수의 병렬저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 저항으로 인터페이스 노드를 풀업 터미네이션하는 풀업 터미네이션부; 및 상기 풀다운 임피던스 코드에 응답하여 온/오프되는 다수의 병렬저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 저항으로 상기 인터페이스 노드를 풀다운 터미네이션하는 풀다운 터미네이션부를 포함할 수 있다.
또한, 본 발명에 따른 임피던스 조절장치는, 기준전압과 제1캘리브래이션 노드의 전압을 비교하는 제1비교부; 상기 제1비교부의 비교결과에 따라 풀업 임피던스 코드를 카운팅하는 제1카운팅부; 상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제1캘리브래이션 노드를 풀업구동하는 풀업 레퍼런스 임피던 스부; 상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 제2캘리브래이션 노드를 풀업구동하는 더미 레퍼런스 임피던스부; 상기 기준전압과 상기 제2캘리브래이션 노드의 전압을 비교하는 제2비교부; 상기 제2비교부의 비교결과에 따라 풀다운 임피던스 코드를 카운팅하는 제2카운팅부; 상기 풀다운 임피던스 코으에 의해 결정되는 임피던스 값으로, 상기 제2캘리브래이션 노드를 풀다운 구동하는 풀다운 레퍼런스 임피던스부; 상기 풀업 및 풀다운 임피던스 코드의 생성완료시에 상기 제1비교부의 비교결과를 저장하는 저장부; 상기 풀업 임피던스 코드에 응답하여 온/오프되는 다수의 병렬저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 저항으로 인터페이스 노드를 풀업 터미네이션하는 풀업 터미네이션부; 및 상기 풀다운 임피던스 코드에 응답하여 온/오프되는 다수의 병렬저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 저항으로 상기 인터페이스 노드를 풀다운 터미네이션하는 풀다운 터미네이션부를 포함할 수 있다.
또한, 본 발명에 따른 임피던스 조절장치는, 캘리브래이션 노드의 전압과 기준전압을 비교하고, 비교결과를 카운팅해 임피던스 조절코드를 생성하되, 마지막 비교결과를 저장하는 캘리브래이션 회로; 및 상기 임피던스 조절코드와 상기 마지막 비교결과에 따라 임피던스 값이 결정되는 터미네이션 회로를 포함할 수 있다.
본 발명에 따른 임피던스 조절장치는, 비교부의 마지막 비교신호(캘리브래이션 동작 구간 내에서 마지막으로 생성되는 비교신호)를 저장하고, 저장된 신호를 이용하여 터미네이션부의 임피던스 값을 미세하게 조정한다. 따라서 임피던스 코드의 비트 수를 늘리지 않고도, 임피던스 조절장치의 정확도를 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 이하에서의 임피던스 조절장치는 캘리브래이션 회로와 터미네이션 회로를 포함하는 장치를 의미한다.
도 4는 본 발명의 제1실시예에 따른 임피던스 조절장치의 캘리브래이션 회로의 구성도이다. 제1실시예에서는 캘리브래이션 회로(도 4)가 하나의 임피던스 코드를 생성하고, 터미네이션 회로(도 6)는 한 방향으로만 인터페이스 노드를 터미네이션하는 예를 도시한다.
캘리브래이션 회로는 캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF)을 비교하고, 비교결과를 카운팅해 임피던스 코드(PCODE<0:N>)를 생성하되, 마지막 비교결과(UP/DOWN)를 저장한다. 상세하게, 도 4에 도시된 바와 같이, 캘리브래이션 회로는, 기준전압(VREF)과 캘리브래이션 노드(ZQ)의 전압을 비교하는 비교부(410); 비교부(410)의 비교결과(UP/DOWN)에 따라 임피던스 코드(PCODE<0:N>)를 카운팅하는 카운팅부(420); 임피던스 코드(PCODE<0:N>)에 의해 결정되는 임피던스 값을 가지며, 캘리브래이션 노드(ZQ)에 연결되는 레퍼런스 임피던스부(430); 및 임피던스 코 드(PCODE<0:N>)의 생성 완료시에 비교부(410)의 비교결과(UP/DOWN)를 저장하는 저장부(440)를 포함한다. 비교부(410)와 카운팅부(420)에 입력되는 캘리브래이션 활성화 신호(CAL_EN)는 캘리브래이션 동작을 활성화시키는 신호로 캘리브래이션 활성화 신호(CAL_EN)가 활성화된 동안에 비교부(410)와 카운팅부가 동작해 임피던스 코드(PCODE<0:N>)를 생성하고, 캘리브래이션 활성화 신호(CAL_EN)가 비활성화된 동안에는 비교부(410)와 카운팅부(420)의 동작이 멈추고, 임피던스 코드(PCODE<0:N>)값이 변하지 않는다.
도 4는 기존의 캘리브래이션 회로에서 임피던스 코드(PCODE<0:N>)를 생성하는 부분 이외에 저장부(440)를 더 포함한다.
저장부(440)는 임피던스 코드(PCODE<0:N>)의 생성 완료시에 비교부(410)의 비교결과(UP/DN)를 저장한다. 임피던스 코드(PCODE<0:N>)의 생성 완료시에 비교부(410)의 비교결과(UP/DOWN)를 저장한다는 것은, 캘리브래이션 동작 구간 내에서 비교부(410)가 마지막으로 수행하는 비교동작에 의해 생성되는 비교결과(UP/DOWN)를 저장한다는 것을 의미한다. 저장부는 저장신호(LAT_EN)에 응답하여 동작하는데, 저장신호(LAT_EN)는 캘리브래이션 활성화 신호(CAL_OPER)의 비활성화 시점 직전에 활성화되도록 생성하면 된다.
저장부(440)는 캘리브래이션 동작 구간 내에서의 마지막 비교결과(UP/DOWN)를 저장한다. 마지막 비교결과(UP/DOWN)가 '하이'이면 마지막 임피던스 코드(PCODE<0:N>)의 카운팅이 레퍼런스 임피던스부(430)의 임피던스 값을 증가시키는 방향으로 이루어졌다는 것을 뜻하며, 마지막 비교결과(UP/DOWN)가 '로우'이면 마지 막 임피던스 코드(PCODE<0:N>)의 카운팅이 레퍼런스 임피던스부(430)의 임피던스 값을 감소시키는 방향으로 이루어졌다는 것을 의미한다. 따라서, 마지막 비교결과(UP/DOWN)가 '하이'이면 레퍼런스 임피던스부(430)의 임피던스 값이 외부저항(401)보다 크게 되도록 변할 것이고, 마지막 비교결과(UP/DOWN)가 '로우'이면 레퍼런스 임피던스부(430)의 임피던스 값이 외부저항(401)보다 작게 되도록 변할 것이다.
이와 같이, 저장부(440)에 저장된 신호(TRIM)는 임피던스 코드(PCODE<0:N>)의 생성 완료 후에 외부저항(401)과 레퍼런스 임피던스부(430)의 임피던스 값 중 어느 것이 더 클지에 관한 정보를 가지고 있다. 즉, 저장부(440)에 저장된 신호(TRIM)는 캘리브래이션 동작의 완료 후에 양자화 에러(quantization error)가 어느 방향으로 발생했는지의 정보를 가진다.
참고로, 도 4에서는 비교부(410)가 비교기로 도시되었지만, 이는 비교동작을 수행하도록 설계된 여러 회로가 사용될 수 있음을 의미한다. 또한, 카운팅부(420)가 카운터로 도시되었지만, 카운팅부(420)는 비교결과에 따라 코드(PCODE<0:N>)값을 높이고/낮추는(활성화되는 신호의 코드를 늘리고/낮추는) 동작을 하도록 설계된 여러 회로가 사용될 수 있다.
도 5a,b는 캘리브래이션 동작에 따라 캘리브래이션 노드(ZQ)의 전압이 변하는 과정 및 저장부(440)에 신호(TRIM)가 저장되는 과정을 도시한 도면이다.
도 5a를 참조하면, 비교부(410)와 카운팅부(420)의 동작에 의해 임피던스 코 드(PCODE<0:N>)가 변하고, 이에 따라 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF)을 향해 움직인다. 일정 시점 이후로부터는, 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF)보다 높아졌다 낮아졌다를 반복한다. 그리고 캘리브래이션 동작이 완료되면(CAL_EN 비활성화) 임피던스 코드(PCODE<0:N>)값이 변하지 않고, 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF)보다 낮은 상태가 계속된다. 여기서 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF)보다 낮아진 것은 비교부(410)의 마지막 비교결과(UP/DOWN)가 '하이'이고 이에 의해 임피던스 코드(PCODE<0:N>)가 레퍼런스 임피던스부(430)의 임피던스 값을 늘리는 방향으로 카운팅되었기 때문이다. 비교부(410)의 마지막 비교결과(UP/DOWN)인 '하이'신호는 저장부(440)에 저장된다(TRIM='하이').
도 5b를 참조하면, 비교부(410)와 카운팅부(420)의 동작에 의해 임피던스 코드(PCODE<0:N>)가 변하고, 이에 따라 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF)을 향해 움직인다. 일정 시점 이후로부터는, 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF)보다 높다졌다 낮아졌다를 반복한다. 그리고 캘리브래이션 동작이 완료되면(CAL_EN 비활성화) 임피던스 코드(PCODE<0:N>)값이 변하지 않고, 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF)보다 높은 상태가 계속된다. 여기서 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF)보다 높아진 것은 비교부(410)의 마지막 비교값이 '로우'이고 이에 의해 임피던스 코드(PCODE<0:N>)가 레퍼런스 임피던스부(430)의 임피던스 값을 줄이는 방향으로 카운팅되었기 때문이다. 비교부(410)의 마지막 비교결과(UP/DOWN)인 '로우'신호는 저장부(440)에 저장된 다(TRIM='로우').
도 6은 본 발명의 제1실시예에 따른 임피던스 조절장치의 터미네이션 회로의 구성도이다.
터미네이션 회로는 임피던스 조절코드(PCODE<0:N>)와 저장부(440)에 저장된 마지막 비교결과(TRIM)에 따라 임피던스 값이 결정된다. 도 6에 도시된 바와 같이, 터미네이션 회로는, 임피던스 코드(PCODE<0:N>)에 응답하여 온/오프되는 다수의 병렬 저항들(611~615)과, 저장부(440)에 저장된 신호(TRIM)에 응답하여 온/오프되는 병렬 저항(616)을 포함하며, 이러한 저항들(611~615, 616)을 이용해 인터페이스 노드(INTERFACE PAD가 연결되는 노드)를 터미네이션한다.
터미네이션 회로 내의 모든 저항(611~615, 616) 에는 터미네이션 활성화 신호(PU_EN)에 응답하여 온/오프되는 트랜지스터(601~606)가 직렬로 연결된다. 터미네이션 활성화 신호(PU_EN)가 '하이'로 비활성화되면 모든 저항(611~615, 616)은 오프되고, 터미네이션 활성화 신호(PU_EN)가 '로우'로 활성화되면, 임피던스 코드(PCODE<0:N>) 또는 신호(TRIM)에 의해 저항들(611~615, 616)이 온/오프된다.
이하에서는 터미네이션 활성화 신호(PU_EN)가 '로우'로 활성화되었다는 가정하에 설명하기로 한다.
저항들(611~615)에는 임피던스 코드(PCODE<0:N>) 각각을 입력받는 트랜지스터들(621~625)이 직렬로 연결된다. 따라서 저항들(611~615)은 임피던스 코드(PCODE<0:N>)에 의해 각각 온/오프된다. 이는 기존의 터미네이션 회로와 동일하 다.
저항(616)은 저장부(440)에 저장된 신호(TRIM)가 '하이'이면 턴온되고, 저장부에 저장된 신호(TRIM)가 '로우'이면 오프된다. 저장부(440)에 저장된 신호(TRIM)를 반전하여 입력받는 트랜지스터(626)가 저항(616)에 직렬로 연결되기에 이러한 동작이 가능해진다.
앞서 설명한 바와 같이, 신호(TRIM)가 '하이'라는 것은 현재 레퍼런스 임피던스부(430)의 임피던스 값이 외부저항(401)의 임피던스 값(즉, 타겟값)보다 크다는 것을 의미하고, 신호(TRIM)가 '로우'라는 것은 현재 레퍼런스 임피던스부(430)의 임피던스 값이 외부저항(401)의 임피던스 값보다 작다는 것을 의미한다. 터미네이션 회로의 임피던스는 레퍼런스 임피던스부(430)의 임피던스와 동일한 경향을 보인다. 즉, 레퍼런스 임피던스부(430)의 임피던스 값이 타겟값보다 크면 터미네이션 회로의 임피던스 값도 타겟값보다 커지고, 레퍼런스 임피던스부(430)의 임피던스 값이 타겟값보다 작으면 터미네이션 회로의 임피던스 값도 타겟값보다 작아진다. 저항(616)은 터미네이션 회로의 임피던스 값이 타겟값보다 커지면 이를 줄여주고, 터미네이션 회로의 임피던스 값이 타겟값보다 작아지면 이를 늘려주는 역할을 한다.
도 6에서는 저항들(611~615, 616)과 이를 온/오프하기 위한 트랜지스터들(601~606, 621~626)을 따로 도시하였지만, 트랜지스터들(601~606, 621~626)은 자체적으로도 저항 성분을 가지므로, 별도의 저항 없이 트랜지스터들(601~606, 621~626) 만으로 회로가 구성될 수도 있다. 이 경우 본 발명에서의 저항이란 트랜 지스터를 의미할 수 있다.
도 4 내지 도 6에서는 캘리브래이션 회로가 풀업 임피던스 코드(PCODE<0:N>)를 생성하고, 터미네이션 회로가 풀업 방향으로 인터페이스 노드를 터미네이션하는 예를 설명하였지만, 이와는 다르게 캘리브래이션 회로가 풀다운 임피던스 코드를 생성하고, 터미네이션 회로가 풀다운 방향으로 인터페이스 노드를 터미네이션하도록 구성될 수도 있음은 당연하다.
도 7은 본 발명의 제2실시예에 따른 임피던스 조절장치의 캘리브래이션 회로의 구성도이다. 제2실시예에서는 캘리브래이션 회로(도 7)가 2개의 임피던스 코드를 생성하고, 터미네이션 회로(도 8)는 풀업 및 풀다운 양방향으로 인터페이스 노드를 터미네이션하는 예를 도시한다.
캘리브래이션 회로는 캘라부래이션 노드(ZQ, A)의 전압과 기준전압(VREF)을 비교하고, 비교결과(UP/DOWN1,2)를 카운팅해 임피던스 조절코드(PCODE<0:N>, NCODE<0:N>)를 생성하며, 마지막 비교결과(UP/DOWN2)를 저장한다. 도 7에 도시된 바와 같이, 캘리브래이션 회로는, 기준전압(VREF)과 제1캘리브래이션 노드(ZQ)의 전압을 비교하는 제1비교부(710); 제1비교부(710)의 비교결과(UP/DOWN1)에 따라 풀업 임피던스 코드(PCODE<0:N>)를 카운팅하는 제1카운팅부(720); 풀업 임피던스 코드(PCODE<0:N>)에 의해 결정되는 임피던스 값으로, 제1캘리브래이션 노드(ZQ)를 풀업구동하는 풀업 레퍼런스 임피던스부(730); 풀업 임피던스 코드(PCODE<0:N>)에 의해 결정되는 임피던스 값을 가지며, 제2캘리브래이션 노드(A)를 풀업 구동하는 더 미 레퍼런스 임피던스부(740); 기준전압(VREF)과 제2캘리브래이션 노드(A)의 전압을 비교하는 제2비교부(750); 제2비교부(750)의 비교결과(UP/DOWN2)에 따라 풀다운 임피던스 코드(NCODE<0:N>)를 카운팅하는 제2카운팅부(760); 풀다운 임피던스 코드(NCODE<0:N>)에 의해 결정되는 임피던스 값으로, 제2캘리브래이션 노드(A)를 풀다운 구동하는 풀다운 레퍼런스 임피던스부(770); 풀업 임피던스 코드(PCODE<0:N>) 및 풀다운 임피던스 코드(NCODE<0:N>)의 생성완료시에 제2비교부(750)의 비교결과(UP/DOWN2)를 저장하는 저장부(780)를 포함한다. 비교부(710, 750)와 카운팅부(720, 760)에 입력되는 캘리브래이션 활성화 신호(CAL_EN)는 캘리브래이션 동작을 활성화시키는 신호로, 캘리브래이션 활성화 신호(CAL_EN)가 활성화된 동안에 비교부(710, 750)와 카운팅부(720, 760)가 동작해 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 생성하고, 캘리브래이션 활성화 신호(CAL_EN)가 비활성화된 동안에는 비교부(710, 750)와 카운팅부(720, 760)의 동작이 멈추고, 임피던스 코드(PCODE<0:N>, NCODE<0:N>) 값이 변하지 않는다.
도 7은 기존의 캘리브래이션 회로에서 풀업 및 풀업 임피던스 코드(PCODE<0:N>, NCODE<0:N>)를 생성하기 위한 부분 이외에 저장부(780)를 더 포함한다.
저장부(780)는 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 생성 완료시에 제2비교부(750)의 비교결과(UP/DOWN2)를 저장한다. 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 생성 완료시에 제2비교부(750)의 비교결과(UP/DOWN2)를 저장한다는 것은, 캘리브래이션 동작 구간 내에서 제2비교부(750)가 마지막으로 수행하는 비교 동작에 의해 생성되는 비교결과(UP/DOWN2)를 저장한다는 것을 의미한다. 저장부(780)는 저장신호(LAT_EN)에 응답하여 동작하는데, 저장신호(LAT_EN)는 캘리브래이션 활성화 신호(CAL_EN)의 비활성화 시점에 활성화되도록 생성하면 된다.
저장부(780)는 캘리브래이션 동작 구간 내에서의 마지막 비교결과(UP/DOWN2)를 저장한다. 마지막 비교결과(UP/DOWN2)가 '하이'이면 풀다운 캘리브래이션 코드(NCODE<0:N>)의 마지막 업데이트는 풀다운 레퍼런스 임피던스부(770)의 임피던스를 키우는 방향으로 이루어진다는 것을 의미하며, 마지막 비교결과가 '로우'이면 풀다운 캘리브래이션 코드(NCODE<0:N>)의 마지막 업데이트는 풀다운 레퍼런스 임피던스부(770)의 임피던스를 줄이는 방향으로 이루어진다는 것을 의미한다. 따라서 마지막 비교결과(UP/DOWN2)가 '하이'이면 풀다운 레퍼런스 임피던스부(770)의 임피던스가 더미 레퍼런스 임피던스부(740)의 임피던스보다 크게 되고, 마지막 비교결과(UP/DOWN2)가 '로우'이면 풀다운 레퍼런스 임피던스부(770)의 임피던스가 더미 레퍼런스 임피던스부(740)의 임피던스보다 작게 된다.
이와 같이, 저장부(780)에 저장된 신호(TRIM)는 임피던스 코드(PCODE<0:N>, NCODE<0:N>)의 생성 완료 후에 더미 레퍼런스 임피던스부(740)와 풀다운 레퍼런스 임피던스부(770)의 임피던스 값 중 어느 것이 더 클지에 관한 정보를 가지고 있다. 즉, 저장부(780)에 저장된 신호(TRIM)는 캘리브래이션 동작의 완료 후에 양자화 에러(quantization error)가 어느 방향으로 발생했는지의 정보를 가진다.
도 7에서는 저장부(780)가 제2비교부(750)의 비교결과(UP/DOWN2)를 저장하는 예를 도시하였지만, 저장부(780)가 제1비교부(710)의 비교결과(UP/DOWN1)를 저장하 도록 구성해도 된다. 제1비교부(710)의 마지막 비교결과(UP/DOWN1)도 더미 레퍼런스 임피던스부(740)의 임피던스 값과 풀다운 레퍼런스 임피던스부(770)의 임피던스 값 중 어느 것이 더 큰지의 정보를 가지고 있기 때문이다. 이러한 구성의 변화에 따라 비교결과(UP/DOWN1)를 인버팅하여 저장 또는 저장 후 인버팅해야 하지만, 본 발명이 달성하고자 하는 기본원리는 동일하게 이루어질 수 있다.
도 8은 본 발명의 제2실시예에 따른 임피던스 조절장치의 터미네이션 회로의 구성도이다.
터미네이션 회로는, 임피던스 조절코드(PCODE<0:N>, NCODE<0:N>)와 저장부(780)에 저장된 마지막 비교결과(TRIM)에 따라 임피던스 값이 결정된다. 도 8에 도시된 바와 같이, 터미네이션 회로는, 인터페이스 노드(INTERFACE PAD가 연결되는 노드)를 풀업 터미네이션하는 풀업 터미네이션부(810)와 인터페이스 노드를 풀다운 터미네이션하는 풀다운 터미네이션부(860)를 포함하여 구성된다.
풀업 터미네이션부(810)는 풀업 임피던스 코드(PCODE<0:N>)에 응답하여 온/오프되는 다수의 병렬 저항들(811~815)과, 저장부(780)에 저장된 신호(TRIM)에 응답하여 온/오프되는 저항(816)을 포함한다. 풀업 터미네이션부(810)의 모든 저항(811~815, 816)에는 풀업 터미네이션 활성화신호(PU_EN)에 응답하여 온/오프되는 트랜지스터(831~836)가 직렬로 연결된다. 풀업 터미네이션 활성화신호(PU_EN)가 '하이'로 비활성화되면 모든 저항(815~815, 816)은 오프되고, 풀업 터미네이션 활성화 신호(PU_EN)가 '로우'로 활성화되면, 풀업 임피던스 코드(PCODE<0:N>) 또는 신 호(TRIM)에 의해 저항들(811~815, 816)이 온/오프된다. 이하에서는 풀업 터미네이션 활성화 신호(PU_EN)가 '로우'로 활성화되었다는 가정 하에 설명하기로 한다.
저항들(811~815)에는 풀업 임피던스 코드(PCODE<0:N>) 각각을 입력받는 트랜지스터들(841~845)이 직렬로 연결된다. 따라서 저항들(811~815)은 풀업 임피던스 코드(PCODE<0:N>)에 의해 각각 온/오프된다. 저항(816)은 저장부(780)에 저장된 신호(TRIM)가 '로우'이면 턴온되고, '하이'이면 오프된다. 저장부(780)에 저장된 신호(TRIM)를 입력받아 동작하는 트랜지스터(846)가 저항(816)에 연결되기에 이러한 동작이 가능해진다.
풀다운 터미네이션부(860)는 풀다운 임피던스 코드(NCODE<0:N>)에 응답하여 온/오프되는 다수의 병렬 저항들(861~865)과, 저장부(780)에 저장된 신호(TRIM)에 응답하여 온/오프되는 저항(866)을 포함한다. 풀다운 터미네이션부(860)의 모든 저항(861~865)에는 풀다운 터미네이션 활성화신호(PD_EN)에 응답하여 온/오프되는 트랜지스터(881~886)가 직렬로 연결된다. 풀다운 터미네이션 활성화신호(PD_EN)가 '로우'로 비활성화되면 모든 저항(861~865, 866)은 오프되고, 풀다운 터미네이션 활성화 신호(PD_EN)가 '하이'로 활성화되면, 풀다운 임피던스 코드(NCODE<0:N>) 또는 신호(TRIM)에 의해 저항들(861~865, 866)이 온/오프된다. 이하에서는 풀다운 터미네이션 활성화 신호(PD_EN)가 '하이'로 활성화되었다는 가정하에 설명하기로 한다.
저항들(861~865)에는 풀다운 임피던스 코드(NCODE<0:N>) 각각을 입력받는 트랜지스터들(891~895)이 직렬로 연결된다. 따라서 저항들(861~865)은 풀다운 임피던스 코드(NCODE<0:N>)에 의해 각각 온/오프된다. 저항(866)은 저항부(780)에 저장된 신호(TRIM)가 '하이'이면 턴온되고, '로우'이면 오프된다. 저장부(780)에 저장된 신호(TRIM)를 입력받아 동작하는 트랜지스터(896)가 저항(866)에 직렬로 연결되기에 이러한 동작이 가능해진다.
저장부(780)에 저장된 신호(TRIM)가 '하이'이면, 저항(816)이 오프되어 풀업 터미네이션부(810)의 임피던스값이 늘어나며, 저항(866)이 턴온되어 풀다운 터미네이션부(860)의 임피던스 값이 늘어난다. 반대로 저장부(780)에 저장된 신호(TRIM)가 '로우'이면 저항(816)이 턴온되어 풀업 터미네이션부(810)의 임피던스값이 늘어나며, 저항(866)이 오프되어 풀다운 터미네이션부(860)의 임피던스 값이 줄어든다.
앞서 설명한 바와 같이, 신호(TRIM)가 '하이'라는 것은 풀다운 레퍼런스 임피던스부(770)의 임피던스가 더미 레퍼런스 임피던스부(740)의 임피던스보다 크다는 것을 의미한다. 또한, 신호(TRIM)가 '로우'라는 것은 풀다운 레퍼런스 임피던스부(770)의 임피던스가 더미 레퍼런스 임피던스부(740)의 임피던스보다 작다는 것을 의미한다.
그리고, 더미 레퍼런스 임피던스부(740)의 임피던스와 풀업 터미네이션부(810)의 임피던스는 동일한 경향을 보이며, 풀다운 레퍼런스 임피던스부(770)의 임피던스와 풀다운 터미네이션부(860)의 임피던스는 동일한 경향을 보인다. 즉, 더미 레퍼런스 임피던스부(740)의 임피던스가 풀다운 레퍼런스 임피던스부(770)의 임피던스보다 커지면, 풀업 터미네이션부(810)의 임피던스가 풀다운 터미네이션부(860)의 임피던스보다 커지는 경향을 보인다. 또한, 더미 레퍼런스 임피던스부(740)의 임피던스가 풀다운 레퍼런스 임피던스부(770)의 임피던스보다 작아지면, 풀업 터미네이션부(810)의 임피던스가 풀다운 터미네이션부(860)의 임피던스보다 작아지는 경향을 보인다. 저항(816)은 풀업 터미네이션부(810)의 임피던스값을 늘리거나 줄여주고, 저항(866)은 풀다운 터미네이션부(860)의 임피던스값을 늘리거나 줄여줌으로써, 풀업 터미네이션부(810)와 풀다운 터미네이션부(860)가 목표로 하는 정확한 임피던스 값을 갖도록 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 캘리브래이션 회로의 구성도.
도 2는 종래의 터미네이션 회로의 구성도.
도 3은 캘리브래이션 회로의 캘리브래이션 동작에 의해 캘리브래이션 노드의 전위가 변하는 것을 나타낸 도면.
도 4는 본 발명의 제1실시예에 따른 임피던스 조절장치의 캘리브래이션 회로의 구성도.
도 5a,b는 캘리브래이션 동작에 따라 캘리브래이션 노드(ZQ)의 전압이 변하는 과정 및 저장부(440)에 신호(TRIM)가 저장되는 과정을 도시한 도면.
도 6은 본 발명의 제1실시예에 따른 임피던스 조절장치의 터미네이션 회로의 구성도.
도 7은 본 발명의 제2실시예에 따른 임피던스 조절장치의 캘리브래이션 회로의 구성도.
도 8은 본 발명의 제2실시예에 따른 임피던스 조절장치의 터미네이션 회로의 구성도.

Claims (11)

  1. 기준전압과 캘리브래이션 노드의 전압을 비교하는 비교부;
    상기 비교부의 비교결과에 따라 임피던스 코드를 카운팅하는 카운팅부;
    상기 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 상기 캘리브래이션 노드에 연결되는 레퍼런스 임피던스부;
    상기 임피던스 코드의 생성완료시에 상기 비교부의 비교결과를 저장하는 저장부; 및
    상기 임피던스 코드에 응답하여 온/오프되는 다수의 병렬 저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 병렬 저항으로 인터페이스 노드를 터미네이션하는 터미네이션부
    를 포함하는 임피던스 조절장치.
  2. 제 1항에 있어서,
    상기 인터페이스 노드는,
    데이터가 입/출력되는 데이터 패드에 연결된 노드인 것을 특징으로 하는 임피던스 조절장치.
  3. 제 1항에 있어서,
    상기 캘리브래이션 노드에는,
    외부저항이 연결되는 것을 특징으로 하는 임피던스 조절장치.
  4. 제 1항에 있어서,
    상기 비교부와 상기 카운팅부는 캘리브래이션 동작 구간 동안에 일정 주기로 동작하고, 상기 저장부는 상기 비교부의 마지막 비교결과을 저장하는 것을 특징으로 하는 임피던스 조절장치.
  5. 기준전압과 제1캘리브래이션 노드의 전압을 비교하는 제1비교부;
    상기 제1비교부의 비교결과에 따라 풀업 임피던스 코드를 카운팅하는 제1카운팅부;
    상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제1캘리브래이션 노드를 풀업구동하는 풀업 레퍼런스 임피던스부;
    상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 제2캘리브래이션 노드를 풀업구동하는 더미 레퍼런스 임피던스부;
    상기 기준전압과 상기 제2캘리브래이션 노드의 전압을 비교하는 제2비교부;
    상기 제2비교부의 비교결과에 따라 풀다운 임피던스 코드를 카운팅하는 제2 카운팅부;
    상기 풀다운 임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제2캘리브래이션 노드를 풀다운 구동하는 풀다운 레퍼런스 임피던스부;
    상기 풀업 및 풀다운 임피던스 코드의 생성완료시에 상기 제2비교부의 비교결과를 저장하는 저장부;
    상기 풀업 입피던스 코드에 응답하여 온/오프되는 다수의 병렬저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 저항으로 인터페이스 노드를 풀업 터미네이션하는 풀업 터미네이션부; 및
    상기 풀다운 임피던스 코드에 응답하여 온/오프되는 다수의 병렬저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 저항으로 상기 인터페이스 노드를 풀다운 터미네이션하는 풀다운 터미네이션부
    를 포함하는 임피던스 조절장치.
  6. 제 5항에 있어서,
    상기 인터페이스 노드는,
    데이터가 입/출력되는 데이터 패드에 연결된 노드인 것을 특징으로 하는 임피던스 조절장치.
  7. 제 5항에 있어서,
    상기 제1캘리브래이션 노드에는,
    외부저항이 연결되는 것을 특징으로 하는 임피던스 조절장치.
  8. 제 5항에 있어서,
    상기 제1비교부, 상기 제2비교부, 상기 제1카운팅부 및 상기 제2카운팅부는 캘리브래이션 동작 구간 동안에 일정 주기로 동작하고, 상기 저장부는 상기 제1비교부 또는 상기 제2비교부의 마지막 비교결과을 저장하는 것을 특징으로 하는 임피던스 조절장치.
  9. 제 5항에 있어서,
    상기 풀업 터미네이션부는 출력드라이버의 풀업 드라이버이고,
    상기 풀다운 터미네이션부는 출력드라이버의 풀다운 드라이버이며,
    '하이' 데이터의 출력시에는 상기 풀업 드라이버가 턴온되고, '로우'데이터의 출력시에는 상기 풀다운 드라이버가 턴온되는 것을 특징으로 하는 임피던스 조절장치.
  10. 기준전압과 제1캘리브래이션 노드의 전압을 비교하는 제1비교부;
    상기 제1비교부의 비교결과에 따라 풀업 임피던스 코드를 카운팅하는 제1카운팅부;
    상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제1캘리브래이션 노드를 풀업구동하는 풀업 레퍼런스 임피던스부;
    상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값을 가지며, 제2캘리브래이션 노드를 풀업구동하는 더미 레퍼런스 임피던스부;
    상기 기준전압과 상기 제2캘리브래이션 노드의 전압을 비교하는 제2비교부;
    상기 제2비교부의 비교결과에 따라 풀다운 임피던스 코드를 카운팅하는 제2카운팅부;
    상기 풀다운 임피던스 코드에 의해 결정되는 임피던스 값으로, 상기 제2캘리브래이션 노드를 풀다운 구동하는 풀다운 레퍼런스 임피던스부;
    상기 풀업 및 풀다운 임피던스 코드의 생성완료시에 상기 제1비교부의 비교결과를 저장하는 저장부;
    상기 풀업 입피던스 코드에 응답하여 온/오프되는 다수의 병렬저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 저항으로 인터페이스 노드를 풀업 터미네이션하는 풀업 터미네이션부; 및
    상기 풀다운 임피던스 코드에 응답하여 온/오프되는 다수의 병렬저항들과, 상기 저장부에 저장된 신호에 응답하여 온/오프되는 저항으로 상기 인터페이스 노드를 풀다운 터미네이션하는 풀다운 터미네이션부
    를 포함하는 임피던스 조절장치.
  11. 캘리브래이션 노드의 전압과 기준전압을 비교하고, 비교결과를 카운팅해 임피던스 조절코드를 생성하되, 마지막 비교결과를 저장하는 캘리브래이션 회로; 및
    상기 임피던스 조절코드와 상기 마지막 비교결과에 따라 임피던스 값이 결정되는 터미네이션 회로
    를 포함하는 임피던스 조절 장치.
KR1020090117428A 2009-11-30 2009-11-30 임피던스 조절 장치 KR101024244B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090117428A KR101024244B1 (ko) 2009-11-30 2009-11-30 임피던스 조절 장치
US12/647,239 US7961001B1 (en) 2009-11-30 2009-12-24 Impedance adjusting device
JP2010055323A JP2011119632A (ja) 2009-11-30 2010-03-12 インピーダンス調節装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090117428A KR101024244B1 (ko) 2009-11-30 2009-11-30 임피던스 조절 장치

Publications (1)

Publication Number Publication Date
KR101024244B1 true KR101024244B1 (ko) 2011-03-29

Family

ID=43939289

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090117428A KR101024244B1 (ko) 2009-11-30 2009-11-30 임피던스 조절 장치

Country Status (3)

Country Link
US (1) US7961001B1 (ko)
JP (1) JP2011119632A (ko)
KR (1) KR101024244B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140003077A (ko) * 2012-06-29 2014-01-09 에스케이하이닉스 주식회사 임피던스 교정회로
KR20190120952A (ko) * 2018-04-17 2019-10-25 에스케이하이닉스 주식회사 터미네이션 회로, 반도체 장치 및 그의 동작 방법
WO2024080574A1 (ko) * 2022-10-12 2024-04-18 주식회사 퀄리타스반도체 임피던스 캘리브레이션 장치

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8909966B2 (en) * 2010-03-26 2014-12-09 Advantest Corporation Wireless power supply apparatus
KR101175245B1 (ko) * 2011-02-28 2012-08-21 에스케이하이닉스 주식회사 임피던스 조절회로 및 이를 포함하는 집적회로 칩
WO2013033622A1 (en) * 2011-09-02 2013-03-07 Rambus Inc. On -chip regulator with variable load compensation
JP2013085078A (ja) * 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
KR20130049620A (ko) 2011-11-04 2013-05-14 삼성디스플레이 주식회사 표시 장치
KR101940110B1 (ko) * 2012-08-30 2019-01-18 에스케이하이닉스 주식회사 반도체 장치의 출력 데이터 노이즈 제거 방법 및 이를 구현하는 반도체 장치
US9779039B2 (en) * 2013-08-29 2017-10-03 Micron Technology, Inc. Impedance adjustment in a memory device
WO2015149283A1 (zh) * 2014-04-01 2015-10-08 京微雅格（北京）科技有限公司 一种集成电路芯片及其阻抗校准方法
JP2015216513A (ja) 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
JP2015219936A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
US9484916B1 (en) * 2015-03-16 2016-11-01 Altera Corporation Adaptive on-chip termination circuitry
KR20160138627A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 임피던스 조절 회로 및 방법
US9665462B2 (en) 2015-10-14 2017-05-30 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US9780785B2 (en) * 2015-12-21 2017-10-03 Integrated Silicon Solution, Inc. Calibration circuit for on-chip drive and on-die termination
DE102016200245B3 (de) * 2016-01-12 2016-09-29 Siemens Aktiengesellschaft Verfahren zur Einstellung der Pull-Widerstände eines elektronischen Bausteins
KR102529968B1 (ko) * 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
JP2017216611A (ja) 2016-06-01 2017-12-07 マイクロン テクノロジー， インク． 半導体装置
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US9767921B1 (en) 2016-12-30 2017-09-19 Micron Technology, Inc. Timing based arbiter systems and circuits for ZQ calibration
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
KR102455514B1 (ko) * 2017-09-11 2022-10-19 에스케이하이닉스 주식회사 데이터 출력 드라이버를 포함하는 메모리 시스템
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
CN110070905B (zh) * 2018-01-22 2022-11-01 长鑫存储技术有限公司 半导体存储器件的检测电路及检测方法
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
KR20210146656A (ko) * 2020-05-27 2021-12-06 에스케이하이닉스 주식회사 캘리브레이션 회로 및 그 동작 방법
US11705898B2 (en) * 2021-01-21 2023-07-18 Nanya Technology Corporation Off chip driver circuit, off chip driver system, and method for manufacturing an off chip driver circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090022043A (ko) * 2007-08-29 2009-03-04 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로
KR20090061279A (ko) * 2007-12-11 2009-06-16 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7218155B1 (en) * 2005-01-20 2007-05-15 Altera Corporation Techniques for controlling on-chip termination resistance using voltage range detection
US7221193B1 (en) * 2005-01-20 2007-05-22 Altera Corporation On-chip termination with calibrated driver strength
US7268712B1 (en) * 2006-04-18 2007-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for calibrating on-die components
US7514954B2 (en) * 2006-05-10 2009-04-07 Micron Technology, Inc. Method and apparatus for output driver calibration
KR100985414B1 (ko) * 2007-12-11 2010-10-06 주식회사 하이닉스반도체 뱅뱅에러를 방지하기 위한 홀드회로 및 뱅뱅에러 방지방법,홀드회로를 포함하는 캘리브래이션 회로와아날로그-디지털 변환기

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090022043A (ko) * 2007-08-29 2009-03-04 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로
KR20090061279A (ko) * 2007-12-11 2009-06-16 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140003077A (ko) * 2012-06-29 2014-01-09 에스케이하이닉스 주식회사 임피던스 교정회로
KR102008019B1 (ko) * 2012-06-29 2019-08-06 에스케이하이닉스 주식회사 임피던스 교정회로
KR20190120952A (ko) * 2018-04-17 2019-10-25 에스케이하이닉스 주식회사 터미네이션 회로, 반도체 장치 및 그의 동작 방법
KR102517713B1 (ko) * 2018-04-17 2023-04-05 에스케이하이닉스 주식회사 터미네이션 회로, 반도체 장치 및 그의 동작 방법
WO2024080574A1 (ko) * 2022-10-12 2024-04-18 주식회사 퀄리타스반도체 임피던스 캘리브레이션 장치

Also Published As

Publication number Publication date
US20110128038A1 (en) 2011-06-02
US7961001B1 (en) 2011-06-14
JP2011119632A (ja) 2011-06-16

Similar Documents

Publication Publication Date Title
KR101024244B1 (ko) 임피던스 조절 장치
US9077332B2 (en) Impedance control circuit and semiconductor device including the same
US7843211B2 (en) Impedance adjusting circuit and semiconductor memory device having the same
KR101045086B1 (ko) 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
KR100875673B1 (ko) 온 다이 터미네이션 장치 및 이의 캘리브래이션 방법
KR101145333B1 (ko) 임피던스 조절 장치
KR100904482B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR100866928B1 (ko) 적은 전류를 소모하는 온 다이 터미네이션 장치.
KR100886644B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR100863535B1 (ko) 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
US7573289B2 (en) Impedance matching circuit and semiconductor memory device with the same
US20120092039A1 (en) Impedance code generation circuit and integrated circuit including the same
US7755383B2 (en) Calibration circuit, semiconductor memory device including the same, and operating method of the calibration circuit
US20100164540A1 (en) Semiconductor Memory Device
KR20130072042A (ko) 터미네이션 회로
US20130162286A1 (en) Impedance code generation circuit and semiconductor memory device including the same
KR20080018779A (ko) 온 다이 터미네이션 장치.
KR101175245B1 (ko) 임피던스 조절회로 및 이를 포함하는 집적회로 칩
KR20090022043A (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR100976414B1 (ko) 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치
KR100968419B1 (ko) 병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션장치, 반도체 메모리 장치
KR100893579B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로 및캘리브래이션 방법
KR101161740B1 (ko) 테스트 캘리브래이션 동작 모드를 구비한 임피던스 캘리브래이션 회로 및 이를 포함하는 반도체장치
KR100853467B1 (ko) 반도체메모리소자
KR20120099908A (ko) 임피던스 조절회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee