WO2015149283A1 - 一种集成电路芯片及其阻抗校准方法 - Google Patents

一种集成电路芯片及其阻抗校准方法 Download PDF

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麦日锋
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    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load

Definitions

  • the present invention relates to integrated circuit technology, and more particularly to an integrated circuit chip and an impedance calibration method thereof. Background technique
  • the output impedance In the design of integrated circuit chips, the output impedance must be matched to the characteristic impedance of the transmission line such as the receiving circuit or cable to allow proper transmission by preventing reflection and loss of the output signal.
  • the rise time and fall time (swing rate) of the waveform of the output signal must be adjusted to fall within the appropriate range. If it is too short, noise may be generated. If it is too long, the waveform may deteriorate.
  • an ODT (on-chip termination) circuit for DDR2 standard memory can adjust its termination resistance to 75 ohms or 150 ohms.
  • the ODT circuit has a plurality of P-type MOS transistors and N-type MOS transistors connected in parallel to form a termination resistor.
  • the number of transistors connected in parallel is adjusted by a control signal supplied to the gate of the transistor so that the resistance value of the transistor is controlled to be equal to the resistance value of the external standard resistor.
  • FIG. 1 is a block diagram showing the structure of an impedance calibration circuit provided inside a prior art integrated circuit chip.
  • the circuit connects the standard impedance Rref to the node A when performing impedance calibration, and the comparator 710 sets the voltage value of the node A and the reference voltage value (configured as 1/2 or 1/ of the power supply voltage V DD ) . 3) comparing, outputting a comparison signal, and the control module (not shown) outputs an impedance calibration code P-CODE[0....N] according to the comparison signal to control the passage of the plurality of parallel PMOS tubes 700.
  • the control module maintains the output current calibration code P-CODE[0...N], and the calibration code P-CODE[0...N is used as the reference calibration code for other interface driving circuits. use.
  • the insufficiency of the integrated circuit chip provided by the above prior art is: It is suitable for single-ended signal output and differential signal output; on the other hand, its reference voltage configuration is not suitable for a wide range of supply voltages, as shown in Figure 2, when the supply voltage is one-half of 1.8V ⁇ 3.3V or One-third of the supply voltage) has a narrow linear range of output characteristics.
  • An object of the present invention is to solve the above-mentioned deficiencies of the prior art and to provide an integrated circuit chip and an impedance calibration method thereof.
  • the present invention provides an integrated circuit chip including at least one single-ended structure driving circuit and a first driving circuit, the first driving circuit having the same driving circuit as at least one single-ended structure
  • the first driving circuit comprises a plurality of parallel PMOS transistors and a plurality of parallel NMOS transistors, wherein the plurality of parallel PMOS transistors are connected in series through the first node and the plurality of parallel NMOS transistors, and the first node provides a single-ended signal output;
  • the chip further includes a comparator, a code processing module and a control module; when performing impedance calibration, the chip connects the standard impedance to the first node, turns off the plurality of parallel NMOS transistors, and the comparator compares the voltage value of the first node with the first Comparing the reference voltage value, outputting the first comparison signal, and the code processing module outputs a first impedance calibration code according to the first comparison signal to control on and off of the plurality of parallel PMOS transistors; and then
  • the code processing module outputs a second impedance calibration code according to the second comparison signal to control on and off of the plurality of parallel NMOS transistors; the code processing module controls the at least one according to the calibrated first impedance calibration code and the second impedance calibration code A single-ended structure of the drive circuit.
  • the present invention also provides an integrated circuit chip including at least one differential structure driving circuit and a first driving circuit, the first driving circuit having the same structure as the at least one differential structure driving circuit, the first driving circuit
  • the first group of parallel PMOS tubes, the second group of parallel NMOS tubes, the third group of parallel PMOS tubes, the fourth group of parallel NMOS tubes, and the fifth group of parallel MOS tubes, the first group of parallel PMOS tubes and the first Three groups of parallel PMOS tubes have the same structure, the second group of parallel NMOS tubes and the fourth group of parallel NMOS tubes have the same structure, and the first group of parallel PMOS tubes pass through the first node and the second group of parallel NMOS tubes.
  • the third group of parallel PMOS tubes are connected in series through the second node and the fourth group of parallel NMOS tubes, and the first node is connected to the second node through the fifth group of parallel MOS tubes, and the first node and the second node provide differential signal output;
  • the chip further includes a first comparator, a second comparator, a first code processing module, a second code processing module, and a third code processing module; when performing impedance calibration, the chip disconnects the second group of parallel NMOS tubes, and the third A parallel PMOS transistor, a fourth parallel NMOS transistor, and a fifth parallel MOS transistor connect the standard impedance to the first node, turn on the first parallel PMOS transistor, and the first comparator turns the voltage of the first node Comparing the value with the first reference voltage value, outputting the first comparison signal, the first code processing module outputting the first impedance calibration code according to the first comparison signal, to control the on and off of the first group of parallel PMOS tubes; and then maintaining the A group of parallel PMOS tubes are turned
  • the first comparator compares the voltage value of the first connection point with the second reference voltage value, and outputs a second comparison.
  • the second code processing module outputs a second impedance calibration code according to the second comparison signal to control the on and off of the second group of parallel NMOS transistors; and the third group of parallel NMOS transistors replicates the impedance of the first group of parallel NMOS transistors
  • the code performs on-off control, and the fourth group of parallel NMOS transistors replicates the impedance codes of the second group of parallel NMOS transistors for on-off control; the third code processing module outputs a third impedance calibration code to control the fifth group of parallels.
  • the MOSFET is turned on and off, and the chip controls the driving circuit of the at least one differential structure according to the calibrated first impedance calibration code, the second impedance calibration code, and the third impedance calibration code.
  • the present invention provides an impedance calibration method for an integrated circuit chip, the integrated circuit chip including at least one single-ended structure driving circuit and a first driving circuit, the first driving circuit having at least one single-ended structure driving The circuit has the same structure.
  • the first driving circuit includes a plurality of PMOS transistors connected in parallel and a plurality of NMOS transistors connected in parallel. The method includes the following steps:
  • the standard impedance is connected to the first node, the first node provides a single-ended signal output, and the plurality of parallel NMOS transistors are turned off, and the voltage value of the first node and the first reference voltage value are performed by the comparator. Comparing, outputting a first comparison signal, and outputting a first impedance calibration code according to the first comparison signal to control on and off of the plurality of parallel PMOS tubes;
  • the signal outputs a second impedance calibration code to control a plurality of NMOSs connected in parallel Switching on and off;
  • the driving circuit of at least one single-ended structure in the chip is controlled according to the calibrated first impedance calibration code and the second impedance calibration code.
  • the present invention also provides an impedance calibration method for an integrated circuit chip, the integrated circuit chip comprising at least one differential structure driving circuit and a first driving circuit, the first driving circuit having the same driving circuit as the at least one differential structure
  • the first driving circuit comprises a first group of parallel PMOS tubes, a second group of parallel NMOS tubes, a third group of parallel PM0S tubes, a fourth group of parallel NMOS tubes, and a fifth group of parallel MOS tubes, first The group of parallel PMOS tubes and the third group of parallel PMOS tubes have the same structure, the second group of parallel NMOS tubes and the fourth group of parallel NMOS tubes have the same structure, the method comprising the following steps:
  • the first comparator compares the voltage value of the first node with the first reference voltage value, and outputs a first comparison signal
  • the first code processing module outputs the first impedance calibration according to the first comparison signal. Code to control the on and off of the first group of parallel PMOS tubes;
  • the second code processing module outputs a second impedance calibration code according to the second comparison signal to control the on and off of the fourth group of parallel NMOS transistors; the third group of parallel NMOS transistors replicates the impedance codes of the first group of parallel NMOS transistors.
  • the fourth group of parallel NMOS transistors replicates the impedance codes of the second group of parallel NMOS transistors for on-off control;
  • the third code processing module outputs a third impedance calibration code to control the fifth group of parallel MOSFETs Broken, the first node and the second node provide differential signal output;
  • the chip controls the driving circuit of the at least one differential structure according to the calibrated first impedance calibration code, the second impedance calibration code, and the third impedance calibration code.
  • the invention has a simple structure and can be applied to both single-ended signal output and differential signal output, as well as to a wide range of power supply voltages.
  • FIG. 1 is a schematic structural view of an integrated circuit chip provided by the prior art
  • Figure 2 shows the linear range of the output characteristic curve
  • FIG. 3 is a schematic structural diagram of an integrated circuit chip according to an embodiment of the present invention.
  • 4A is a schematic diagram of a peer-to-peer circuit structure after impedance calibration of the single-ended structure driving circuit shown in FIG. 4;
  • 4B is a schematic diagram of a peer-to-peer circuit structure after impedance calibration of the single-ended structure driving circuit shown in FIG. 5;
  • 4C is a schematic diagram of a peer-to-peer circuit structure after impedance calibration of the single-ended structure driving circuit shown in FIG. 5;
  • Figure 5 is a schematic diagram of the structure of an integrated circuit chip
  • FIG. 5A is a schematic diagram of a peer-to-peer circuit structure after impedance calibration of the differential structure driving circuit shown in FIG. 5;
  • FIG. 5A is a schematic diagram of a peer-to-peer circuit structure after impedance calibration of the differential structure driving circuit shown in FIG. 5;
  • FIG. 5B is a schematic diagram of the structure of the peer circuit after the impedance calibration of the differential structure driving circuit shown in FIG.
  • FIG. 3 is a schematic structural diagram of an integrated circuit chip according to an embodiment of the present invention.
  • the integrated circuit chip includes a driving circuit 1 , a code processing module 10 , a comparator 20 , and a first Drive circuit 30.
  • the driving circuit 1 N may be a single-ended structure driving circuit or a differential structure driving circuit, and the first driving circuit 30 has the same structure as the driving circuit 1 N .
  • the comparator 20 is configured to compare the node voltage in the first driving circuit 30 with the reference voltage, and the code processing module 10 outputs an impedance calibration code to the first driving circuit 30 according to the comparison result of the comparator 20, when the first driving circuit 30 After the impedance calibration is completed, the code processing module 10 then sends the calibrated impedance calibration code to the drive circuits 1 ... N.
  • the integrated circuit chip includes a comparator 20, a code processing module 10, at least one single-ended structure driving circuit (not shown), and a first driving circuit 30, wherein the first driving circuit 30 has a sum
  • the single-ended structure of the driving circuit has the same structure.
  • the first driving circuit 30 includes a plurality of parallel PMOS transistors 310 and a plurality of parallel NMOS transistors 320.
  • the plurality of parallel PMOS transistors 310 pass through the first node Va and the plurality of The parallel NMOS transistors 210 are connected in series, and the first node Va provides a single-ended signal output.
  • the standard impedance 40 is connected to the first node Va, and the plurality of parallel NMOS transistors 320 are turned off, and the comparator 20 compares the voltage value of the first node Va with the first reference voltage value, and outputs the first a comparison signal, preferably, the first reference voltage is configured as three-quarters of the power supply voltage V DD ; the code processing module 10 outputs the first impedance calibration code P-CODE [0... N according to the first comparison signal ] to control the on and off of a plurality of parallel PMOS transistors 310.
  • the plurality of parallel PMOS transistors 310 are kept turned on and off, and the plurality of parallel NMOS transistors 320 are turned on, and the comparator 20 compares the current voltage value of the first connection point Va with the second reference voltage value, and outputs the first
  • the second reference voltage is configured as a quarter of the power supply voltage V DD ;
  • the code processing module 10 outputs the second impedance calibration code N-CODE to the plurality of parallel NMOS transistors 320 according to the second comparison signal. 0... N], to control the on/off of a plurality of parallel NMOS transistors 320; after the impedance calibration of the first driving circuit is completed, the integrated circuit chip is based on the first impedance calibration code P-CODE [0... ... N] and the second impedance calibration code N-CODE [0 ... N] control the drive circuit of at least one single-ended structure.
  • the voltage of the first node Va is configured to be one quarter of the power supply voltage, and the integrated circuit chip performs impedance calibration first.
  • the impedance processing code N-CODE is outputted to the plurality of parallel NMOS transistors 320 by the code processing module 10 (not shown) to turn off the plurality of NMOSs connected in parallel.
  • All NMOS transistors in the tube 320 and then output an initial impedance calibration code to the plurality of parallel PMOS transistors 310 to open corresponding PMOS transistors in the plurality of parallel PMOS transistors 310, and impedance calibration, multiple parallel PMOS transistors 310 impedance Is l/3Rref.
  • a plurality of NMOS transistors connected in parallel 320 After calibrating the impedances of the plurality of parallel PMOS transistors 310, a plurality of NMOS transistors connected in parallel 320 performs impedance calibration, as shown in FIG. 4B, in the case where the switching of the plurality of parallel PMOS transistors 310 is maintained (ie, the impedance of the plurality of parallel PMOS transistors 310 after calibration is 1/3Rref), The parallel NMOS transistor 320 is turned on, the voltage of the second node Vb is configured to be one quarter of the power supply voltage, and finally the impedance of the plurality of parallel NMOS transistors 320 is determined to be l/8Rref 0 by impedance calibration.
  • the integrated circuit chip includes at least one differential structure driving circuit (not shown) and a first driving circuit 30, a first comparator 20', a second comparator 20", and a first code processing.
  • the first driving circuit 30 includes a first group of parallel PMOS transistors 410, a second group of parallel NMOS transistors 420, and a third group.
  • the first group of parallel PMOS transistors 410 are connected in series through the first node Va and the second group of parallel NMOS transistors 420, and the third group of parallel PMOS transistors 430.
  • the second node Vb and the fourth group of parallel NMOS transistors 440 are connected in series, and the first node Va is connected through the fifth group of parallel MOS transistors 450 and the second node Vb, and the first node Va and the second node Vb provide differential signal output.
  • the integrated circuit chip when performing impedance calibration, first performs impedance calibration for the first group of parallel PMOS transistors 410, and disconnects the second group of parallel NMOS transistors 420 and the third group of parallel PMOS transistors. 430.
  • the fourth group of parallel NMOS transistors 440 and the fifth group of parallel MOS transistors 450 turn on the first group of parallel PMOS transistors 410.
  • the first code processing module 10 Connecting the standard impedance 40 to the first node Va, the first code processing module 10' outputs an initial impedance calibration code P-CODE[0....N] to the plurality of parallel PMOS transistors 410 to open a plurality of parallels The corresponding PMOS transistor in the PMOS transistor 410.
  • the first comparator 20' sets the voltage value of the first node Va and the first reference voltage value For comparison, a first comparison signal CMP1 is output, wherein the first reference voltage is configured to be three-quarters of the power supply voltage V DD , and the first reference voltage is configured to be one quarter of the power supply voltage V DD . If the current voltage of the first node Va is less than the reference voltage, the first code processing module 10' will up-regulate the impedance calibration code P-CODE[0... ... N], and inversely adjust the impedance calibration code P-CODE [0.. ... N], until the voltage of the first node Va is equal to the first reference voltage, thereby determining the impedance of the first set of parallel PMOS transistors 410.
  • Impedance calibration is then performed for the second set of parallel NMOS transistors 420 to maintain the impedance calibration codes of the first set of parallel PM0S transistors 410 unchanged.
  • a second set of NMOS transistors 420 connected in parallel is turned on.
  • the second comparator 20' compares the voltage value of the second connection point Vb with the second reference voltage value, and outputs a second comparison signal; the second code processing module 10" outputs the second impedance calibration code N according to the second comparison signal.
  • - CODE [0... ... N] to control the on and off of the second group of parallel NMOS transistors 420.
  • the second impedance calibration code N is adjusted upward -CODE[0...N], inversely adjusting the second impedance calibration code N-CODE[0...N] until the voltage of the plurality of second nodes Vb is equal to the second reference voltage, thereby determining the second group of parallel NMOS transistors 420 Impedance.
  • the third group of parallel NMOS transistors 430 replicates the impedance codes of the first group of parallel NMOS transistors 410
  • the fourth group of parallel NMOS transistors 440 replicates the impedance codes of the second group of parallel NMOS transistors 420, thereby respectively controlling the third group of parallel
  • the NMOS transistor 430 and the fourth group of NMOS transistors 440 connected in parallel are turned on and off.
  • the third code processing module 10'" outputs a third impedance calibration code C-CODE[0...N] to control the fifth group of parallel MOS transistors to be turned on and off.
  • the integrated circuit chip is based on the calibrated first impedance calibration codes P-CODE[0...N], the second impedance calibration codes N-CODE[0...N], and the third impedance calibration code C-CODE[ 0... N] controls the drive circuit of at least one differential structure.
  • impedance calibration is performed for the first set of parallel PMOS transistors 410 and the fourth set of parallel NMOS transistors 440, and the second set of parallel NMOS transistors 420 and third are disconnected.
  • the group of PMOS tubes 430 connected in parallel configures the impedance of the fifth group of parallel MOS transistors 450 to be 2/3 times of the standard impedance 40 (ie, the impedance calibration code C of the output impedance of the third code processing module 10'" is 2/3Rref. -CODE[0... ... N] )
  • the first reference voltage is configured as three-quarters of the power supply voltage
  • the second reference voltage is configured as one-fourth of the power supply voltage.
  • the impedance of the first group of parallel PM0S tubes 410 is 1/6Rref
  • the impedance of the fourth group of parallel NMOS tubes 440 is 1/3Rref, thereby determining the impedance calibration code N of the first code processing module 10'. CODE[0...N] and the impedance calibration code P-CODE[0....N] output by the second code processing module 10".
  • impedance calibration is performed for the third set of parallel PMOS transistors 430 and the second set of parallel NMOS transistors 420, and the first set of parallel NMOS transistors 410 and fourth are disconnected.
  • the group of NMOS transistors 440 connected in parallel configures the impedance of the fifth group of parallel MOS transistors 450 to be 2/3 times of the standard impedance 40 (ie, the impedance calibration code C of the output impedance of the third code processing module 10'" is 2/3Rref. -CODE[0... ... N] )
  • the first reference voltage is configured as three-quarters of the supply voltage
  • the second reference voltage is configured as one-fourth of the supply voltage.
  • the third is obtained.
  • the impedance of the group of parallel PMOS transistors 430 is 1/3Rref
  • the impedance of the second group of parallel NMOS transistors 420 is l/2Rref, thereby determining the output impedance calibration code of the first code processing module 10' N-CODE [0...N
  • the second code processing module 10" determines the impedance calibration code P-CODE [0... ... N].
  • the embodiment of the invention has a simple structure and can be applied to both single-ended signal output and differential signal output, as well as to a wide range of power supply voltages.

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Abstract

一种集成电路芯片及其阻抗校准方法，包括至少一个单端结构电路和第一驱动电路，第一驱动电路具有和至少一个单端结构的驱动电路相同的结构，第一驱动电路包括多个并联的PMOS管和多个并联的NMOS管，多个并联的PMOS管通过第一节点和多个并联的NMOS管串联，第一节点提供信号输出；该芯片在进行阻抗校准后，确定第一阻抗校准代码和第二阻抗校准代码，并根据校准后的第一阻抗校准代码和第二阻抗校准代码控制至少一个单端结构的驱动电路；上述第一参考电压配置为电源电压VDD的四分之三，第二参考电压配置为电源电压VDD的四分之一。该集成电路芯片及其阻抗校准方法可同时适用于单端信号输出和差分信号输出，以及适用于宽范围的电源电压。

Description

一种集成电路芯片及其阻抗校准方法 技术领域
本发明涉及集成电路技术， 尤其涉及一种集成电路芯片及其阻抗校准 方法。 背景技术
在集成电路芯片设计过程中， 要求其输出阻抗必须与诸如接收电路 或电缆的传输线的特性阻抗匹配， 以便通过防止输出信号的反射和损失 而进行正确传输。 另外， 必须将输出信号的波形的上升时间和下降时间 (压摆率） 调整为落入适当的范围内。 如果太短， 可能产生噪声。 如果 太长， 则波形可能劣化。
为了解决上述问题， 在传统的集成电路芯片内部提供了用于调整和 控制接口电路中的终端电阻的功能。 例如， 针对 DDR2标准存储器设置 的 ODT(片上端接）电路可以将其终端电阻值调整为 75欧姆或 150欧姆。 换句话说， ODT电路具有多个并联连接的 P型 MOS管和 N型 MOS管， 从而形成终端电阻。 实际上是通过提供给晶体管的栅极的控制信号来调 整并联连接的晶体管的数量， 以使得将晶体管的电阻值控制为等于外部 标准电阻的电阻值 。
图 1 示出了现有技术的集成电路芯片内部提供的阻抗校准电路结构 图示意图。 如图 1所示， 该电路在进行阻抗校准时， 将标准阻抗 Rref连接 到节点 A， 比较器 710将节点 A的电压值和参考电压值（配置为电源电压 VDD的 1/2或 1/3 )进行比较， 输出比较信号， 控制模块 (图中未示出)根据 比较信号输出阻抗校准代码 P-CODE[0... ... N]， 以控制多个并联的 PMOS 管 700的通断； 当节点 A 的电压等于参考电压时， 控制模块则维持输出 当前校准代码 P-CODE[0…… N]， 该校准代码 P-CODE[0…… N作为参考 校准代码供其他接口驱动电路使用。
上述现有技术提供的集成电路芯片不足之处在于： 一方面， 不能同 时适应于单端信号输出和差分信号输出； 另一方面， 其参考电压的配置 不适用于宽范围的电源电压， 如图 2 所示， 当电源电压在 1.8V ~ 3.3V 二分之一或电源电压的三分之一） ， 其输出特性曲线的线性范围较窄。 发明内容
本发明的目的在于解决上述现有技术存在的不足之处， 提供一种集成 电路芯片及其阻抗校准方法。
为了实现上述目的， 第一方面， 本发明提供了一种集成电路芯片， 包 括至少一个单端结构的驱动电路和第一驱动电路， 第一驱动电路具有和至 少一个单端结构的驱动电路相同的结构， 第一驱动电路包括多个并联的 PMOS管和多个并联的 NMOS管， 多个并联的 PMOS管通过第一节点和多 个并联的 NMOS管串联， 第一节点提供单端信号输出； 该芯片还包括比较 器、 代码处理模块和控制模块； 芯片在进行阻抗校准时， 将标准阻抗连接 到第一节点， 将多个并联的 NMOS管关闭， 比较器将第一节点的电压值和 第一参考电压值进行比较， 输出第一比较信号， 代码处理模块根据第一比 较信号输出第一阻抗校准代码， 以控制多个并联的 PMOS管的通断； 然后， 将多个并联的 NMOS管开启， 比较器将第一连接点的当前电压值和第二参 考电压值进行比较， 输出第二比较信号， 代码处理模块根据第二比较信号 输出第二阻抗校准代码， 以控制多个并联的 NMOS管的通断； 代码处理模 块根据校准后的第一阻抗校准代码和第二阻抗校准代码控制至少一个单端 结构的驱动电路。
第二方面， 本发明还提供了一种集成电路芯片， 包括至少一个差分结 构的驱动电路和第一驱动电路， 第一驱动电路具有和至少一个差分结构的 驱动电路相同的结构， 第一驱动电路包括第一组并联的 PMOS管、 第二组 并联的 NMOS管、第三组并联的 PMOS管、第四组并联的 NMOS管和第五 组并联的 M0S管， 第一组并联的 PMOS管和第三组并联的 PMOS管具有 相同的结构，第二组并联的 NMOS管和第四组并联的 NMOS管具有相同的 结构，第一组并联的 PMOS管通过第一节点和第二组并联的 NMOS管串联， 第三组并联的 PMOS管通过第二节点和第四组并联的 NMOS管串联， 第一 节点通过第五组并联的 MOS管和第二节点连接， 第一节点和第二节点提供 差分信号输出； 芯片还包括第一比较器、 第二比较器、 第一代码处理模块、 第二代码处理模块和第三代码处理模块； 芯片在进行阻抗校准时， 断开第 二组并联的 NMOS管、第三组并联的 PMOS管、第四组并联的 NMOS管和 第五组并联的 MOS 管， 将标准阻抗连接到第一节点， 开启第一组并联的 PMOS 管， 第一比较器将第一节点的电压值和第一参考电压值进行比较， 输出第一比较信号， 第一代码处理模块根据第一比较信号输出第一阻抗校 准代码， 以控制第一组并联的 PMOS管的通断； 然后， 维持第一组并联的 PMOS管的通断， 开启第二组并联的 NMOS管， 第一比较器将第一连接点 的电压值和第二参考电压值进行比较， 输出第二比较信号， 第二代码处理 模块根据第二比较信号输出第二阻抗校准代码， 以控制第二组并联的 NMOS管的通断；第三组并联的 NMOS管复制所第一组并联的 NMOS管的 阻抗代码进行通断控制， 第四组并联的 NMOS 管复制所第二组并联的 NMOS 管的阻抗代码进行通断控制； 第三代码处理模块用于输出第三阻抗 校准代码， 以控制第五组并联的 M0S管通断， 芯片根据校准后的第一阻抗 校准代码、 第二阻抗校准代码和第三阻抗校准代码控制至少一个差分结构 的驱动电路。
第三方面， 本发明提供了一种集成电路芯片的阻抗校准方法， 该集成 电路芯片包括至少一个单端结构的驱动电路和第一驱动电路， 第一驱动电 路具有和至少一个单端结构的驱动电路相同的结构， 第一驱动电路包括多 个并联的 PMOS管和多个并联的 NMOS管， 该方法包括以下步骤：
在进行阻抗校准时， 将标准阻抗连接到第一节点， 第一节点提供单端 信号输出， 将多个并联的 NMOS管关闭， 由比较器将第一节点的电压值和 第一参考电压值进行比较， 输出第一比较信号， 根据第一比较信号输出第 一阻抗校准代码， 以控制多个并联的 PMOS管的通断；
维持多个并联的 PMOS管的通断不变， 将多个并联的 NMOS管开启， 将第一连接点的当前电压值和第二参考电压值进行比较， 输出第二比较信 号， 根据第二比较信号输出第二阻抗校准代码， 以控制多个并联的 NMOS 管的通断；
根据校准后的第一阻抗校准代码和第二阻抗校准代码控制芯片中至少 一个单端结构的驱动电路。
第四方面， 本发明还提供了一种集成电路芯片的阻抗校准方法， 集成 电路芯片包括至少一个差分结构的驱动电路和第一驱动电路， 第一驱动电 路具有和至少一个差分结构的驱动电路相同的结构， 第一驱动电路包括第 一组并联的 PMOS管、 第二组并联的 NMOS管、 第三组并联的 PM0S管、 第四组并联的 NMOS管和第五组并联的 M0S管， 第一组并联的 PMOS管 和第三组并联的 PMOS管具有相同的结构， 第二组并联的 NMOS管和第四 组并联的 NMOS管具有相同的结构， 该方法包括以下步骤：
在进行阻抗校准时， 首先断开第二组并联的 NMOS管、 第三组并联的 PMOS管、第四组并联的 NMOS管和第五组并联的 MOS管，将标准阻抗连 接到第一节点， 开启第一组并联的 PMOS管， 第一比较器将第一节点的电 压值和第一参考电压值进行比较， 输出第一比较信号， 第一代码处理模块 根据第一比较信号输出第一阻抗校准代码， 以控制第一组并联的 PMOS管 的通断；
然后， 维持第一组并联的 PMOS管的通断， 开启第四组并联的 NMOS 管， 第二比较器将第二连接点的电压值和第二参考电压值进行比较， 输出 第二比较信号， 第二代码处理模块根据第二比较信号输出第二阻抗校准代 码， 以控制第四组并联的 NMOS管的通断； 第三组并联的 NMOS管复制所 第一组并联的 NMOS管的阻抗代码进行通断控制，第四组并联的 NMOS管 复制所第二组并联的 NMOS管的阻抗代码进行通断控制； 第三代码处理模 块输出第三阻抗校准代码， 以控制第五组并联的 M0S管通断， 第一节点和 第二节点提供差分信号输出；
芯片根据校准后的第一阻抗校准代码、 第二阻抗校准代码和第三阻抗 校准代码控制至少一个差分结构的驱动电路。
本发明结构简单， 可同时适用于单端信号输出和差分信号输出， 以 及适用于宽范围的电源电压。 附图说明
图 1为现有技术提供的一种集成电路芯片结构示意图；
图 2为输出特性曲线的线性范围；
图 3为本发明实施例提供的一种集成电路芯片结构示意图 构示意图；
图 4A 为图 4 所示单端结构驱动电路阻抗校准后的对等电路结构示意 图；
图 4B 为图 5 所示单端结构驱动电路阻抗校准后的对等电路结构示意 图；
图 4C 为图 5 所示单端结构驱动电路阻抗校准后的对等电路结构示意 图；
图 5 构的集成电路芯片结 构示意图
图 5A 为图 5 所示差分结构驱动电路阻抗校准后的对等电路结构示意 图；
图 5B 为图 5 所示差分结构驱动电路阻抗校准后的对等电路结构示意
具体实施方式
通过以下结合附图以举例方式对本发明的实施方式进行详细描述后， 本发明的其他特征、 特点和优点将会更加明显。
图 3为本发明实施例提供的一种集成电路芯片结构示意图， 如图 3所 示， 该集成电路芯片包括驱动电路 1 ... ... N, 代码处理模块 10、 比较器 20 和第一驱动电路 30。 其中， 驱动电路 1 ... ... N可以是单端结构的驱动电路， 也可以是差分结构的驱动电路， 第一驱动电路 30具有和驱动电路 1 ... ... N 相同的结构。 比较器 20用于将第一驱动电路 30中的节点电压和参考电压 进行比较， 代码处理模块 10根据比较器 20的比较结果向第一驱动电路 30 输出阻抗校准代码， 当第一驱动电路 30的阻抗校准完毕后， 代码处理模块 10再向驱动电路 1... ... N发送校准后的阻抗校准代码。 构示意图。如图 4所示， 该集成电路芯片包括比较器 20、代码处理模块 10、 至少一个单端结构的驱动电路（图中未示出）和第一驱动电路 30， 其中第 一驱动电路 30具有和单端结构的驱动电路相同的结构， 具体地， 第一驱动 电路 30包括多个并联的 PMOS管 310和多个并联的 NMOS管 320，多个并 联的 PMOS管 310通过第一节点 Va和多个并联的 NMOS管 210串联， 第 一节点 Va提供单端信号输出。
在进行阻抗校准时，将标准阻抗 40连接到第一节点 Va， 并将多个并联 的 NMOS管 320关闭， 比较器 20将第一节点 Va的电压值和第一参考电压 值进行比较， 输出第一比较信号， 优选地， 第一参考电压配置为电源电压 VDD的四分之三； 代码处理模块 10根据第一比较信号输出第一阻抗校准代 码 P-CODE[0... ... N]， 以控制多个并联的 PMOS管 310的通断。
然后，维持多个并联的 PMOS管 310的通断不变，将多个并联的 NMOS 管 320开启， 比较器 20将第一连接点 Va的当前电压值和第二参考电压值 进行比较， 输出第二比较信号， 优选地， 第二参考电压配置为电源电压 VDD 的四分之一； 代码处理模块 10根据第二比较信号向多个并联的 NMOS管 320输出第二阻抗校准代码 N-CODE[0... ... N]， 以控制多个并联的 NMOS 管 320 的通断； 在第一驱动电路的阻抗校准完毕后， 该集成电路芯片根据 第一阻抗校准代码 P-CODE[0…… N]和第二阻抗校准代码 N-CODE[0…… N] 控制至少一个单端结构的驱动电路。
在对多个并联的 PMOS管 310进行阻抗校准的实施例中，如图 4A所示， 第一节点 Va的电压配置为电源电压的四分之一， 该集成电路芯片在进行阻 抗校准时， 先将标准阻抗 40 ( Rref )连接到第一节点 Va， 由代码处理模块 10 (图中未示出）向多个并联的 NMOS管 320输出阻抗校准代码 N-CODE, 以关断多个并联的 NMOS管 320中的所有 NMOS管；再向多个并联的 PMOS 管 310输出初始阻抗校准代码， 以打开多个并联的 PMOS管 310中相应的 PMOS管， 通过阻抗校准， 多个并联的 PMOS管 310阻抗为 l/3Rref。
在多个并联的 PMOS管 310的阻抗校准后， 再对多个并联的 NMOS管 320进行阻抗校准， 如图 4B所示， 在维持多个并联的 PMOS管 310的通断 不变的情况下 （即多个并联的 PMOS管 310校准后的阻抗为 l/3Rref ) ， 将 多个并联的 NMOS管 320开启， 第二节点 Vb的电压配置为电源电压的四 分之一， 最后通过阻抗校准， 确定多个并联的 NMOS 管 320 的阻抗为 l/8Rref0
优选地， 在对多个并联的 NMOS管 320进行阻抗校准时， 可以选取 3 倍多个并联的 PMOS管 310校准后的阻抗（即 l/3Rref*3=lRref )后再对多 个并联的 NMOS管 320进行阻抗校准， 校准后的多个并联的 NMOS管 320 的阻抗为 l/2Rref， 如图 4C所示。 构示意图。 如图 5 所示， 该集成电路芯片包括至少一个差分结构的驱动电 路（图中未示出）和第一驱动电路 30、 第一比较器 20'、 第二比较器 20"、 第一代码处理模块 10'、 第二代码处理模块 10"和第三代码处理模块 10"'。 其 中，第一驱动电路 30包括第一组并联的 PMOS管 410、第二组并联的 NMOS 管 420、 第三组并联的 PMOS管 430、 第四组并联的 NMOS管 440和第五 组并联的 MOS管 450， 第一组并联的 PMOS管 410和第三组并联的 PMOS 管 430具有相同的结构，第二组并联的 NMOS管 420和第四组并联的 NMOS 管 440具有相同的结构，第一组并联的 PMOS管 410通过第一节点 Va和第 二组并联的 NMOS管 420串联， 第三组并联的 PMOS管 430通过第二节点 Vb和第四组并联的 NMOS管 440 串联， 第一节点 Va通过第五组并联的 MOS管 450和第二节点 Vb连接， 第一节点 Va和第二节点 Vb提供差分信 号输出。
在一个阻抗校准实施例中， 该集成电路芯片在进行阻抗校准时， 首先 针对第一组并联的 PMOS管 410进行阻抗校准， 断开第二组并联的 NMOS 管 420、 第三组并联的 PMOS管 430、 第四组并联的 NMOS管 440和第五 组并联的 MOS管 450， 开启第一组并联的 PMOS管 410。将标准阻抗 40连 接到第一节点 Va， 第一代码处理模块 10'向多个并联的 PMOS管 410输出 初始阻抗校准代码 P-CODE[0... ... N]，以打开多个并联的 PMOS管 410中相 应的 PMOS管。 第一比较器 20'将第一节点 Va的电压值和第一参考电压值 进行比较， 输出第一比较信号 CMP1， 其中第一参考电压配置为电源电压 VDD的四分之三， 第一参考电压配置为电源电压 VDD的四分之一。如果当前 第一节点 Va的电压小于参考电压， 第一代码处理模块 10'将上调阻抗校准 代码 P-CODE[0... ... N]， 反之下调阻抗校准代码 P-CODE[0... ... N]， 直到第 一节点 Va的电压等于第一参考电压， 从而确定第一组并联的 PM0S管 410 的阻抗。
然后针对第二组并联的 NMOS管 420进行阻抗校准， 维持第一组并联 的 PM0S管 410的阻抗校准代码不变。 开启第二组并联的 NMOS管 420。 第二比较器 20'将第二连接点 Vb的电压值和第二参考电压值进行比较， 再 输出第二比较信号； 第二代码处理模块 10"根据第二比较信号输出第二阻抗 校准代码 N-CODE[0... ... N]， 以控制第二组并联的 NMOS管 420的通断。 当第二节点 Vb 的电压值小于第一参考电压值时， 上调第二阻抗校准代码 N-CODE[0…… N]， 反之下调第二阻抗校准代码 N-CODE[0…… N]， 直到多 第二节点 Vb的电压等于第二参考电压， 从而确定第二组并联的 NMOS管 420的阻抗。
第三组并联的 NMOS管 430复制第一组并联的 NMOS管 410的阻抗代 码，第四组并联的 NMOS管 440复制第二组并联的 NMOS管 420的阻抗代 码，从而分别控制第三组并联的 NMOS管 430和第四组并联的 NMOS管 440 的通断。 第三代码处理模块 10 '"输出第三阻抗校准代码 C-CODE[0…… N]， 以控制所述第五组并联的 MOS管通断。
由此， 该集成电路芯片根据校准后的第一阻抗校准代码 P-CODE[0…… N]、 第二阻抗校准代码 N-CODE[0…… N]和第三阻抗校准代码 C-CODE[0... ... N]控制至少一个差分结构的驱动电路。
在另一个阻抗校准实施例中，如图 5A所示，针对第一组并联的 PMOS 管 410和第四组并联的 NMOS管 440进行阻抗校准， 断开第二组并联的 NMOS管 420和第三组并联的 PMOS管 430， 将第五组并联的 MOS管 450 的阻抗配置为标准阻抗 40的 2/3倍（即由第三代码处理模块 10 '"输出阻抗 为 2/3Rref的阻抗校准代码 C-CODE[0... ... N] ) ， 第一参考电压配置为电源 电压的四分之三、 第二参考电压配置为电源电压的四分之一。 经过阻抗校 准，得出第一组并联的 PM0S管 410的阻抗为 l/6Rref，第四组并联的 NMOS 管 440的阻抗为 l/3Rref，从而确定第一代码处理模块 10'输出的阻抗校准代 码 N-CODE[0…… N]和第二代码处理模块 10"输出的阻抗校准代码 P-CODE[0... ... N]。
在又一个阻抗校准实施例中，如图 5B所示，针对第三组并联的 PMOS 管 430和第二组并联的 NMOS管 420进行阻抗校准， 断开第一组并联的 NMOS管 410和第四组并联的 NMOS管 440， 将第五组并联的 MOS管 450 的阻抗配置为标准阻抗 40的 2/3倍（即由第三代码处理模块 10 '"输出阻抗 为 2/3Rref的阻抗校准代码 C-CODE[0... ... N] ) ， 第一参考电压配置为电源 电压的四分之三、 第二参考电压配置为电源电压的四分之一。 经过阻抗校 准，得出第三组并联的 PMOS管 430的阻抗为 l/3Rref，第二组并联的 NMOS 管 420的阻抗为 l/2Rref。从而确定第一代码处理模块 10'的输出阻抗校准代 码 N-CODE[0…… N]和第二代码处理模块 10"确定阻抗校准代码 P-CODE[0... ... N]。
本发明实施例结构简单， 可同时适用于单端信号的输出和差分信号 的输出， 以及适用于宽范围的电源电压。
显而易见， 在不偏离本发明的真实精神和范围的前提下， 在此描述 的本发明可以有许多变化。 因此， 所有对于本领域技术人员来说显而易 见的改变， 都应包括在本权利要求书所涵盖的范围之内。 本发明所要求 保护的范围仅由所述的权利要求书进行限定。

Claims

权 利 要 求 书
1、 一种集成电路芯片， 包括至少一个单端结构的驱动电路和第一驱动 电路， 所述第一驱动电路具有和至少一个单端结构的驱动电路相同的结构， 所述第一驱动电路包括多个并联的 PMOS管和多个并联的 NMOS管， 所述 多个并联的 PMOS管通过第一节点和多个并联的 NMOS管串联， 所述第一 节点提供单端信号输出； 所述芯片还包括比较器、 代码处理模块和控制模 块； 所述芯片在进行阻抗校准时， 将标准阻抗连接到第一节点， 将多个并 联的 NMOS管关闭， 所述比较器将所述第一节点的电压值和第一参考电压 值进行比较， 输出第一比较信号， 所述代码处理模块根据所述第一比较信 号输出第一阻抗校准代码， 以控制所述多个并联的 PMOS管的通断； 然后， 将所述多个并联的 NMOS管开启， 所述比较器将所述第一连接点的当前电 压值和第二参考电压值进行比较， 输出第二比较信号， 所述代码处理模块 根据所述第二比较信号输出第二阻抗校准代码， 以控制所述多个并联的 NMOS 管的通断； 所述代码处理模块根据所述校准后的第一阻抗校准代码 和所述第二阻抗校准代码控制至少一个单端结构的驱动电路。
2、 根据权利要求 1所述的集成电器芯片， 其特征在于， 所述第一参考 电压配置为电源电压 VDD的四分之三， 所述第二参考电压配置为电源电压 VDD的四分之一。
3、 一种集成电路芯片， 包括至少一个差分结构的驱动电路和第一驱动 电路， 所述第一驱动电路具有和至少一个差分结构的驱动电路相同的结构， 所述第一驱动电路包括第一组并联的 PMOS管、 第二组并联的 NMOS管、 第三组并联的 PMOS管、第四组并联的 NMOS管和第五组并联的 M0S管， 所述第一组并联的 PMOS管和所述第三组并联的 PMOS管具有相同的结构， 所述第二组并联的 NMOS管和所述第四组并联的 NMOS管具有相同的结 构， 所述第一组并联的 PMOS管通过第一节点和第二组并联的 NMOS管串 联， 所述第三组并联的 PMOS管通过第二节点和第四组并联的 NMOS管串 联， 第一节点通过第五组并联的 M0S管和第二节点连接， 所述第一节点和 所述第二节点提供差分信号输出； 所述芯片还包括第一比较器、 第二比较 器、 第一代码处理模块、 第二代码处理模块和第三代理处理模块； 所述芯 片在进行阻抗校准时， 断开所述第二组并联的 NMOS管、 所述第三组并联 的 PMOS管、 所述第四组并联的 NMOS管和所述第五组并联的 MOS管， 将标准阻抗连接到第一节点， 开启所述第一组并联的 PMOS管， 所述第一 比较器将所述第一节点的电压值和第一参考电压值进行比较， 输出第一比 较信号， 所述第一代码处理模块根据所述第一比较信号输出第一阻抗校准 代码， 以控制所述第一组并联的 PMOS管的通断； 然后， 维持所述第一组 并联的 PMOS管的通断， 开启第二组并联的 NMOS管， 所述第一比较器将 所述第一连接点的电压值和第二参考电压值进行比较， 输出第二比较信号， 所述第二代码处理模块根据所述第二比较信号输出第二阻抗校准代码， 以 控制所述第二组并联的 NMOS管的通断； 所述第三组并联的 NMOS管复制 所第一组并联的 NMOS 管的阻抗代码进行通断控制， 所述第四组并联的 NMOS管复制所第二组并联的 NMOS管的阻抗代码进行通断控制； 所述第 三代码处理模块用于输出第三阻抗校准代码， 以控制所述第五组并联的 MOS管通断， 所述芯片根据所述校准后的第一阻抗校准代码、 所述第二阻 抗校准代码和所述第三阻抗校准代码控制至少一个差分结构的驱动电路。
4、 根据权利要求 3所述的集成电器芯片， 其特征在于， 所述第一参考 电压配置为电源电压 VDD的四分之三， 所述第二参考电压配置为电源电压 VDD的四分之一。
5、 一种集成电路芯片的阻抗校准方法， 所述集成电路芯片包括至少一 个单端结构的驱动电路和第一驱动电路， 所述第一驱动电路具有和至少一 个单端结构的驱动电路相同的结构， 所述第一驱动电路包括多个并联的 PMOS管和多个并联的 NMOS管， 其特征在于：
在进行阻抗校准时， 将标准阻抗连接到第一节点， 所述第一节点提供 单端信号输出， 将多个并联的 NMOS管关闭， 由比较器将所述第一节点的 电压值和第一参考电压值进行比较， 输出第一比较信号， 根据所述第一比 较信号输出第一阻抗校准代码， 以控制多个并联的 PMOS管的通断；
维持多个并联的 PMOS管的通断不变， 将多个并联的 NMOS管开启， 将所述第一连接点的当前电压值和第二参考电压值进行比较， 输出第二比 较信号， 根据所述第二比较信号输出第二阻抗校准代码， 以控制所述多个 并联的 NMOS管的通断；
根据所述校准后的第一阻抗校准代码和所述第二阻抗校准代码控制芯 片中至少一个单端结构的驱动电路。
6、 根据权利要求 5所述的方法， 其特征在于， 所述第一参考电压配置 为电源电压 VDD的四分之三， 所述第二参考电压配置为电源电压 VDD的四 分之一。
7、 一种集成电路芯片的阻抗校准方法， 所述集成电路芯片包括至少一 个差分结构的驱动电路和第一驱动电路， 所述第一驱动电路具有和至少一 个差分结构的驱动电路相同的结构， 所述第一驱动电路包括第一组并联的 PMOS管、 第二组并联的 NMOS管、 第三组并联的 PMOS管、 第四组并联 的 NMOS管和第五组并联的 M0S管， 所述第一组并联的 PMOS管和所述 第三组并联的 PMOS管具有相同的结构， 所述第二组并联的 NMOS管和所 述第四组并联的 NMOS管具有相同的结构， 其特征在于：
在进行阻抗校准时， 首先断开所述第二组并联的 NMOS管、 所述第三 组并联的 PMOS管、所述第四组并联的 NMOS管和所述第五组并联的 MOS 管， 将标准阻抗连接到第一节点， 开启所述第一组并联的 PMOS管， 所述 第一比较器将所述第一节点的电压值和第一参考电压值进行比较， 输出第 一比较信号， 所述第一代码处理模块根据所述第一比较信号输出第一阻抗 校准代码， 以控制所述第一组并联的 PMOS管的通断；
然后， 维持所述第一组并联的 PMOS 管的通断， 开启第四组并联的 NMOS管， 第二比较器将第二连接点的电压值和第二参考电压值进行比较， 输出第二比较信号， 所述第二代码处理模块根据所述第二比较信号输出第 二阻抗校准代码， 以控制所述第四组并联的 NMOS管的通断； 所述第三组 并联的 NMOS管复制所第一组并联的 NMOS管的阻抗代码进行通断控制， 所述第四组并联的 NMOS管复制所第二组并联的 NMOS管的阻抗代码进行 通断控制； 第三代码处理模块输出第三阻抗校准代码， 以控制第五组并联 的 MOS管通断， 所述第一节点和所述第二节点提供差分信号输出；
所述芯片根据所述校准后的第一阻抗校准代码、 所述第二阻抗校准代 码和所述第三阻抗校准代码控制至少一个差分结构的驱动电路。
8、 根据权利要求 7所述的集成电器芯片， 其特征在于， 所述第一参考 电压配置为电源电压 VDD的四分之三， 所述第二参考电压配置为电源电压 VDD的四分之一。
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