CN105453435B - 一种集成电路芯片及其阻抗校准方法 - Google Patents

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Abstract

本发明公开了一种集成电路芯片及其阻抗校准方法，包括至少一个单端结构电路和第一驱动电路，第一驱动电路具有和至少一个单端结构的驱动电路相同的结构，第一驱动电路包括多个并联的PMOS管和多个并联的NMOS管，多个并联的PMOS管通过第一节点和多个并联的NMOS管串联，第一节点提供信号输出；该芯片在进行阻抗校准后，确定第一阻抗校准代码和第二阻抗校准代码，并根据校准后的第一阻抗校准代码和第二阻抗校准代码控制至少一个单端结构的驱动电路；上述第一参考电压配置为电源电压VDD的四分之三，第二参考电压配置为电源电压VDD的四分之一。本发明结构简单，可同时适用于单端信号输出和差分信号输出，以及适用于宽范围的电源电压。

Description

一种集成电路芯片及其阻抗校准方法
技术领域
本发明涉及集成电路技术，尤其涉及一种集成电路芯片及其阻抗校准方法。
背景技术
在集成电路芯片设计过程中，要求其输出阻抗必须与诸如接收电路或电缆的传输线的特性阻抗匹配，以便通过防止输出信号的反射和损失而进行正确传输。另外，必须将输出信号的波形的上升时间和下降时间(压摆率)调整为落入适当的范围内。如果太短，可能产生噪声。如果太长，则波形可能劣化。
为了解决上述问题，在传统的集成电路芯片内部提供了用于调整和控制接口电路中的终端电阻的功能。例如，针对DDR2标准存储器设置的ODT(片上端接)电路可以将其终端电阻值调整为75欧姆或150欧姆。换句话说，ODT电路具有多个并联连接的P型MOS管和N型MOS管，从而形成终端电阻。实际上是通过提供给晶体管的栅极的控制信号来调整并联连接的晶体管的数量，以使得将晶体管的电阻值控制为等于外部标准电阻的电阻值。
图1示出了现有技术的集成电路芯片内部提供的阻抗校准电路结构图示意图。如图1所示，该电路在进行阻抗校准时，将标准阻抗Rref连接到节点A，比较器710将节点A的电压值和参考电压值(配置为电源电压VDD的1/2或1/3)进行比较，输出比较信号，控制模块(图中未示出)根据比较信号输出阻抗校准代码P-CODE[0……N]，以控制多个并联的PMOS管700的通断；当节点A的电压等于参考电压时，控制模块则维持输出当前校准代码P-CODE[0……N]，该校准代码P-CODE[0……N作为参考校准代码供其他接口驱动电路使用。
上述现有技术提供的集成电路芯片不足之处在于：一方面，不能同时适应于单端信号输出和差分信号输出；另一方面，其参考电压的配置不适用于宽范围的电源电压，如图2所示，当电源电压在1.8V～3.3V范围时，按照现有技术的阻抗校准电路对参考电压的配置(电源电压的二分之一或电源电压的三分之一)，其输出特性曲线的线性范围较窄。
发明内容
本发明的目的在于解决上述现有技术存在的不足之处，提供一种集成电路芯片及其阻抗校准方法。
为了实现上述目的，第一方面，本发明提供了一种集成电路芯片，包括至少一个单端结构的驱动电路和第一驱动电路，第一驱动电路具有和至少一个单端结构的驱动电路相同的结构，第一驱动电路包括多个并联的PMOS管和多个并联的NMOS管，多个并联的PMOS管通过第一节点和多个并联的NMOS管串联，第一节点提供单端信号输出；该芯片还包括比较器、代码处理模块和控制模块；芯片在进行阻抗校准时，将标准阻抗连接到第一节点，将多个并联的NMOS管关闭，比较器将第一节点的电压值和第一参考电压值进行比较，输出第一比较信号，代码处理模块根据第一比较信号输出第一阻抗校准代码，以控制多个并联的PMOS管的通断；然后，将多个并联的NMOS管开启，比较器将第一连接点的当前电压值和第二参考电压值进行比较，输出第二比较信号，代码处理模块根据第二比较信号输出第二阻抗校准代码，以控制多个并联的NMOS管的通断；代码处理模块根据校准后的第一阻抗校准代码和第二阻抗校准代码控制至少一个单端结构的驱动电路。
第二方面，本发明还提供了一种集成电路芯片，包括至少一个差分结构的驱动电路和第一驱动电路，第一驱动电路具有和至少一个差分结构的驱动电路相同的结构，第一驱动电路包括第一组并联的PMOS管、第二组并联的NMOS管、第三组并联的PMOS管、第四组并联的NMOS管和第五组并联的MOS管，第一组并联的PMOS管和第三组并联的PMOS管具有相同的结构，第二组并联的NMOS管和第四组并联的NMOS管具有相同的结构，第一组并联的PMOS管通过第一节点和第二组并联的NMOS管串联，第三组并联的PMOS管通过第二节点和第四组并联的NMOS管串联，第一节点通过第五组并联的MOS管和第二节点连接，第一节点和第二节点提供差分信号输出；芯片还包括第一比较器、第二比较器、第一代码处理模块、第二代码处理模块和第三代码处理模块；芯片在进行阻抗校准时，断开第二组并联的NMOS管、第三组并联的PMOS管、第四组并联的NMOS管和第五组并联的MOS管，将标准阻抗连接到第一节点，开启第一组并联的PMOS管，第一比较器将第一节点的电压值和第一参考电压值进行比较，输出第一比较信号，第一代码处理模块根据第一比较信号输出第一阻抗校准代码，以控制第一组并联的PMOS管的通断；然后，维持第一组并联的PMOS管的通断，开启第二组并联的NMOS管，第一比较器将第一连接点的电压值和第二参考电压值进行比较，输出第二比较信号，第二代码处理模块根据第二比较信号输出第二阻抗校准代码，以控制第二组并联的NMOS管的通断；第三组并联的NMOS管复制所第一组并联的NMOS管的阻抗代码进行通断控制，第四组并联的NMOS管复制所第二组并联的NMOS管的阻抗代码进行通断控制；第三代码处理模块用于输出第三阻抗校准代码，以控制第五组并联的MOS管通断，芯片根据校准后的第一阻抗校准代码、第二阻抗校准代码和第三阻抗校准代码控制至少一个差分结构的驱动电路。
第三方面，本发明提供了一种集成电路芯片的阻抗校准方法，该集成电路芯片包括至少一个单端结构的驱动电路和第一驱动电路，第一驱动电路具有和至少一个单端结构的驱动电路相同的结构，第一驱动电路包括多个并联的PMOS管和多个并联的NMOS管，该方法包括以下步骤：
在进行阻抗校准时，将标准阻抗连接到第一节点，第一节点提供单端信号输出，将多个并联的NMOS管关闭，由比较器将第一节点的电压值和第一参考电压值进行比较，输出第一比较信号，根据第一比较信号输出第一阻抗校准代码，以控制多个并联的PMOS管的通断；
维持多个并联的PMOS管的通断不变，将多个并联的NMOS管开启，将第一连接点的当前电压值和第二参考电压值进行比较，输出第二比较信号，根据第二比较信号输出第二阻抗校准代码，以控制多个并联的NMOS管的通断；
根据校准后的第一阻抗校准代码和第二阻抗校准代码控制芯片中至少一个单端结构的驱动电路。
第四方面，本发明还提供了一种集成电路芯片的阻抗校准方法，集成电路芯片包括至少一个差分结构的驱动电路和第一驱动电路，第一驱动电路具有和至少一个差分结构的驱动电路相同的结构，第一驱动电路包括第一组并联的PMOS管、第二组并联的NMOS管、第三组并联的PMOS管、第四组并联的NMOS管和第五组并联的MOS管，第一组并联的PMOS管和第三组并联的PMOS管具有相同的结构，第二组并联的NMOS管和第四组并联的NMOS管具有相同的结构，该方法包括以下步骤：
在进行阻抗校准时，首先断开第二组并联的NMOS管、第三组并联的PMOS管、第四组并联的NMOS管和第五组并联的MOS管，将标准阻抗连接到第一节点，开启第一组并联的PMOS管，第一比较器将第一节点的电压值和第一参考电压值进行比较，输出第一比较信号，第一代码处理模块根据第一比较信号输出第一阻抗校准代码，以控制第一组并联的PMOS管的通断；
然后，维持第一组并联的PMOS管的通断，开启第四组并联的NMOS管，第二比较器将第二连接点的电压值和第二参考电压值进行比较，输出第二比较信号，第二代码处理模块根据第二比较信号输出第二阻抗校准代码，以控制第四组并联的NMOS管的通断；第三组并联的NMOS管复制所第一组并联的NMOS管的阻抗代码进行通断控制，第四组并联的NMOS管复制所第二组并联的NMOS管的阻抗代码进行通断控制；第三代码处理模块输出第三阻抗校准代码，以控制第五组并联的MOS管通断，第一节点和第二节点提供差分信号输出；
芯片根据校准后的第一阻抗校准代码、第二阻抗校准代码和第三阻抗校准代码控制至少一个差分结构的驱动电路。
本发明结构简单，可同时适用于单端信号输出和差分信号输出，以及适用于宽范围的电源电压。
附图说明
图1为现有技术提供的一种集成电路芯片结构示意图；
图2为输出特性曲线的线性范围；
图3为本发明实施例提供的一种集成电路芯片结构示意图；
图4为本发明实施例提供的驱动电路采用单端结构的集成电路芯片结构示意图；
图4A为图4所示单端结构驱动电路阻抗校准后的对等电路结构示意图；
图4B为图5所示单端结构驱动电路阻抗校准后的对等电路结构示意图；
图4C为图5所示单端结构驱动电路阻抗校准后的对等电路结构示意图；
图5为本发明实施例提供的驱动电路采用差分结构的集成电路芯片结构示意图
图5A为图5所示差分结构驱动电路阻抗校准后的对等电路结构示意图；
图5B为图5所示差分结构驱动电路阻抗校准后的对等电路结构示意图。
具体实施方式
通过以下结合附图以举例方式对本发明的实施方式进行详细描述后，本发明的其他特征、特点和优点将会更加明显。
图3为本发明实施例提供的一种集成电路芯片结构示意图，如图3所示，该集成电路芯片包括驱动电路1……N，代码处理模块10、比较器20和第一驱动电路30。其中，驱动电路1……N可以是单端结构的驱动电路，也可以是差分结构的驱动电路，第一驱动电路30具有和驱动电路1……N相同的结构。比较器20用于将第一驱动电路30中的节点电压和参考电压进行比较，代码处理模块10根据比较器20的比较结果向第一驱动电路30输出阻抗校准代码，当第一驱动电路30的阻抗校准完毕后，代码处理模块10再向驱动电路1……N发送校准后的阻抗校准代码。
图4为本发明实施例提供的驱动电路采用单端结构的集成电路芯片结构示意图。如图4所示，该集成电路芯片包括比较器20、代码处理模块10、至少一个单端结构的驱动电路(图中未示出)和第一驱动电路30，其中第一驱动电路30具有和单端结构的驱动电路相同的结构，具体地，第一驱动电路30包括多个并联的PMOS管310和多个并联的NMOS管320，多个并联的PMOS管310通过第一节点Va和多个并联的NMOS管210串联，第一节点Va提供单端信号输出。
在进行阻抗校准时，将标准阻抗40连接到第一节点Va，并将多个并联的NMOS管320关闭，比较器20将第一节点Va的电压值和第一参考电压值进行比较，输出第一比较信号，优选地，第一参考电压配置为电源电压VDD的四分之三；代码处理模块10根据第一比较信号输出第一阻抗校准代码P-CODE[0……N]，以控制多个并联的PMOS管310的通断。
然后，维持多个并联的PMOS管310的通断不变，将多个并联的NMOS管320开启，比较器20将第一连接点Va的当前电压值和第二参考电压值进行比较，输出第二比较信号，优选地，第二参考电压配置为电源电压VDD的四分之一；代码处理模块10根据第二比较信号向多个并联的NMOS管320输出第二阻抗校准代码N-CODE[0……N]，以控制多个并联的NMOS管320的通断；在第一驱动电路的阻抗校准完毕后，该集成电路芯片根据第一阻抗校准代码P-CODE[0……N]和第二阻抗校准代码N-CODE[0……N]控制至少一个单端结构的驱动电路。
在对多个并联的PMOS管310进行阻抗校准的实施例中，如图4A所示，第一节点Va的电压配置为电源电压的四分之一，该集成电路芯片在进行阻抗校准时，先将标准阻抗40(Rref)连接到第一节点Va，由代码处理模块10(图中未示出)向多个并联的NMOS管320输出阻抗校准代码N-CODE，以关断多个并联的NMOS管320中的所有NMOS管；再向多个并联的PMOS管310输出初始阻抗校准代码，以打开多个并联的PMOS管310中相应的PMOS管，通过阻抗校准，多个并联的PMOS管310阻抗为1/3Rref。
在多个并联的PMOS管310的阻抗校准后，再对多个并联的NMOS管320进行阻抗校准，如图4B所示，在维持多个并联的PMOS管310的通断不变的情况下(即多个并联的PMOS管310校准后的阻抗为1/3Rref)，将多个并联的NMOS管320开启，第二节点Vb的电压配置为电源电压的四分之一，最后通过阻抗校准，确定多个并联的NMOS管320的阻抗为1/8Rref。
优选地，在对多个并联的NMOS管320进行阻抗校准时，可以选取3倍多个并联的PMOS管310校准后的阻抗(即1/3Rref*3＝1Rref)后再对多个并联的NMOS管320进行阻抗校准，校准后的多个并联的NMOS管320的阻抗为1/2Rref，如图4C所示。
图5为本发明实施例提供的驱动电路采用差分结构的集成电路芯片结构示意图。如图5所示，该集成电路芯片包括至少一个差分结构的驱动电路(图中未示出)和第一驱动电路30、第一比较器20'、第二比较器20”、第一代码处理模块10'、第二代码处理模块10”和第三代码处理模块10”'。其中，第一驱动电路30包括第一组并联的PMOS管410、第二组并联的NMOS管420、第三组并联的PMOS管430、第四组并联的NMOS管440和第五组并联的MOS管450，第一组并联的PMOS管410和第三组并联的PMOS管430具有相同的结构，第二组并联的NMOS管420和第四组并联的NMOS管440具有相同的结构，第一组并联的PMOS管410通过第一节点Va和第二组并联的NMOS管420串联，第三组并联的PMOS管430通过第二节点Vb和第四组并联的NMOS管440串联，第一节点Va通过第五组并联的MOS管450和第二节点Vb连接，第一节点Va和第二节点Vb提供差分信号输出。
在一个阻抗校准实施例中，该集成电路芯片在进行阻抗校准时，首先针对第一组并联的PMOS管410进行阻抗校准，断开第二组并联的NMOS管420、第三组并联的PMOS管430、第四组并联的NMOS管440和第五组并联的MOS管450，开启第一组并联的PMOS管410。将标准阻抗40连接到第一节点Va，第一代码处理模块10'向多个并联的PMOS管410输出初始阻抗校准代码P-CODE[0……N]，以打开多个并联的PMOS管410中相应的PMOS管。第一比较器20'将第一节点Va的电压值和第一参考电压值进行比较，输出第一比较信号CMP1，其中第一参考电压配置为电源电压VDD的四分之三，第一参考电压配置为电源电压VDD的四分之一。如果当前第一节点Va的电压小于参考电压，第一代码处理模块10'将上调阻抗校准代码P-CODE[0……N]，反之下调阻抗校准代码P-CODE[0……N]，直到第一节点Va的电压等于第一参考电压，从而确定第一组并联的PMOS管410的阻抗。
然后针对第二组并联的NMOS管420进行阻抗校准，维持第一组并联的PMOS管410的阻抗校准代码不变。开启第二组并联的NMOS管420。第一比较器20'将第一连接点Va的电压值和第二参考电压值进行比较，再输出第二比较信号；第二代码处理模块10”根据第二比较信号输出第二阻抗校准代码N-CODE[0……N]，以控制第二组并联的NMOS管420的通断。当第一节点Va的电压值小于第二参考电压值时，上调第二阻抗校准代码N-CODE[0……N]，反之下调第二阻抗校准代码N-CODE[0……N]，直到第一节点Va的电压等于第二参考电压，从而确定第二组并联的NMOS管420的阻抗。
第三组并联的NMOS管430复制第一组并联的NMOS管410的阻抗代码，第四组并联的NMOS管440复制第二组并联的NMOS管420的阻抗代码，从而分别控制第三组并联的NMOS管430和第四组并联的NMOS管440的通断。第三代码处理模块10”'输出第三阻抗校准代码C-CODE[0……N]，以控制所述第五组并联的MOS管通断。
由此，该集成电路芯片根据校准后的第一阻抗校准代码P-CODE[0……N]、第二阻抗校准代码N-CODE[0……N]和第三阻抗校准代码C-CODE[0……N]控制至少一个差分结构的驱动电路。
在另一个阻抗校准实施例中，如图5A所示，针对第一组并联的PMOS管410和第四组并联的NMOS管440进行阻抗校准，断开第二组并联的NMOS管420和第三组并联的PMOS管430，将第五组并联的MOS管450的阻抗配置为标准阻抗40的2/3倍(即由第三代码处理模块10”'输出阻抗为2/3Rref的阻抗校准代码C-CODE[0……N])，第一参考电压配置为电源电压的四分之三、第二参考电压配置为电源电压的四分之一。经过阻抗校准，得出第一组并联的PMOS管410的阻抗为1/6Rref，第四组并联的NMOS管440的阻抗为1/3Rref，从而确定第一代码处理模块10'输出的阻抗校准代码N-CODE[0……N]和第二代码处理模块10”输出的阻抗校准代码P-CODE[0……N]。
在又一个阻抗校准实施例中，如图5B所示，针对第三组并联的PMOS管430和第二组并联的NMOS管420进行阻抗校准，断开第一组并联的NMOS管410和第四组并联的NMOS管440，将第五组并联的MOS管450的阻抗配置为标准阻抗40的2/3倍(即由第三代码处理模块10”'输出阻抗为2/3Rref的阻抗校准代码C-CODE[0……N])，第一参考电压配置为电源电压的四分之三、第二参考电压配置为电源电压的四分之一。经过阻抗校准，得出第三组并联的PMOS管430的阻抗为1/3Rref，第二组并联的NMOS管420的阻抗为1/2Rref。从而确定第一代码处理模块10'的输出阻抗校准代码N-CODE[0……N]和第二代码处理模块10”确定阻抗校准代码P-CODE[0……N]。
本发明实施例结构简单，可同时适用于单端信号的输出和差分信号的输出，以及适用于宽范围的电源电压。
显而易见，在不偏离本发明的真实精神和范围的前提下，在此描述的本发明可以有许多变化。因此，所有对于本领域技术人员来说显而易见的改变，都应包括在本权利要求书所涵盖的范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。

Claims (4)

1.一种集成电路芯片，包括：
至少一个差分结构的驱动电路和第一驱动电路，所述第一驱动电路具有和至少一个差分结构的驱动电路相同的结构，所述第一驱动电路包括第一组并联的PMOS管、第二组并联的NMOS管、第三组并联的PMOS管、第四组并联的NMOS管和第五组并联的MOS管，所述第一组并联的PMOS管和所述第三组并联的PMOS管具有相同的结构，所述第二组并联的NMOS管和所述第四组并联的NMOS管具有相同的结构，所述第一组并联的PMOS管通过第一节点和第二组并联的NMOS管串联，所述第三组并联的PMOS管通过第二节点和第四组并联的NMOS管串联，第一节点通过第五组并联的MOS管和第二节点连接，所述第一节点和所述第二节点提供差分信号输出；
所述芯片还包括第一比较器、第二比较器、第一代码处理模块、第二代码处理模块和第三代码处理模块；
所述芯片在进行阻抗校准时，断开所述第二组并联的NMOS管、所述第三组并联的PMOS管、所述第四组并联的NMOS管和所述第五组并联的MOS管，将标准阻抗连接到第一节点，开启所述第一组并联的PMOS管，所述第一比较器将所述第一节点的电压值和第一参考电压值进行比较，输出第一比较信号，所述第一代码处理模块根据所述第一比较信号输出第一阻抗校准代码，以控制所述第一组并联的PMOS管的通断；
然后，维持所述第一组并联的PMOS管的通断，开启第二组并联的NMOS管，所述第一比较器将所述第一节点的电压值和第二参考电压值进行比较，输出第二比较信号，所述第二代码处理模块根据所述第二比较信号输出第二阻抗校准代码，以控制所述第二组并联的NMOS管的通断；
所述第三组并联的NMOS管复制所第一组并联的NMOS管的阻抗代码进行通断控制，所述第四组并联的NMOS管复制所第二组并联的NMOS管的阻抗代码进行通断控制；所述第三代码处理模块用于输出第三阻抗校准代码，以控制所述第五组并联的MOS管通断，所述芯片根据所述校准后的第一阻抗校准代码、所述第二阻抗校准代码和所述第三阻抗校准代码控制至少一个差分结构的驱动电路。
2.根据权利要求1所述的集成电路芯片，其特征在于，所述第一参考电压配置为电源电压VDD的四分之三，所述第二参考电压配置为电源电压VDD的四分之一。
3.一种集成电路芯片的阻抗校准方法，所述集成电路芯片包括至少一个差分结构的驱动电路和第一驱动电路，所述第一驱动电路具有和至少一个差分结构的驱动电路相同的结构，所述第一驱动电路包括第一组并联的PMOS管、第二组并联的NMOS管、第三组并联的PMOS管、第四组并联的NMOS管和第五组并联的MOS管，所述第一组并联的PMOS管和所述第三组并联的PMOS管具有相同的结构，所述第二组并联的NMOS管和所述第四组并联的NMOS管具有相同的结构，所述第一组并联的PMOS管通过第一节点和所述第二组并联的NMOS管串联，所述第三组并联的PMOS管通过第二节点和所述第四组并联的NMOS管串联，所述第一节点通过所述第五组并联的MOS管和所述第二节点连接，所述第一节点和所述第二节点提供差分信号输出，其特征在于：
在进行阻抗校准时，首先断开所述第二组并联的NMOS管、所述第三组并联的PMOS管、所述第四组并联的NMOS管和所述第五组并联的MOS管，将标准阻抗连接到所述第一节点，开启所述第一组并联的PMOS管，第一比较器将所述第一节点的电压值和第一参考电压值进行比较，输出第一比较信号，第一代码处理模块根据所述第一比较信号输出第一阻抗校准代码，以控制所述第一组并联的PMOS管的通断；
然后，维持所述第一组并联的PMOS管的通断，开启第二组并联的NMOS管，所述第一比较器将第一节点的电压值和第二参考电压值进行比较，输出第二比较信号，第二代码处理模块根据所述第二比较信号输出第二阻抗校准代码，以控制所述第二组并联的NMOS管的通断；
所述第三组并联的NMOS管复制所第一组并联的NMOS管的阻抗代码进行通断控制，所述第四组并联的NMOS管复制所第二组并联的NMOS管的阻抗代码进行通断控制；第三代码处理模块输出第三阻抗校准代码，以控制第五组并联的MOS管通断，所述第一节点和所述第二节点提供差分信号输出；
所述芯片根据所述校准后的第一阻抗校准代码、所述第二阻抗校准代码和所述第三阻抗校准代码控制至少一个差分结构的驱动电路。
4.根据权利要求3所述的方法，其特征在于，所述第一参考电压配置为电源电压VDD的四分之三，所述第二参考电压配置为电源电压VDD的四分之一。
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