JP2008072460A - 半導体装置およびインピーダンス調整方法 - Google Patents

Abstract

【課題】インピーダンスを調整するための回路を小面積にするとともに高速なインピーダンス調整が可能な出力バッファ回路を備えた半導体装置を提供する。
【解決手段】インピーダンス測定回路５において、出力バッファ回路を構成する複数のトランジスタのうちトランジスタサイズが同じ基準トランジスタのインピーダンス値を測定する。インピーダンスコード発生回路１０は、インピーダンス測定回路５からの測定結果に基づいて基準トランジスタのインピーダンス値に対応するインピーダンスコードを出力バッファコード生成回路１５に出力する。出力バッファコード生成回路１５は、インピーダンスコードに基づいて目標となるインピーダンスとなるように演算処理して出力バッファ回路１のインピーダンスを調整する出力バッファコードを生成する。
【選択図】図１

Description

本発明は、インピーダンスを調整するインピーダンス調整方法およびインピーダンスを調整することが可能な出力バッファ回路を備えた半導体装置に関する。

近年、半導体装置の動作速度が高速化しており、複数の半導体装置間で信号の送受信を行なうために信号線を伝搬する信号も高速化してきている。高速なデータ転送を実行するためには伝送系のインピーダンス整合をとり反射による転送波形の歪み等を抑える必要がある。これらの整合を達成するために出力バッファ回路のインピーダンスを伝送系のインピーダンスに対して調整可能なように可変インピーダンスの出力バッファ回路が従来より採用されてきた（特許文献１〜５）。

さらに、出力バッファ回路のインピーダンスは、プロセス条件等のばらつきあるいは温度あるいは電源電圧の変化等によっても変化するため規格値からずれてしまう場合がありその場合においても出力バッファ回路のインピーダンスの制御が重要となってくる。

たとえば、特開２００１−９４０４８号公報（特許文献１）においては、出力バッファ回路に対するインピーダンス調整を行なうことが可能な出力インピーダンス制御回路を備えた半導体装置が示されている。

当該特許文献１の図６においては外部抵抗ＲＱを用いた定電流発生回路により定電流ＩＺＱが生成される。そして、Ｕ／Ｄカウンタ２２４によりダミーバッファ回路Ｎｄｍを構成するＮＭＯＳトランジスタのオンする数を制御する。また同様にＵ／Ｄカウンタ２２５によりダミーバッファ回路Ｐｄｍを構成するＰＭＯＳトランジスタのオンする数を制御する。ＰＭＯＳトランジスタＰ２とダミーバッファ回路Ｎｄｍのインピーダンスが釣り合う出力データＤ０〜Ｄｎ−１をオペアンプＯＰ２により判定する。同様にＮＭＯＳトランジスタＮ２とダミーバッファ回路Ｐｄｍのインピーダンスが釣り合う出力データＵ０〜Ｕｍ−１をオペアンプＯＰ３により判定する。出力データＤ０〜Ｄｎ−１，Ｕ０〜Ｕｍ−１を出力バッファ回路に与え出力バッファ回路のインピーダンスを制御する。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とのインピーダンスは外部抵抗ＲＱにより変更できるので出力バッファ回路のインピーダンスを外部抵抗ＲＱにより任意に設定することが可能である。

また、特開平８−６５１２３号公報（特許文献２）には、可変インピーダンス出力バッファが示されている。当該特許文献２の図３においてはトランジスタＱ２〜Ｑ５をそれぞれ導通／非導通させて外部抵抗Ｒ４とインピーダンスが釣り合う制御信号ｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂの組み合わせを調べる。制御信号ｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂは、トランジスタＱ７〜Ｑ１０も制御している。トランジスタＱ２〜Ｑ５はそれぞれトランジスタＱ７〜Ｑ１０の１／４の幅を持っている。したがって、外部抵抗Ｒ４を変更することによりトランジスタＱ１〜Ｑ５のトータルのインピーダンスを変更することができ、それと比例関係にあるトランジスタＱ６〜Ｑ１０のトータルのインピーダンスを設定することができる。
特開２００１−９４０４８号公報 特開平８−６５１２３号公報 特開２００５−２２９１７７号公報 特開２００５−３９５４９号公報 特開２００２−１５２０３２号公報

しかしながら、上述した特許文献１においてダミーバッファ回路Ｎｄｍ，Ｐｄｍは、出力バッファ回路を構成するトランジスタと同様の構成に設定される。この点で、出力バッファ回路は、チップ外部と直接接続されるため回路を構成するトランジスタは、サージ対策の制約により比較的大きなトランジスタサイズが必要である。したがって、ダミーバッファ回路と出力バッファ回路の面積は同程度の面積となるため出力バッファ回路のインピーダンスを調整する回路の面積が大きくなるという問題がある。

また、特許文献２に従う構成においては、インピーダンスの調整のために電位を判定するノードｖｚｑｒｅｆが外部抵抗に接続されるために負荷が大きくなるためインピーダンス調整動作が低速になるという問題がある。他の特許文献３〜５に示される内容についても上記と同様の問題がある。

本発明は上記のような問題を解決するためになされたものであってインピーダンスを調整するための回路（以下、インピーダンス調整回路）を小面積にするとともに高速なインピーダンス調整が可能な出力バッファ回路を備えた半導体装置およびインピーダンス調整方法を提供することを目的とする。

本発明に係る半導体装置は、各々が並列に出力端子と接続され、出力バッファコードによりインピーダンス制御される複数のトランジスタを有する出力バッファ回路と、出力バッファ回路のインピーダンス値を調整するインピーダンス調整回路とを備える。インピーダンス調整回路は、出力バッファ回路のインピーダンス値を所望のインピーダンス値に設定するために出力バッファコードを生成する出力バッファコード生成回路と、出力バッファ回路を構成する複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路と、インピーダンス測定回路の測定結果に基づいて出力バッファコードを生成するための基準となる基準トランジスタ部のインピーダンス値に対応するインピーダンスコードを生成して出力バッファ生成回路に出力するためのインピーダンスコード発生回路とを含む。

本発明に係る別の半導体装置は、半導体記憶装置を制御するための制御回路と、制御回路の指示に応答して制御信号を半導体記憶装置に出力するための出力バッファ回路と、出力バッファ回路のインピーダンス値を調整するためのインピーダンス調整回路とを備える。出力バッファ回路は、各々が並列に出力端子と接続され、出力バッファコードによりインピーダンス制御される複数のトランジスタを有し、インピーダンス調整回路は、出力バッファ回路のインピーダンス値を所望のインピーダンス値に設定するために出力バッファコードを生成する出力バッファコード生成回路と、出力バッファ回路を構成する複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路と、インピーダンス測定回路の測定結果に基づいて出力バッファコードを生成するための基準となる基準トランジスタ部のインピーダンス値に対応するインピーダンスコードを生成して出力バッファ生成回路に出力するためのインピーダンスコード発生回路とを含む。インピーダンス調整回路は、制御信号の出力に同期して出力バッファ回路のインピーダンス値を調整する。

本発明に係るさらに別の半導体装置は、各々が並列に出力端子と接続される複数のトランジスタを有する出力バッファ回路と、出力バッファ回路を構成する複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路とを含む。

本発明に係るインピーダンス調整方法は、各々が並列に出力端子と接続され、出力バッファコードによりインピーダンス制御される複数のトランジスタを有する出力バッファ回路と、出力バッファ回路のインピーダンス値を調整するインピーダンス調整回路とを備え、インピーダンス調整回路は、出力バッファ回路を構成する複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路と、インピーダンス測定回路の測定結果に基づいて出力バッファ回路のインピーダンス値を所望のインピーダンス値となるように出力バッファコードを生成するコード生成回路とを含み、インピーダンス測定回路は、各々が第１の電圧と結合された基準トランジスタ部と接続ノードを介して接続されるとともに、互いに並列に設けられ、指示に応答して第２の電圧と接続されて定電流が流れるように動作する複数の定電流部と、接続ノードに生成される電圧と基準電圧とを比較して比較結果を出力する比較器とを含む、半導体装置における出力バッファ回路のインピーダンス調整方法であって、インピーダンス測定回路の比較器において、基準トランジスタ部のインピーダンス値に従って流れる電流と複数の定電流源を選択的に駆動する個数に応じた電流とを比較し、コード生成回路において、比較器から出力される比較結果に基づいて基準トランジスタ部のインピーダンス値に対応するインピーダンスコードを生成し、基準トランジスタ部のインピーダンス値に対応するインピーダンスコードに基づいて出力バッファ回路が所望のインピーダンス値となるように出力バッファ回路に含まれる複数のトランジスタを選択的に駆動する個数を算出し、算出結果に基づいて出力バッファ回路に含まれる対応する個数のトランジスタが駆動される出力バッファコードを生成する。

本発明に係る半導体装置は、複数のトランジスタを有する出力バッファ回路と、出力バッファ回路のインピーダンス値を調整するインピーダンス調整回路とを備え、インピーダンス調整回路は、出力バッファ回路を構成する複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路を含む。すなわち、インピーダンス調整回路は、基準トランジスタのインピーダンス値を測定し、その結果に基づいて出力バッファ回路のインピーダンス値を調整する構成であるためインピーダンス調整回路を小面積にすることができる。

また、本発明に係るインピーダンス調整方法は、半導体装置内部において基準トランジスタのインピーダンス値を測定し、測定結果に基づいて出力バッファ回路のインピーダンス値を調整する出力バッファコードを生成するため、外部抵抗を用いてインピーダンス調整を実行する従来の方式よりも高速なインピーダンス調整を実行することができる。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の実施の形態１に従うインピーダンスの調整が可能な出力バッファ回路１を備えた半導体装置の概略ブロック図である。

図１を参照して、本発明の実施の形態１に従う半導体装置は、出力バッファ回路１と、インピーダンスを調整するためのインピーダンス調整回路としてインピーダンス測定回路５と、インピーダンス測定回路５の測定結果に基づいてインピーダンスコードを生成するインピーダンスコード発生回路１０と、インピーダンスコード発生回路１０のインピーダンスコードに基づいて出力バッファ回路１のインピーダンス値を所望のインピーダンス値に設定する出力バッファコードを生成するための出力バッファコード生成回路１５とを備える。

インピーダンスコード発生回路１０は、制御信号ＭＳＴＡＲＴの入力に応答してインピーダンス測定回路５に対して制御信号／ＥＮＰＬ，ＥＮＮＬ，／ＥＮＰＳ，ＥＮＮＳを出力するとともにインピーダンス測定回路５から出力される制御信号ＲＥＳＰＬ，ＲＥＳＮＬ，ＲＥＳＰＳ，ＲＥＳＮＳに基づいてインピーダンスコードＣＰＬ０〜ＣＰＬ５，／ＣＮＬ０〜／ＣＮＬ５，ＣＰＳ０〜ＣＰＳ５，／ＣＮＳ０〜／ＣＮＳ５を生成する。具体的には、後述する基準トランジスタ部のインピーダンス値を示すコードをそれぞれ生成する。

インピーダンスコードＣＰＬ０〜ＣＰＬ５，／ＣＮＬ０〜／ＣＮＬ５，ＣＰＳ０〜ＣＰＳ５，／ＣＮＳ０〜／ＣＮＳ５の生成については後述する。

そして、インピーダンスコード発生回路１０は、生成されたインピーダンスコードＣＰＬ０〜ＣＰＬ５，／ＣＮＬ０〜／ＣＮＬ５，ＣＰＳ０〜ＣＰＳ５，／ＣＮＳ０〜／ＣＮＳ５を出力バッファ回路１５に出力する。

出力バッファコード生成回路１５は、制御信号ＭＳＴＡＲＴの入力に応答してインピーダンスコード発生回路１０から出力された基準トランジスタ部のインピーダンス値を示すコードであるインピーダンスコードＣＰＬ０〜ＣＰＬ５，／ＣＮＬ０〜／ＣＮＬ５，ＣＰＳ０〜ＣＰＳ５，／ＣＮＳ０〜／ＣＮＳ５に基づいて出力バッファ回路１のインピーダンス値を所望のインピーダンス値に設定するための出力バッファコードＣＰ０〜ＣＰ４およびＣＮ０〜ＣＮ４を生成する。

出力バッファコードＣＰ０〜ＣＰ４，ＣＮ０〜ＣＮ４の生成については後述する。
図２は、本発明の実施の形態１に従う出力バッファ回路１の回路構成図である。

図２を参照して、本発明の実施の形態１に従う出力バッファ回路１は、出力端子ＰＡＤと電気的に結合される出力ノードＮｄと互いに並列に接続され、インピーダンスがそれぞれ異なるインバータＩＶ１〜ＩＶ５とＯＲ回路３１０〜３１４と、ＡＮＤ回路３２０〜３２４，３３１と、ＮＡＮＤ回路３３０とを含む。

インバータＩＶ１は、電源電圧ＶＤＤと出力ノードＮｄとの間に互いに並列に設けられたトランジスタＰ３００と、Ｐ３０１とを含み、それぞれのゲートは、ＯＲ回路３１０の出力をゲートに受ける。また、インバータＩＶ１は、出力ノードＮｄと接地電圧ＧＮＤとの間に互いに並列に設けられたトランジスタＮ３００，Ｎ３０１とを含み、それぞれのゲートは、ＡＮＤ回路３２０の出力をゲートに受ける。

インバータＩＶ２は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に出力ノードＮｄを介して直列に接続されたトランジスタＰ３０２と、Ｎ３０２とを含み、トランジスタＰ３０２とＮ３０２は、それぞれＯＲ回路３１１およびＡＮＤ回路３２１の出力をゲートに受ける。なお、トランジスタＰ３００〜Ｐ３０２は、ＰチャネルＭＯＳトランジスタでありそれぞれのトランジスタサイズは等しいものとする。また、トランジスタＮ３００〜Ｎ３０２は、ＮチャネルＭＯＳトランジスタであり、それぞれのトランジスタサイズは等しいものとする。

ここで、インバータＩＶ１とＩＶ２とのインピーダンスについてＰチャネルＭＯＳトランジスタ側について考えると、トランジスタサイズは等しいためＯＲ回路３１０からの信号に応答してトランジスタＰ３００，Ｐ３０１が導通して流れる電流量は、ＯＲ回路３１１からの信号に応答してトランジスタＰ３０２が導通して流れる電流量の２倍である。したがって、インバータＩＶ２のトランジスタＰ３０２のインピーダンスは、インバータＩＶ１のトランジスタＰ３００とＰ３０１との合計の２倍に相当する。ＮチャネルＭＯＳトランジスタ側についても同様である。なお、トランジスタＰ３００のゲート長Ｌおよびゲート幅Ｗとして一例としてＬ＝０．３μｍ，Ｗ＝５０μｍとする。また、トランジスタＮ３００のゲート長Ｌおよびゲート幅Ｗとして一例としてＬ＝０．４５μｍ，Ｗ＝３５μｍとする。

インバータＩＶ３は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に出力ノードＮｄを介して直列に接続されたトランジスタ部ＰＢ３０３，ＮＢ３０３とを含む。トランジスタ部ＰＢ３０３は、電源電圧ＶＤＤと出力ノードＮｄとの間に直列にそれぞれ接続されたトランジスタＰ３０３と、抵抗ＲＰ３０３とを含む。トランジスタＰ３０３は、ＯＲ回路３１２の出力をゲートに受ける。トランジスタ部ＮＢ３０３は、接地電圧ＧＮＤと出力ノードＮｄとの間に直列にそれぞれ接続されたトランジスタＮ３０３と抵抗ＲＮ３０３とを含む。トランジスタＮ３０３は、ＡＮＤ回路３２２の出力をゲートに受ける。

インバータＩＶ４は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に出力ノードＮｄを介して直列に接続されたトランジスタ部ＰＢ３０４，ＮＢ３０４とを含む。トランジスタ部ＰＢ３０４は、電源電圧ＶＤＤと出力ノードＮｄとの間に直列にそれぞれ接続されたトランジスタＰ３０４と、抵抗ＲＰ３０４とを含む。トランジスタＰ３０４は、ＯＲ回路３１３の出力をゲートに受ける。トランジスタ部ＮＢ３０４は、接地電圧ＧＮＤと出力ノードＮｄとの間に直列にそれぞれ接続されたトランジスタＮ３０４と抵抗ＲＮ３０４とを含む。トランジスタＮ３０４は、ＡＮＤ回路３２３の出力をゲートに受ける。

インバータＩＶ５は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に出力ノードＮｄを介して直列に接続されたトランジスタ部ＰＢ３０５，ＮＢ３０５とを含む。トランジスタ部ＰＢ３０５は、電源電圧ＶＤＤと出力ノードＮｄとの間に直列にそれぞれ接続されたトランジスタＰ３０５と、抵抗ＲＰ３０５とを含む。トランジスタＰ３０５は、ＯＲ回路３１４の出力をゲートに受ける。トランジスタ部ＮＢ３０５は、接地電圧ＧＮＤと出力ノードＮｄとの間に直列にそれぞれ接続されたトランジスタＮ３０５と抵抗ＲＮ３０５とを含む。トランジスタＮ３０５は、ＡＮＤ回路３２４の出力をゲートに受ける。

なお、トランジスタＰ３０３〜Ｐ３０５は、ＰチャネルＭＯＳトランジスタでありそれぞれのトランジスタサイズはゲート長は等しく、ゲート幅は異なるものとする。具体的には、トランジスタＰ３０３のゲート幅は、トランジスタＰ３０４の２倍、トランジスタＰ３０４のゲート幅は、トランジスタＰ３０５のゲート幅の２倍に設定されているものとする。ここで、トランジスタＰ３０４として、トランジスタＰ３０５とゲート幅が同じトランジスタを２個並列に用いることも可能である。同様に、トランジスタＰ３０３として、トランジスタＰ３０５とゲート幅が同じトランジスタを４個並列に用いることも可能である。また、トランジスタＮ３０５〜Ｎ３０５は、ＮチャネルＭＯＳトランジスタであり、それぞれのトランジスタサイズはゲート長は等しく、ゲート幅は異なるものとする。

具体的には、トランジスタＮ３０３のゲート幅は、トランジスタＮ３０４の２倍、トランジスタＮ３０４のゲート幅は、トランジスタＮ３０５の２倍に設定されているものとする。ここで、トランジスタＮ３０４として、トランジスタＮ３０５とゲート幅が同じトランジスタを２個並列に用いることも可能である。同様に、トランジスタＮ３０３として、トランジスタＮ３０５とゲート幅が同じトランジスタを４個並列に用いることも可能である。抵抗ＲＰ３０３〜ＲＰ３０５およびＲＮ３０３〜ＲＮ３０５は、抵抗値がそれぞれ異なるものとする。具体的には、抵抗ＲＰ３０４は、抵抗ＲＰ３０３の２倍、抵抗ＲＰ３０５は、抵抗ＲＰ３０４の２倍の抵抗値に設定されているものとする。また、抵抗ＲＮ３０４は、抵抗ＲＮ３０３の２倍、抵抗ＲＮ３０５は、抵抗ＲＮ３０４の２倍の抵抗値に設定されているものとする。例えば、抵抗ＲＰ３０３を２００Ωに設定した場合、抵抗ＲＰ３０４は４００Ω、抵抗ＲＰ３０５は８００Ωに設定される。また、抵抗ＲＮ３０３を３００Ωに設定した場合、抵抗ＲＮ３０４は６００Ω、抵抗ＲＮ３０５は９００Ωに設定される。

したがって、トランジスタ部ＰＢ３０４は、トランジスタ部ＰＢ３０３の２倍のインピーダンス値を有し、トランジスタ部ＰＢ３０４に流れる電流量はトランジスタ部ＰＢ３０３の１／２倍に設定される。また、同様にトランジスタ部ＰＢ３０５は、トランジスタ部ＰＢ３０４の２倍のインピーダンス値を有し、トランジスタ部ＰＢ３０５に流れる電流量はトランジスタ部ＰＢ３０４の１／２倍に設定される。同様に、トランジスタ部ＮＢ３０４は、トランジスタ部ＮＢ３０３の２倍のインピーダンス値を有し、トランジスタ部ＮＢ３０４に流れる電流量はトランジスタ部ＮＢ３０３の１／２倍に設定される。また、同様にトランジスタ部ＮＢ３０５は、トランジスタ部ＮＢ３０４の２倍のインピーダンス値を有し、トランジスタ部ＮＢ３０５に流れる電流量はトランジスタ部ＮＢ３０４の１／２倍に設定される。なお、トランジスタＰ３０３のゲート長Ｌおよびゲート幅Ｗとして一例としてＬ＝０．３μｍ，Ｗ＝２０μｍとする。また、トランジスタＮ３０３のゲート長Ｌおよびゲート幅Ｗとして一例としてＬ＝０．４５μｍ，Ｗ＝２０μｍとする。

また、トランジスタ部ＰＢ３０３のインピーダンス値は、トランジスタＰ３０２の２倍程度に設計されているものとする。

したがって、インバータＩＶ１〜ＩＶ５は、昇順的に２倍ずつインピーダンス値が高くなるように設計されているものとする。

ＮＡＮＤ回路３３０は、制御信号ＯＥとデータ信号Ｄの入力とに基づいてそのＮＡＮＤ論理演算結果である信号ＩＰを出力する。ＡＮＤ回路３３１は、制御信号ＯＥとデータ信号Ｄの反転信号の入力とに基づいてそのＡＮＤ論理演算結果である信号ＩＮを出力する。

ＯＲ回路３１０〜３１４は、入力ノードの一方に入力される信号ＩＰと入力ノードの他方に入力される出力バッファコード生成回路１５から出力される出力バッファコードＣＰ０〜ＣＰ４の反転信号の入力を受けて、そのＯＲ論理演算結果をそれぞれ出力する。

ＡＮＤ回路３２０〜３２４は、入力ノードの一方に入力される信号ＩＮと入力ノードの他方に入力される出力バッファコード生成回路１５から出力される出力バッファコードＣＮ０〜ＣＮ４の信号の入力を受けて、そのＡＮＤ論理演算結果をそれぞれ出力する。

出力バッファ回路１は、制御信号ＯＥが「Ｈ」レベルに応答して活性化され、「Ｌ」レベルである場合には非活性化状態に設定される。

たとえば、制御信号ＯＥが「Ｈ」レベルである場合にデータ信号Ｄが「Ｈ」である場合には駆動信号ＩＰ，ＩＮはそれぞれ「Ｌ」レベルに設定される。一方、データ信号Ｄが「Ｌ」レベルである場合には駆動信号ＩＰ，ＩＮは「Ｈ」レベルに設定される。

当該構成は出力ノードＮｄと互いに並列に接続されたインバータＩＶ１〜ＩＶ５を選択的に駆動してインピーダンスの調整が可能な出力バッファ回路であり、上述したようにインバータＩＶ１に対してインバータＩＶ２は、２倍のインピーダンス値を有する。また、インバータＩＶ３は、インバータＩＶ２に対して２倍のインピーダンス値を有する。また、インバータＩＶ４は、インバータＩＶ３に対して２倍のインピーダンス値を有する。また、インバータＩＶ５は、インバータＩＶ４に対して２倍のインピーダンス値を有する。

なお、インバーＩＶ１〜ＩＶ５のトランジスタＰ３００〜Ｐ３０５は、駆動信号ＩＰと出力バッファコードＣＰ０〜ＣＰ４に基づいて駆動される。また、インバータＩＶ１〜ＩＶ５のトランジスタＮ３００〜Ｎ３０５は、駆動信号ＩＮと出力バッファコードＣＮ０〜ＣＮ４に基づいて駆動される。具体的には、駆動信号ＩＰが「Ｌ」レベルである場合に、出力バッファコードＣＰ０〜ＣＰ４が「Ｈ」レベルに設定されるに従い対応するＰ型のトランジスタが駆動される。同様に駆動信号ＩＮが「Ｈ」レベルである場合に出力バッファコードＣＮ０〜ＣＮ４が「Ｈ」レベルに設定されるに従い対応するＮ型のトランジスタが駆動される。

図３は、本発明の実施の形態１に従うインピーダンス測定回路５に含まれる定電流発生回路１００の回路構成図である。

図３を参照して、定電流発生回路１００は、トランジスタＰ１００〜Ｐ１０３と、Ｎ１０１〜Ｎ１０３と比較器１０４，１０５とを含む。

比較器１０４は、基準電圧ＶＲＥＦとノードＮｄ０からの電圧との入力に基づいて比較結果をノードＮｄ１に出力する。トランジスタＰ１００は、電源電圧ＶＤＤとノードＮｄ０との間に設けられ、そのゲートはノードＮｄ１と電気的に結合される。抵抗ＲＱは、ノードＮｄ０と接地電圧ＧＮＤとの間に結合される。トランジスタＰ１０１は、電源電圧ＶＤＤとノードＮｄ３との間に配置され、そのゲートはノードＮｄ１と電気的に結合される。トランジスタＮ１０１は、ノードＮｄ３と接地電圧ＧＮＤとの間に結合されそのゲートはノードＮｄ３と電気的に結合される。ここで、基準電圧ＶＲＥＦは、１／２ＶＤＤに設定されるものとする。

比較器１０５は、基準電圧ＶＲＥＦとノードＮｄ２からの電圧との入力に基づいて比較結果を出力する。トランジスタＰ１０２は、電源電圧ＶＤＤとノードＮｄ２との間に配置され、そのゲートはノードＮｄ１と電気的に結合される。トランジスタＮ１０２は、ノードＮｄ２と接地電圧ＧＮＤとの間に配置されそのゲートは比較器１０５の出力信号の入力を受ける。トランジスタＰ１０３は、電源電圧ＶＤＤとノードＮｄ４との間に配置され、そのゲートはノードＮｄ４と電気的に結合される。トランジスタＮ１０３は、ノードＮｄ４と接地電圧ＧＮＤとの間に配置され、そのゲートは比較器１０５の出力信号の入力を受ける。

ここで、この定電流発生回路１００の動作について説明する。
定電流発生回路１００において、比較器１０４は、ノードＮｄ０が基準電圧ＶＲＥＦとなるようにノードＮｄ１の電位を調整する。これに伴い、ノードＮｄ０の電位が一定となるため抵抗ＲＱには定電流ＩＺＱが流れる。トランジスタＰ１００とトランジスタＰ１０１はカレントミラーを形成しており、トランジスタＰ１０１およびトランジスタＮ１０１に定電流ＩＺＱが流れるようにノードＮｄ３には、制御電圧ＶＮＧが生成される。この制御電圧ＶＮＧがＮチャネルＭＯＳトランジスタに定電流ＩＺＱを供給する制御電圧となる。

また、トランジスタＰ１００とトランジスタＰ１０２はカレントミラーを形成しており、トランジスタＰ１０２およびＮ１０２に定電流ＩＺＱが流れるように比較器１０５は、トランジスタＮ１０２，Ｎ１０３のゲートに与える電圧を調整する。そして、トランジスタＰ１０３およびＮ１０３に定電流ＩＺＱが流れるようにノードＮｄ４には、制御電圧ＶＰＧが生成される。この制御電圧ＶＰＧがＰチャネルＭＯＳトランジスタに定電流ＩＺＱを供給する制御電圧となる。

この定電流生成回路１００で生成された制御電圧ＶＮＧ，ＶＰＧを後述するインピーダンス測定ユニットに供給することによりインピーダンス測定ユニットにおいて定電流ＩＺＱを引き込む定電流部あるいは引抜く定電流部が形成される。

なお、例えば電源電圧ＶＤＤは１．８Ｖ、基準電圧ＶＲＥＦは０．９Ｖに設定した場合、抵抗ＲＱの抵抗値を１５ｋΩに設定すると、定電流ＩＺＱは６０μＡに設定することが可能である。なお、抵抗ＲＱの抵抗値を調整することにより定電流ＩＺＱの電流量を調整することは当然に可能である。

図４は、本発明の実施の形態１に従うインピーダンス測定ユニットを説明する図である。

図４（ａ），（ｂ）には、それぞれインピーダンス測定ユニット２０１，２０２の回路構成が示されている。

図４（ａ）を参照して、インピーダンス測定ユニット２０１は、トランジスタＰＭ２０１と、定電流部ＣＵＮＬ０〜ＣＵＮＬ５と、比較器２２０とを有する。

ここで、トランジスタＰＭ２０１は、図２で説明したＰチャネルＭＯＳトランジスタであるトランジスタＰ３００〜Ｐ３０２のそれぞれとトランジスタサイズが同じ基準トランジスタである。具体的には、トランジスタのゲート幅やゲート長、拡散領域のコンタクト数、拡散領域にあるコンタクトとゲートとの距離等を同じ構成とする。

そして、インピーダンス測定ユニット２０１は、トランジスタＰ３００〜Ｐ３０２と同じトランジスタサイズの基準トランジスタであるトランジスタＰＭ２０１のインピーダンス値を測定する。すなわち、トランジスタＰ３０２を含むトランジスタ部のインピーダンス値を測定する。

具体的には、トランジスタＰＭ２０１は、電源電圧ＶＤＤとノードＮｄ５との間に設けられ、そのゲートは制御信号／ＥＮＰＬの入力を受ける。また、定電流部ＣＵＮＬ０〜ＣＵＮＬ５は、ノードＮｄ５と接地電圧ＧＮＤとの間に互いに並列に設けられる。比較器２２０は、基準電圧ＶＲＥＦとノードＮｄ５に生成された電圧ＶＭＰＬとを比較してその比較結果を制御信号ＲＥＳＰＬとして出力する。

定電流部ＣＵＮＬ０は、ノードＮｄ５と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２１０，Ｎ２３０を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＬ０の入力を受ける。

定電流部ＣＵＮＬ１は、ノードＮｄ５と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２１１，Ｎ２３１を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＬ１の入力を受ける。

定電流部ＣＵＮＬ２は、ノードＮｄ５と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２１２，Ｎ２３２を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＬ２の入力を受ける。

定電流部ＣＵＮＬ３は、ノードＮｄ５と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２１３，Ｎ２３３を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＬ３の入力を受ける。

定電流部ＣＵＮＬ４は、ノードＮｄ５と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２１４，Ｎ２３４を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＬ４の入力を受ける。

定電流部ＣＵＮＬ５は、ノードＮｄ５と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２１５，Ｎ２３５を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＬ５の入力を受ける。ここで、トランジスタＮ２１０〜Ｎ２１５は、全て同じサイズのＮチャネルＭＯＳトランジスタとする。また、トランジスタＮ２３０〜Ｎ２３５は全て同じサイズのＮチャネルＭＯＳトランジスタとする。

ここで、定電流部ＣＵＮＬ０は、定電流ＩＺＱを引抜く能力を有するものとする（「×１」と表記している）。定電流部ＣＵＮＬ１は、定電流部ＣＵＮＬ０の２倍の定電流ＩＺＱを引抜く能力を有するものとする（「×２」と表記している）。図４（ｃ）には、定電流部ＣＵＮＬ１の構成が詳細に示されており、ノードＮｄ５と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２３１とＮ２１１とが２組設けられている。そして、それぞれのゲートはインピーダンスコードＣＰＬ１と制御電圧ＶＮＧの入力を受ける。したがって、インピーダンスコードＣＰＬ１が「Ｈ」レベルである場合には、２つのトランジスタＮ２３１が導通して２倍の定電流ＩＺＱが引抜かれることになる。他の定電流部についても同様の方式に従って、定電流部ＣＵＮＬ２は、定電流部ＣＵＮＬ０の４倍の定電流ＩＺＱを引抜く能力を有するものとする（「×４」と表記している）。定電流部ＣＵＮＬ３は、定電流部ＣＵＮＬ０の８倍の定電流ＩＺＱを引抜く能力を有するものとする（「×８」と表記している）。定電流部ＣＵＮＬ４は、定電流部ＣＵＮＬ０の１６倍の定電流ＩＺＱを引抜く能力を有するものとする（「×１６」と表記している）。定電流部ＣＵＮＬ５は、定電流部ＣＵＮＬ０の３２倍の定電流ＩＺＱを引抜く能力を有するものとする（「×３２」と表記している）。

したがって、この定電流部ＣＵＮＬ０〜ＣＵＮＬ５を選択的に駆動することによりその組み合わせに従って１倍の定電流ＩＺＱから６３倍の定電流ＩＺＱを選択的に引抜くことが可能である。

インピーダンス測定ユニット２０１の動作について説明する。
上述したように制御電圧ＶＮＧの入力を受ける定電流部ＣＵＮＬ０〜ＣＵＮＬ５は、それぞれ引抜く定電流量が異なる。そして、トランジスタＰＭ２０１は、出力バッファ回路１を構成するトランジスタＰ３００〜Ｐ３０２のそれぞれとトランジスタサイズが同じである基準トランジスタであり、制御信号／ＥＮＰＬが入力されるのに応答してトランジスタサイズに応じた電流をノードＮｄ５に供給しようとする。ノードＮｄ５からは上記の定電流部ＣＵＮＬ０〜ＣＵＮＬ５が選択的にオンして、定電流部の能力に応じた定電流をノードＮｄ５から引き抜こうとする。トランジスタＰＭ２０１の電流供給能力が定電流部ＣＵＮＬ０〜ＣＵＮＬ５が引抜く電流量よりも大きい場合には、電圧ＶＭＰＬは、基準電圧ＶＲＥＦよりも大きくなる。これにより、比較器２２０の比較結果である制御信号ＲＥＳＰＬは「Ｌ」レベルに設定される。一方、トランジスタＰＭ２０１の電流供給能力が定電流部ＣＵＮＬ０〜ＣＵＮＬ５が引抜く電流量以下の場合には、電圧ＶＭＰＬは、基準電圧ＶＲＥＦ以下となる。これにより、比較器２２０の比較結果である制御信号ＲＥＳＰＬは「Ｈ」レベルに設定される。

当該比較器２２０の比較結果である制御信号ＲＥＳＰＬの論理レベルに従って定電流部ＣＵＮＬ０〜ＣＵＮＬ５がノードＮｄ５から引抜く電流量とトランジスタＰＭ２０１がノードＮｄ５に供給する電流量とを比較して、基準トランジスタであるトランジスタＰＭ２０１のインピーダンス値を測定する。具体的には、比較器２２０の比較結果である制御信号ＲＥＳＰＬの論理レベルに従ってトランジスタＰＭ２０１がノードＮｄ５に供給する電流量とつり合う電流が流れるように定電流部ＣＵＮＬ０〜ＣＵＮＬ５を選択的に駆動する。そして、つり合う電流量が流れる定電流部を選択的に駆動する個数に応じたインピーダンスコードを生成する。なお、つり合う電流量とは、トランジスタＰＭ２０１がノードＮｄ５に供給する電流量と完全に一致する場合のみならず、トランジスタＰＭ２０１がノードＮｄ５に供給する電流量と近似している場合も含まれるものとする。インピーダンスコードの生成方式については後述する。

図４（ｂ）を参照して、インピーダンス測定ユニット２０２は、トランジスタＮＭ２０２と、定電流部ＣＵＰＬ０〜ＣＵＰＬ５と、比較器２２１とを有する。

ここで、トランジスタＮＭ２０２は、図２で説明したＮチャネルＭＯＳトランジスタであるトランジスタＮ３００〜Ｎ３０２のそれぞれとトランジスタサイズが同じ基準トランジスタである。具体的には、トランジスタのゲート幅やゲート長、拡散領域のコンタクト数、拡散領域にあるコンタクトとゲートとの距離等を同じ構成とする。

そして、インピーダンス測定ユニット２０２は、トランジスタＮ３００〜Ｎ３０２と同じトランジスタサイズの基準トランジスタであるトランジスタＮＭ２０２のインピーダンス値を測定する。すなわち、トランジスタＮ３０２を含むトランジスタ部のインピーダンス値を測定する。

具体的には、トランジスタＮＭ２０２は、接地電圧ＧＮＤとノードＮｄ６との間に設けられ、そのゲートは制御信号ＥＮＮＬの入力を受ける。また、定電流部ＣＵＰＬ０〜ＣＵＰＬ５は、電源電圧ＶＤＤとノードＮｄ６との間に互いに並列に設けられる。比較器２２１は、基準電圧ＶＲＥＦとノードＮｄ６に生成された電圧ＶＭＮＬとを比較してその比較結果を制御信号ＲＥＳＮＬとして出力する。

定電流部ＣＵＰＬ０は、電源電圧ＶＤＤとノードＮｄ６との間に直列に接続されたトランジスタＰ２１０，Ｐ２３０を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＬ０の入力を受ける。

定電流部ＣＵＰＬ１は、電源電圧ＶＤＤとノードＮｄ６との間に直列に接続されたトランジスタＰ２１１，Ｐ２３１を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＬ１の入力を受ける。

定電流部ＣＵＰＬ２は、電源電圧ＶＤＤとノードＮｄ６との間に直列に接続されたトランジスタＰ２１２，Ｐ２３２を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＬ２の入力を受ける。

定電流部ＣＵＰＬ３は、電源電圧ＶＤＤとノードＮｄ６との間に直列に接続されたトランジスタＰ２１３，Ｐ２３３を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＬ３の入力を受ける。

定電流部ＣＵＰＬ４は、電源電圧ＶＤＤとノードＮｄ６との間に直列に接続されたトランジスタＰ２１４，Ｐ２３４を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＬ４の入力を受ける。

定電流部ＣＵＰＬ５は、電源電圧ＶＤＤとノードＮｄ６との間に直列に接続されたトランジスタＰ２１５，Ｐ２３５を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＬ５の入力を受ける。ここで、トランジスタＰ２１０〜Ｐ２１５は、全て同じサイズのＰチャネルＭＯＳトランジスタとする。また、トランジスタＰ２３０〜Ｐ２３５は全て同じサイズのＰチャネルＭＯＳトランジスタとする。

ここで、定電流部ＣＵＰＬ０は、定電流ＩＺＱを供給する能力を有するものとする（「×１」と表記している）。同様にして、定電流部ＣＵＰＬ１は、定電流部ＣＵＰＬ０の２倍の定電流ＩＺＱを供給する能力を有するものとする（「×２」と表記している）。具体的な回路構成としては、図４（ｃ）で説明したのと同様の方式に従って電源電圧ＶＤＤとノードＮｄ６との間に直列に接続されたトランジスタＰ２１１とＰ２３１とが２組並列に設けられた構成となっているものとする。そして、それぞれのゲートは制御電圧ＶＮＧとインピーダンスコード／ＣＮＬ１の入力を受ける。したがって、インピーダンスコード／ＣＮＬ１が「Ｌ」レベルである場合には、２組のトランジスタＰ２３１が導通して２倍の定電流ＩＺＱが供給されることになる。他の定電流部についても同様の方式に従って、定電流部ＣＵＰＬ２は、定電流部ＣＵＰＬ０の４倍の定電流ＩＺＱを供給する能力を有するものとする（「×４」と表記している）。定電流部ＣＵＰＬ３は、定電流部ＣＵＰＬ０の８倍の定電流ＩＺＱを供給する能力を有するものとする（「×８」と表記している）。定電流部ＣＵＰＬ４は、定電流部ＣＵＰＬ０の１６倍の定電流ＩＺＱを供給する能力を有するものとする（「×１６」と表記している）。定電流部ＣＵＰＬ５は、定電流部ＣＵＰＬ０の３２倍の定電流ＩＺＱを供給する能力を有するものとする（「×３２」と表記している）。

したがって、この定電流部ＣＵＰＬ０〜ＣＵＰＬ５を選択的に駆動することによりその組み合わせに従って１倍の定電流ＩＺＱから６３倍の定電流ＩＺＱを選択的に供給することが可能である。

インピーダンス測定ユニット２０２の動作についてもインピーダンス測定ユニット２０１と同様であり、当該比較器２２１の比較結果である制御信号ＲＥＳＮＬの論理レベルに従って定電流部ＣＵＰＬ０〜ＣＵＰＬ５がノードＮｄ６に供給する電流量とトランジスタＮＭ２０２がノードＮｄ６から引抜く電流量とを比較して、基準トランジスタであるトランジスタＮＭ２０２のインピーダンス値を測定する。具体的には、比較器２２１の比較結果である制御信号ＲＥＳＮＬの論理レベルに従ってトランジスタＮＭ２０１がノードＮｄ５から引抜く電流量とつり合う電流が供給されるように定電流部ＣＵＮＬ０〜ＣＵＮＬ５を選択的に駆動する。そして、つり合う電流量が流れる定電流部を選択的に駆動する個数に応じたインピーダンスコードを生成する。インピーダンスコードの生成方式については後述する。

図５は、本発明の実施の形態１に従う別のインピーダンス測定ユニットを説明する図である。

図５（ａ），（ｂ）には、それぞれインピーダンス測定ユニット２０３，２０４の回路構成が示されている。

図５（ａ）を参照して、インピーダンス測定ユニット２０３は、トランジスタＰＭ２０３と、抵抗ＲＭ２０３と、定電流部ＣＵＮＳ０〜ＣＵＮＳ５と、比較器２２２とを有する。

ここで、トランジスタＰＭ２０３は、図２で説明したＰチャネルＭＯＳトランジスタであるトランジスタＰ３０３とトランジスタサイズが同じ基準トランジスタである。また、抵抗ＲＭ２０３は、抵抗ＲＰ３０３と同じ抵抗値を有している。具体的には、トランジスタのゲート幅やゲート長、拡散領域のコンタクト数、拡散領域にあるコンタクトとゲートとの距離等を同じ構成とする。

そして、インピーダンス測定ユニット２０３は、トランジスタＰ３０３と同じトランジスタサイズの基準トランジスタであるトランジスタＰＭ２０３と抵抗ＲＭ２０３のインピーダンス値を測定する。すなわち、トランジスタ部ＰＢ３０３のインピーダンス値を測定する。

具体的には、トランジスタＰＭ２０３および抵抗ＲＭ２０３は、電源電圧ＶＤＤとノードＮｄ７との間に設けられ、そのゲートは制御信号／ＥＮＰＳの入力を受ける。また、定電流部ＣＵＮＳ０〜ＣＵＮＳ５は、ノードＮｄ７と接地電圧ＧＮＤとの間に互いに並列に設けられる。比較器２２２は、基準電圧ＶＲＥＦとノードＮｄ７に生成された電圧ＶＭＰＳとを比較してその比較結果を制御信号ＲＥＳＰＳとして出力する。

定電流部ＣＵＮＳ０は、ノードＮｄ７と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２２０，Ｎ２４０を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＳ０の入力を受ける。

定電流部ＣＵＮＳ１は、ノードＮｄ７と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２２１，Ｎ２４１を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＳ１の入力を受ける。

定電流部ＣＵＮＳ２は、ノードＮｄ７と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２２２，Ｎ２４２を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＳ２の入力を受ける。

定電流部ＣＵＮＳ３は、ノードＮｄ７と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２２３，Ｎ２４３を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＳ３の入力を受ける。

定電流部ＣＵＮＳ４は、ノードＮｄ７と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２２４，Ｎ２４４を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＳ４の入力を受ける。

定電流部ＣＵＮＳ５は、ノードＮｄ７と接地電圧ＧＮＤとの間に直列に接続されたトランジスタＮ２２５，Ｎ２４５を含み、それぞれ制御電圧ＶＮＧとインピーダンスコードＣＰＳ５の入力を受ける。ここで、トランジスタＮ２２０〜Ｎ２２５は、全て同じサイズのＮチャネルＭＯＳトランジスタとする。また、トランジスタＮ２４０〜Ｎ２４５は全て同じサイズのＮチャネルＭＯＳトランジスタとする。

ここで、上述したのと同様に定電流部ＣＵＮＳ０は、定電流ＩＺＱを引抜く能力を有するものとする（「×１」と表記している）。定電流部ＣＵＮＳ１は、定電流部ＣＵＮＳ０の２倍の定電流ＩＺＱを引抜く能力を有するものとする（「×２」と表記している）。定電流部ＣＵＮＳ２は、定電流部ＣＵＮＳ０の４倍の定電流ＩＺＱを引抜く能力を有するものとする（「×４」と表記している）。定電流部ＣＵＮＳ３は、定電流部ＣＵＮＳ０の８倍の定電流ＩＺＱを引抜く能力を有するものとする（「×８」と表記している）。定電流部ＣＵＮＳ４は、定電流部ＣＵＮＳ０の１６倍の定電流ＩＺＱを引抜く能力を有するものとする（「×１６」と表記している）。定電流部ＣＵＮＳ５は、定電流部ＣＵＮＳ０の３２倍の定電流ＩＺＱを引抜く能力を有するものとする（「×３２」と表記している）。

したがって、この定電流部ＣＵＮＳ０〜ＣＵＮＳ５を選択的に駆動することによりその組み合わせに従って１倍の定電流ＩＺＱから６３倍の定電流ＩＺＱを選択的に引抜くことが可能である。

インピーダンス測定ユニット２０３の動作についてもインピーダンス測定ユニット２０１と同様であり、比較器２２２の比較結果である制御信号ＲＥＳＰＳの論理レベルに従って定電流部ＣＵＮＳ０〜ＣＵＮＳ５がノードＮｄ７から引抜く電流量と抵抗ＲＭ２０３を介してトランジスタＰＭ２０３がノードＮｄ７に供給する電流量とを比較して、基準トランジスタであるトランジスタＰＭ２０３と抵抗ＲＭ２０３のインピーダンス値を測定する。具体的には、比較器２２２の比較結果である制御信号ＲＥＳＰＳの論理レベルに従ってトランジスタＰＭ２０３および抵抗ＲＭ２０３がノードＮｄ７に供給する電流量とつり合う電流が流れるように定電流部ＣＵＮＳ０〜ＣＵＮＳ５を選択的に駆動する。そして、つり合う電流量が流れる定電流部を選択的に駆動する個数に応じたインピーダンスコードを生成する。インピーダンスコードの生成方式については後述する。

図５（ｂ）を参照して、インピーダンス測定ユニット２０４は、トランジスタＮＭ２０４と、抵抗ＲＭ２０４と、定電流部ＣＵＰＳ０〜ＣＵＰＳ５と、比較器２２３とを有する。

ここで、トランジスタＮＭ２０４は、図２で説明したＮチャネルＭＯＳトランジスタであるトランジスタＮ３０３とトランジスタサイズが同じ基準トランジスタである。また、抵抗ＲＭ２０４は、抵抗ＲＮ３０３と同じ抵抗値を有している。具体的には、トランジスタのゲート幅やゲート長、拡散領域のコンタクト数、拡散領域にあるコンタクトとゲートとの距離等を同じ構成とする。

そして、インピーダンス測定ユニット２０４は、トランジスタＮ３０３と同じトランジスタサイズの基準トランジスタであるトランジスタＮＭ２０４と抵抗ＲＭ２０４のインピーダンス値を測定する。すなわち、トランジスタ部ＮＢ３０３のインピーダンス値を測定する。

具体的には、トランジスタＮＭ２０４と、抵抗ＲＭ２０４は、ノードＮｄ８と接地電圧ＧＮＤとの間に設けられ、そのゲートは制御信号ＥＮＮＳの入力を受ける。また、定電流部ＣＵＰＳ０〜ＣＵＰＳ５は、電源電圧ＶＤＤとノードＮｄ８との間に互いに並列に設けられる。比較器２２３は、基準電圧ＶＲＥＦとノードＮｄ８に生成された電圧ＶＭＮＳとを比較してその比較結果を制御信号ＲＥＳＮＳとして出力する。

定電流部ＣＵＰＳ０は、電源電圧ＶＤＤとノードＮｄ８との間に直列に接続されたトランジスタＰ２２０，Ｐ２４０を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＳ０の入力を受ける。

定電流部ＣＵＰＳ１は、電源電圧ＶＤＤとノードＮｄ８との間に直列に接続されたトランジスタＰ２２１，Ｐ２４１を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＳ１の入力を受ける。

定電流部ＣＵＰＳ２は、電源電圧ＶＤＤとノードＮｄ８との間に直列に接続されたトランジスタＰ２２２，Ｐ２４２を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＳ２の入力を受ける。

定電流部ＣＵＰＳ３は、電源電圧ＶＤＤとノードＮｄ８との間に直列に接続されたトランジスタＰ２２３，Ｐ２４３を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＳ３の入力を受ける。

定電流部ＣＵＰＳ４は、電源電圧ＶＤＤとノードＮｄ８との間に直列に接続されたトランジスタＰ２２４，Ｐ２４４を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＳ４の入力を受ける。

定電流部ＣＵＰＳ５は、電源電圧ＶＤＤとノードＮｄ８との間に直列に接続されたトランジスタＰ２２５，Ｐ２４５を含み、それぞれ制御電圧ＶＰＧとインピーダンスコード／ＣＮＳ５の入力を受ける。ここで、トランジスタＰ２２０〜Ｐ２２５は、全て同じサイズのＰチャネルＭＯＳトランジスタとする。また、トランジスタＰ２４０〜Ｐ２４５は全て同じサイズのＰチャネルＭＯＳトランジスタとする。

トランジスタＮＭ２０４は、図２で説明したＮチャネルＭＯＳトランジスタであるトランジスタＮ３０３とトランジスタサイズが同じ基準トランジスタである。

ここで、定電流部ＣＵＰＳ０は、上述したように定電流ＩＺＱを供給する能力を有するものとする（「×１」と表記している）。同様にして、定電流部ＣＵＰＳ１は、定電流部ＣＵＰＳ０の２倍の定電流ＩＺＱを供給する能力を有するものとする（「×２」と表記している）。定電流部ＣＵＰＳ２は、定電流部ＣＵＰＳ０の４倍の定電流ＩＺＱを供給する能力を有するものとする（「×４」と表記している）。定電流部ＣＵＰＳ３は、定電流部ＣＵＰＳ０の８倍の定電流ＩＺＱを供給する能力を有するものとする（「×８」と表記している）。定電流部ＣＵＰＳ４は、定電流部ＣＵＰＳ０の１６倍の定電流ＩＺＱを供給する能力を有するものとする（「×１６」と表記している）。定電流部ＣＵＰＳ５は、定電流部ＣＵＰＳ０の３２倍の定電流ＩＺＱを供給する能力を有するものとする（「×３２」と表記している）。

したがって、この定電流部ＣＵＰＳ０〜ＣＵＰＳ５を選択的に駆動することによりその組み合わせに従って１倍の定電流ＩＺＱから６３倍の定電流ＩＺＱを選択的に供給することが可能である。

インピーダンス測定ユニット２０４の動作についてもインピーダンス測定ユニット２０２と同様であり、当該比較器２２３の比較結果である制御信号ＲＥＳＮＳの論理レベルに従って定電流部ＣＵＰＳ０〜ＣＵＰＳ５がノードＮｄ８に供給する電流量と抵抗ＲＭ２０４を介してトランジスタＮＭ２０４がノードＮｄ８から引抜く電流量とを比較して、基準トランジスタであるトランジスタＮＭ２０４と抵抗ＲＭ２０４のインピーダンス値を測定する。具体的には、比較器２２３の比較結果である制御信号ＲＥＳＮＳの論理レベルに従ってトランジスタＮＭ２０４および抵抗ＲＭ２０４がノードＮｄ８から引抜く電流量とつり合う電流が供給されるように定電流部ＣＵＰＳ０〜ＣＵＰＳ５を選択的に駆動する。そして、つり合う電流量が流れる定電流部を選択的に駆動する個数に応じたインピーダンスコードを生成する。インピーダンスコードの生成方式については後述する。

図６は、インピーダンス測定回路５からの出力結果に基づいてインピーダンスコードを生成する方式を説明するフロー図である。

ここでは、一例としてトランジスタＰＭ２０１について、インピーダンス測定ユニット２０１を用いてトランジスタＰＭ２０１のインピーダンス値を示す６ビットのインピーダンスコードＣＰＬ０〜ＣＰＬ５を生成する方式について説明する。具体的には、上述したように比較器２２０の比較結果である制御信号ＲＥＳＰＬの論理レベルに従ってトランジスタＰＭ２０１がノードＮｄ５に供給する電流量とつり合う電流が流れるように定電流部ＣＵＮＬ０〜ＣＵＮＬ５を選択的に駆動する。そして、つり合う電流量が流れる定電流部を選択的に駆動する個数に応じたインピーダンスコードを生成する。そして、本実施の形態１に従うインピーダンスコードを生成する方式としては、二分探索方式に従ってインピーダンスコードを生成する（バイナリサーチ）。

他のインピーダンスコードＣＰＳ０〜ＣＰＳ５，／ＣＮＬ０〜／ＣＮＬ５，／ＣＮＳ０〜／ＣＮＳ５についても同様である。なお、二分探索方式により６回の判定動作により６ビットのインピーダンスコードを生成することが可能である。

図６を参照して、まずインピーダンスコード発生回路１０は、制御信号ＭＳＴＡＲＴの入力に応答してインピーダンスコードの生成を開始する（ステップＳ０）。

そして、インピーダンスコード発生回路１０は、インピーダンスコードＣＰＬ５を「Ｈ」レベル、インピーダンスコードＣＰＬ４〜ＣＰＬ０を「Ｌ」レベルに設定する（ステップＳ１）。そして、次のステップＳ２において制御信号／ＥＮＰＬを「Ｌ」レベルに設定してインピーダンス測定を開始する（ステップＳ２）。そして、次にｎ＝５に設定する（ステップＳ３）。次に、図４のインピーダンス測定ユニット２０１の比較器２２０において基準電圧ＶＲＥＦとノードＮｄ５に生成される電圧ＶＭＰＬとを比較し、制御信号ＲＥＳＰＬの論理レベルを判定する（ステップＳ４）。

ステップＳ４において、制御信号ＲＥＳＰＬが「Ｌ」レベルである場合にはステップＳ５に進み、インピーダンスコードＣＰＬｎ−１を「Ｈ」レベルに設定してステップＳ７に進む。

一方、ステップＳ４において、制御信号ＲＥＳＰＬが「Ｈ」レベルである場合にはインピーダンスコードＣＰＬｎを「Ｌ」レベルに設定し、インピーダンスコードＣＰＬｎ−１を「Ｈ」レベルに設定してステップＳ７に進む。

ステップＳ７において、ｎ＝ｎ−１に設定し、ステップＳ８に進む。
ステップＳ８において、ｎ＝０であるかどうかを判定し、ｎ＝０であればステップＳ９に進む。一方、ステップＳ８において、ｎ≠０である場合には、ステップＳ４に戻ってステップＳ４で説明した判定動作を実行する。すなわち、ｎ＝０となるまでステップＳ４において５回判定動作を繰り返す。５回の判定動作が繰り返された後、次のステップＳ６に進む。

ステップＳ９において、図４のインピーダンス測定ユニット２０１の比較器２２０において基準電圧ＶＲＥＦとノードＮｄ５に生成される電圧ＶＭＰＬとを比較し、制御信号ＲＥＳＰＬの論理レベルを判定する（ステップＳ９）。

ステップＳ９において、制御信号ＲＥＳＰＬが「Ｌ」レベルである場合にはインピーダンスコードの生成を終了する（ステップＳ１１）。一方、ステップＳ９において、制御信号ＲＥＳＰＬが「Ｈ」レベルである場合には、インピーダンスコードＣＰＬ０を「Ｌ」レベルに設定して（ステップＳ１０）、終了する（ステップＳ１１）。

上記のフロー図は、二分探索方式により６ビットのインピーダンスコードを生成するアルゴリズムである。二分探索方式について簡易に説明すると、トランジスタＰＭ２０１が供給する電流量について、１倍の定電流ＩＺＱから６３倍の定電流ＩＺＱのうちつり合う電流量を検出する場合に、検出する対象範囲を検出回数（比較回数）毎に半分ずつに範囲を絞って特定する方式である。例えば、１〜６３倍の定電流ＩＺＱが対象範囲である場合には、略半分の３２倍の定電流ＩＺＱを中心値として比較し、１〜３２倍の定電流のグループと、３３倍〜６３倍の定電流のグループのいずれのグループに属するかを判定する。そして、今度は、一方のグループの対象範囲において、例えば１〜３２倍の定電流のグループに属すると判定された場合には、１〜３２倍の定電流ＩＺＱが対象範囲となり、略半分の１６倍の定電流ＩＺＱを中心値として比較し、１〜１６倍の定電流のグループと、１７〜３２倍の定電流のグループのいずれのグループに属するかを判定する。同様の方式に従って、対象範囲を中心値に基づいて半分ずつに絞ることによりトランジスタＰＭ２０１が供給する電流量とつり合う電流量を特定する。

たとえば、トランジスタＰ３００〜Ｐ３０２と同じトランジスタサイズのトランジスタＰＭ２０１（基準トランジスタ）のインピーダンス値に従って定電流ＩＺＱの略２９倍の電流が流れる場合の基準トランジスタのインピーダンスコードの生成について説明する。

図７は、トランジスタＰＭ２０１のインピーダンスコードを生成するタイミングチャート図である。

時刻ｔ０において、上述したようにインピーダンスコードＣＰＬ５を「Ｈ」レベルに設定する。また、インピーダンスコードＣＰＬ４−ＣＰＬ０を「Ｌ」レベルに設定する。すなわち上述した二分探索方式に従って中心値を３２倍の定電流ＩＺＱに設定する。そして、図７の時刻ｔ１において、制御信号／ＥＮＰＬを「Ｌ」レベルに設定する。そうすると、インピーダンスユニット２０１において、トランジスタＰＭ２０１は、定電流ＩＺＱの略２９倍の電流をノードＮｄ５に供給しようとする。一方、定電流部ＣＵＮＬ５のトランジスタＮ２３５が導通し、ノードＮｄ５から３２倍の定電流ＩＺＱを引抜こうとする。ノードＮｄ５の電圧ＶＭＰＬは、基準電圧ＶＲＥＦよりも低い電圧レベルとなるため図７の時刻ｔ２に示されるように比較器２２０の出力結果である制御信号ＲＥＳＰＬは「Ｈ」レベルに設定される。したがって、当該比較によりトランジスタＰＭ２０１が供給する電流量は、３２倍の定電流ＩＺＱよりも低いことが判定される。

図６のステップＳ４において制御信号ＲＥＳＰＬが「Ｈ」レベルであるため図７の時刻ｔ３において、インピーダンスコードＣＰＬ５は「Ｌ」レベル、インピーダンスコードＣＰＬ４は「Ｈ」レベルに設定される。また、他のインピーダンスコードＣＰＬ３−ＣＰＬ０は、「Ｌ」レベルを維持する。すなわち上述した二分探索方式に従って中心値を１６倍の定電流ＩＺＱに設定する。そして、初期状態がｎ＝５に設定されていたｎ＝ｎ−１によりｎ＝４に設定され、図６のステップＳ８において、ｎ≠０であるため再びステップＳ４で制御信号ＲＥＳＰＬの判定動作が実行される。

インピーダンス測定ユニット２０１において、インピーダンスコードＣＰＬ５を「Ｌ」レベル、インピーダンスコードＣＰＬ４を「Ｈ」レベル、インピーダンスコードＣＰＬ３−ＣＰＬ０を「Ｌ」レベルに設定すると、定電流部ＣＵＮＬ４のトランジスタＮ２３４が導通し、ノードＮｄ５から１６倍の定電流ＩＺＱを引抜こうとする。この場合、トランジスタＰＭ２０１の電流供給能力の方が大きいためノードＮｄ５の電圧ＶＭＰＬは基準電圧ＶＲＥＦ以上となり、図７の時刻ｔ４において、比較器２２０の出力信号である制御信号ＲＥＳＰＬは「Ｌ」レベルに設定される。したがって、当該比較によりトランジスタＰＭ２０１が供給する電流量は、１６倍の定電流ＩＺＱよりも大きいことが判定される。

図６のステップＳ４において、制御信号ＲＥＳＰＬが「Ｌ」レベルであるためステップＳ５に進み、図７の時刻ｔ５においてインピーダンスコードＣＰＬ３（ｎ＝４）が「Ｈ」レベルに設定される。すなわち上述した二分探索方式に従って中心値を２４倍の定電流ＩＺＱに設定する。

そして、ｎ＝ｎ−１によりｎ＝３に設定され、図６のステップＳ８において、ｎ≠０であるため再びステップＳ４で制御信号ＲＥＳＰＬの判定動作が実行される。

インピーダンス測定ユニット２０１において、インピーダンスコードＣＰＬ５を「Ｌ」レベル、インピーダンスコードＣＰＬ４，ＣＰＬ３を「Ｈ」レベル、インピーダンスコードＣＰＬ２−ＣＰＬ０を「Ｌ」レベルに設定すると、定電流部ＣＵＮＬ４，ＣＵＮＬ３のトランジスタＮ２３４，Ｎ２３３が導通し、ノードＮｄ５から２４倍の定電流ＩＺＱを引抜こうとする。この場合、トランジスタＰＭ２０１の電流供給能力の方が大きいためノードＮｄ５の電圧ＶＭＰＬは基準電圧ＶＲＥＦ以上となり、図７の時刻ｔ６において比較器２２０の出力信号である制御信号ＲＥＳＰＬは「Ｌ」レベルに設定される。したがって、当該比較によりトランジスタＰＭ２０１が供給する電流量は、２４倍の定電流ＩＺＱよりも大きいことが判定される。

図６のステップＳ４において、制御信号ＲＥＳＰＬが「Ｌ」レベルであるためステップＳ５に進み、図７の時刻ｔ７においてインピーダンスコードＣＰＬ２（ｎ＝３）が「Ｈ」レベルに設定される。すなわち上述した二分探索方式に従って中心値を２８倍の定電流ＩＺＱに設定する。

そして、ｎ＝ｎ−１によりｎ＝２に設定され、図６のステップＳ８において、ｎ≠０であるため再びステップＳ４で制御信号ＲＥＳＰＬの判定動作が実行される。

インピーダンス測定ユニット２０１において、インピーダンスコードＣＰＬ５を「Ｌ」レベル、インピーダンスコードＣＰＬ４，ＣＰＬ３，ＣＰＬ２を「Ｈ」レベル、インピーダンスコードＣＰＬ１−ＣＰＬ０を「Ｌ」レベルに設定すると、定電流部ＣＵＮＬ４，ＣＵＮＬ３，ＣＵＮＬ２のトランジスタＮ２３４，Ｎ２３３，Ｎ２２２が導通し、ノードＮｄ５から２８倍の定電流ＩＺＱを引抜こうとする。この場合、トランジスタＰＭ２０１の電流供給能力の方が大きいためノードＮｄ５の電圧ＶＭＰＬは基準電圧ＶＲＥＦ以上となり、図７の時刻ｔ８において比較器２２０の出力信号である制御信号ＲＥＳＰＬは「Ｌ」レベルに設定される。したがって、当該比較によりトランジスタＰＭ２０１が供給する電流量は、２８倍の定電流ＩＺＱよりも大きいことが判定される。

図６のステップＳ４において、制御信号ＲＥＳＰＬが「Ｌ」レベルであるためステップＳ５に進み、図７の時刻ｔ９においてインピーダンスコードＣＰＬ１（ｎ＝２）が「Ｈ」レベルに設定される。すなわち上述した二分探索方式に従って中心値を３０倍の定電流ＩＺＱに設定する。

そして、ｎ＝ｎ−１によりｎ＝１に設定され、図６のステップＳ８において、ｎ≠０であるため再びステップＳ４で制御信号ＲＥＳＰＬの判定動作が実行される。

インピーダンス測定ユニット２０１において、インピーダンスコードＣＰＬ５を「Ｌ」レベル、インピーダンスコードＣＰＬ４，ＣＰＬ３，ＣＰＬ２，ＣＰＬ１を「Ｈ」レベル、インピーダンスコードＣＰＬ０を「Ｌ」レベルに設定すると、定電流部ＣＵＮＬ４，ＣＵＮＬ３，ＣＵＮＬ２，ＣＵＮＬ１のトランジスタＮ２３４，Ｎ２３３，Ｎ２３２，Ｎ２３１が導通し、ノードＮｄ５から３０倍の定電流ＩＺＱを引抜こうとする。この場合、トランジスタＰＭ２０１の電流供給能力の方が小さいためノードＮｄ５の電圧ＶＭＰＬは基準電圧ＶＲＥＦよりも低くなり、図７の時刻ｔ１０において比較器２２０の出力信号である制御信号ＲＥＳＰＬは「Ｈ」レベルに設定される。したがって、当該比較によりトランジスタＰＭ２０１が供給する電流量は、３０倍の定電流ＩＺＱよりも低いことが判定される。

図６のステップＳ４において、制御信号ＲＥＳＰＬが「Ｈ」レベルであるためステップＳ６に進み、図７の時刻ｔ１１においてインピーダンスコードＣＰＬ１（ｎ＝１）が「Ｌ」レベル、インピーダンスコードＣＰＬ０（ｎ＝１）が「Ｈ」レベルに設定される。すなわち上述した二分探索方式に従って中心値を２９倍の定電流ＩＺＱに設定する。

そして、ｎ＝ｎ−１によりｎ＝０に設定され、図６のステップＳ８において、ｎ＝０であるためステップＳ９に進み制御信号ＲＥＳＰＬの判定動作が実行される。

インピーダンス測定ユニット２０１において、インピーダンスコードＣＰＬ５を「Ｌ」レベル、インピーダンスコードＣＰＬ４，ＣＰＬ３，ＣＰＬ２を「Ｈ」レベル、インピーダンスコードＣＰＬ１を「Ｌ」レベル、インピーダンスコードＣＰＬ０を「Ｈ」レベルに設定すると、定電流部ＣＵＮＬ４，ＣＵＮＬ３，ＣＵＮＬ２，ＣＵＮＬ０のトランジスタＮ２３４，Ｎ２３３，Ｎ２３２，Ｎ２３０が導通し、ノードＮｄ５から２９倍の定電流ＩＺＱを引抜こうとする。この場合、トランジスタＰＭ２０１の電流供給能力と定電流部全体のノードＮｄ５からの引抜く電流量とがつり合うためノードＮｄ５の電圧ＶＭＰＬは基準電圧ＶＲＥＦと等しくなり、図７の時刻ｔ１２において比較器２２０の出力信号である制御信号ＲＥＳＰＬは「Ｌ」レベルに設定される。したがって、当該比較によりトランジスタＰＭ２０１が供給する電流量は、２８倍の定電流ＩＺＱよりも高く、２９倍の定電流以下であるすなわち、トランジスタＰＭ２０１は、略２９倍の定電流ＩＺＱを供給することが検出される。

図６のステップＳ９において、制御信号ＲＥＳＰＬが「Ｌ」レベルであるためステップＳ１１に進み、インピーダンスコードＣＰＬ５を「Ｌ」レベル、インピーダンスコードＣＰＬ４，ＣＰＬ３，ＣＰＬ２を「Ｈ」レベル、インピーダンスコードＣＰＬ１を「Ｌ」レベル、インピーダンスコードＣＰＬ０を「Ｈ」レベルとして終了する。なお、図７の時刻ｔ１３においては、初期状態として制御信号／ＥＮＰＬが「Ｈ」レベル、インピーダンコードＣＰＬ５を「Ｈ」レベル、インピーダンスコードＣＰＬ４−ＣＰＬ０を「Ｌ」レベルとした場合が示されている。

したがって、基準トランジスタであるトランジスタＰＭ２０１は、略２９倍の定電流ＩＺＱを供給するインピーダンス値を有することが測定されるため、定電流部ＣＵＮＬ５−ＣＵＮＬ０に含まれるトランジスタについて駆動する個数に応じたインピーダンスコードＣＰＬ５−ＣＰＬ０である「ＬＨＨＨＬＨ」が生成される。すなわち、基準トランジスタであるトランジスタＰＭ２０１は、このインピーダンスコードＣＰＬ５−ＣＰＬ０が「ＬＨＨＨＬＨ」の組合せに従って略２９倍の定電流ＩＺＱとつり合うことが測定される。これにより、Ｐ型のトランジスタＰＭ２０１のインピーダンス測定動作が完了する。

同様に、インピーダンス測定ユニット２０２において、トランジスタＰＭ２０１と同様にＮ型のトランジスタＮＭ２０２においても同様の判定方式に従ってインピーダンス測定を実行することにより、インピーダンスコードを生成することができる。また、図５で説明したインピーダンス測定ユニット２０３に示されるようにトランジスタＰＭ２０３と抵抗ＲＭ２０３についても同様の方式に従ってインピーダンス測定を実行し、インピーダンスコードを生成することができる。

また、インピーダンス測定ユニット２０４に示されるようにトランジスタＮＭ２０４と抵抗ＲＭ２０４についても同様の方式に従ってインピーダンス測定を実行し、インピーダンスコードを生成することができる。

このインピーダンス測定ユニット２０１〜２０４は、それぞれ独立の構成であるためそれぞれ並列にインピーダンス測定ならびにインピーダンスコードの生成を実行することが可能である。

そして、インピーダンスコード発生回路１０はインピーダンス測定回路を用いて生成された基準トランジスタのインピーダンスコードを出力バッファコード生成回路１５に出力する。

出力バッファコード生成回路１５は、ターゲットインピーダンス値（目標インピーダンス値）（以下、ターゲット値とも称する）を保持しており、インピーダンスコード発生回路１０から出力されるインピーダンスコードに基づいて、出力バッファ回路１のインピーダンス値がこのターゲットインピーダンス値程度となるように演算処理して出力バッファコードを生成する。

図８は、出力バッファコード生成回路１５における演算処理を説明するフローチャート図である。

まず、インピーダンスコード発生回路１０からインピーダンスコードＣＰＬ５−ＣＰＬ０およびインピーダンスコードＣＰＳ５−ＣＰＳ０がインピーダンス結果Ｐ，Ｑとして出力バッファコード生成回路１５に与えられる。

ここでは一例として、基準トランジスタであるトランジスタＰＭ２０１のインピーダンス値が定電流ＩＺＱの略２９倍の電流供給能力を有することがインピーダンスコードＣＰＬ５−ＣＰＬ０としてインピーダンスコード発生回路１０から出力バッファコード生成回路１５に与えられた場合について説明する。以下においては、基準トランジスタＰＭ２０１のインピーダンス結果Ｐ（以下、単に結果Ｐとも称する）を「２９」として説明する。また、同様にして基準トランジスタであるトランジスタＰＭ２０３と抵抗ＲＭ２０３のインピーダンス値が定電流ＩＺＱの略１４倍の電流供給能力を有することがインピーダンスコードＣＰＳ５−ＣＰＳ０としてインピーダンスコード発生回路１０から出力バッファコード生成回路１５に与えられた場合について説明する。以下においては、基準トランジスタＰＭ２０３のインピーダンス結果Ｑ（以下、単に結果Ｑとも称する）を「１４」として説明する。

まず、ターゲット値に基づいて基準トランジスタであるトランジスタＰＭ２０１のインピーダンス値と同様のインピーダンス値を有するトランジスタＰ３００〜Ｐ３０２を選択的に駆動する個数を演算し、演算結果から出力バッファコードＣＰ１，ＣＰ０を生成する。

そして、上記演算結果後、出力バッファコードＣＰ４−ＣＰ２を生成する。
まず、ステップＳ２０において、ターゲット値ｋを設定する。

そして、ターゲット値であるｋから結果Ｐが何回引けるかを判定する（ステップＳ２１）。判定結果に応じてトランジスタを駆動する個数に応じた出力バッファコードを生成する。

ステップＳ２１において、ターゲット値ｋからＰが３回引ける場合には出力バッファコードＣＰ１，ＣＰ０をともに「Ｈ」レベルに設定する。そして、ターゲット値ｋからＰが３回引けた場合にはｋ＝ｋ−Ｐ×３に設定する。これに伴い、トランジスタＰ３００〜Ｐ３０２の３個のトランジスタが駆動信号ＩＰの論理レベルに従って駆動される。

一方、ステップＳ２１において、ターゲット値ｋからＰが２回引ける場合には出力バッファコードＣＰ１，ＣＰ０は「Ｌ」レベル、「Ｈ」レベルに設定する。そして、ターゲット値ｋからＰが２回引けた場合にはｋ＝ｋ−Ｐ×２に設定する。これに伴い、トランジスタＰ３００〜Ｐ３０２の２個のトランジスタ（Ｐ３００，Ｐ３０１）が駆動信号ＩＰの論理レベルに従って駆動される。

また、ステップＳ２１において、ターゲット値ｋからＰが１回引ける場合には出力バッファコードＣＰ１，ＣＰ０を「Ｈ」レベル、「Ｌ」レベルに設定する。そして、ターゲット値ｋからＰが１回引けた場合にはｋ＝ｋ−Ｐに設定する。これに伴い、トランジスタＰ３００〜Ｐ３０２の１個のトランジスタ（Ｐ３０２）が駆動信号ＩＰの論理レベルに従って駆動される。

また、ステップＳ２１において、ターゲット値ｋからＰが引けない場合には、すなわち０回である場合には出力バッファコードＣＰ１，ＣＰ０をともに「Ｌ」レベルに設定する。そして、ターゲット値ｋ＝ｋに設定する。これに伴い、トランジスタＰ３００〜Ｐ３０２のトランジスタは駆動されない。

すなわち、ターゲット値であるｋから結果Ｐが何回引けるかに応じてトランジスタを駆動する個数に応じた２ビットの出力バッファコードＣＰ１，ＣＰ０を生成する。

次に、上記演算結果後、出力バッファコードＣＰ４−ＣＰ２を生成する。
ステップＳ２２に進み、ｋから結果Ｑが引けるかどうかを判定する。具体的には、図６で説明した二分探索方式にしたがって選択的にトランジスタを駆動する個数に応じた出力バッファコードＣＰ４−ＣＰ２を生成する。

すなわち、まず、対象範囲をｋとして結果Ｑを中心値として、ｋとＱとの大小関係を比較し比較結果後、対象範囲を再設定して、結果Ｑ／２を中心値として、ｋとＱ／２との大小関係を比較し比較結果後、再び対象範囲を再設定して、結果Ｑ／４を中心値としてｋとＱ／４との大小関係を比較する。

ステップＳ２２において、ｋからＱが引ける場合（ｋ≧Ｑ）には次のステップＳ２３に進み、出力バッファコードＣＰ２を「Ｈ」レベルに設定する。そして、ターゲット値ｋからＱが引けた場合にはｋ＝ｋ−Ｑに設定する。これに伴い、トランジスタＰ３０３が駆動信号ＩＰの論理レベルに従って駆動される。そして、ステップＳ２５に進む。

一方、ステップＳ２２において、ｋからＱが引けない場合（ｋ＜Ｑ）には、出力バッファコードＣＰ２を「Ｌ」レベルに設定する（ステップＳ２４）。そして、ステップＳ２５に進む。

ステップＳ２５において、ｋから結果Ｑ／２が引けるかどうかを判定する。
ステップＳ２５において、ｋからＱ／２が引ける場合（ｋ≧Ｑ／２）には次のステップＳ２６に進み、出力バッファコードＣＰ３を「Ｈ」レベルに設定する。そして、ターゲット値ｋからＱ／２が引けた場合にはｋ＝ｋ−Ｑ／２に設定する。これに伴い、トランジスタＰ３０４が駆動信号ＩＰの論理レベルに従って駆動される。そして、ステップＳ２８に進む。

一方、ステップＳ２５において、ｋからＱ／２が引けない場合（ｋ＜Ｑ／２）には、出力バッファコードＣＰ３を「Ｌ」レベルに設定する（ステップＳ２７）。そして、ステップＳ２８に進む。

そして、ステップＳ２８において、ｋから結果Ｑ／４が引けるかどうかを判定する。
ステップＳ２８において、ｋからＱ／４が引ける場合（ｋ≧Ｑ／４）には次のステップＳ２９に進み、出力バッファコードＣＰ４を「Ｈ」レベルに設定する。そして、ターゲット値ｋからＱ／４が引けた場合にはｋ＝ｋ−Ｑ／４に設定する。これに伴い、トランジスタＰ３０５が駆動信号ＩＰの論理レベルに従って駆動される。そして、終了する（ステップＳ３１）。

一方、ステップＳ２８において、ｋからＱ／４が引けない場合（ｋ＜Ｑ／４）には、出力バッファコードＣＰ４を「Ｌ」レベルに設定する（ステップＳ３０）。そして、ステップＳ３１に進み終了する。

ここで、出力バッファ回路のターゲットインピーダンス値ｋとして電流供給能力を定電流ＩＺＱの７０倍に設定したい場合の出力バッファコードの生成について説明する。すなわちｋ＝７０をターゲットインピーダンス値として出力バッファコード生成回路１５が保持しているものとする。なお、ここでは、一例として結果Ｐが「２９」、そして、結果Ｑが「１４」であるものとする。

ステップＳ２１において、結果Ｐが「２９」である場合には、ｋ＝７０であるターゲット値から結果Ｐが２回引けるため出力バッファコード生成回路１５は出力バッファコードＣＰ１，ＣＰ０を「Ｌ」レベル、「Ｈ」レベルに設定する。そして、ｋ＝ｋ−Ｐ×２に設定する。すなわち、ｋ＝ｋ−Ｐ×２＝１２となる。

ステップＳ２２において、結果Ｑが１４である場合には、ｋ＝１２から結果Ｑが引けないため出力バッファコード生成回路１５は出力バッファコードＣＰ２を「Ｌ」レベルに設定する。

ステップＳ２５において、結果Ｑ／２が７である場合には、ｋ＝１２から結果Ｑ／２が引けるため出力バッファコード生成回路１５は、出力バッファコードＣＰ３を「Ｈ」レベルに設定する。そして、ｋ＝ｋ−Ｑ／２＝５に設定する。

ステップＳ２８において、結果Ｑ／４が３．５である場合には、ｋ＝５から結果Ｑ／４が引けるため出力バッファコード生成回路１５は、出力バッファコードＣＰ４を「Ｈ」レベルに設定する。そして、ｋ＝ｋ−Ｑ／４＝１．５となる。そして、終了する。

その結果、出力バッファコード生成回路１５は出力バッファコードＣＰ４−ＣＰ０を「ＨＨＬＬＨ」に設定する。

すなわち、出力バッファコード生成回路１５は、インピーダンスコードＣＰＬ５−ＣＰＬ０の結果Ｐ、インピーダンスコードＣＰＳ５−ＣＰＳ０の結果Ｑに基づいて出力バッファコードＣＰ４−ＣＰ０を生成する。この出力バッファコードＣＰ４−ＣＰ０を出力バッファ回路１に入力することによりターゲットインピーダンス値ｋの値に近いインピーダンス値に出力バッファ回路１のインピーダンス値を調整することが可能である。

上述の例においては、出力バッファコードＣＰ４−ＣＰ０が「ＨＨＬＬＨ」として出力バッファ回路１に入力されるためＯＲ回路３１０〜３１４について考えると、信号ＩＰが「Ｌ」レベルの場合にＯＲ回路３１０〜３１４はそれぞれ「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベル、「Ｌ」レベルを出力するため対応するトランジスタが導通する。具体的には、トランジスタＰ３００，Ｐ３０１が導通し、トランジスタＰ３０４，Ｐ３０５が導通する。トランジスタＰ３００〜Ｐ３０１は、基準トランジスタＰＭ２０１と同じトランジスタサイズであり同じ電流供給能力（定電流ＩＺＱの２９倍）を有するためトランジスタＰ３００，Ｐ３０１は、定電流ＩＺＱの５８倍の電流を供給するように動作する。また、トランジスタＰ３０４は、基準トランジスタＰＭ２０３の１／２の電流駆動能力を有しており、トランジスタＰ３０５は、基準トランジスタＰＭ２０３の１／４の電流駆動能力を有しており、抵抗ＲＰ３０４は、抵抗ＲＰ３０３の２倍の抵抗値を有し、抵抗ＲＰ３０５は、抵抗ＲＰ３０４の２倍の抵抗値を有する。したがって、上述したようにトランジスタ部ＰＢ３０３を流れる電流に対してトランジスタ部ＰＢ３０４を流れる電流は半分の電流量である。また、トランジスタ部ＰＢ３０４を流れる電流に対してトランジスタ部ＰＢ３０５を流れる電流は半分の電流量である。したがって、トランジスタ部ＰＢ３０３は、基準トランジスタＰＭ２０３および抵抗ＲＭ２０３を流れる電流供給能力（定電流ＩＺＱの１４倍）と同じ電流供給能力を有するため、トランジスタ部ＰＢ３０４は、定電流ＩＺＱの７倍の電流を供給するように動作する。また、トランジスタ部ＰＢ３０５は、定電流ＩＺＱの３．５倍の電流を供給するように動作する。

したがって、出力バッファ回路１のＰチャネルＭＯＳトランジスタ側の電流供給能力は、定電流ＩＺＱの６８．５倍である。それゆえ、ターゲットインピーダンス値ｋ＝７０の値に近いインピーダンス値に出力バッファ回路１のインピーダンス値を調整することができる。

なお、上記においては、ＰチャネルＭＯＳトランジスタ側のインピーダンスを調整する場合について説明したが、ＮチャネルＭＯＳトランジスタ側のインピーダンスについても同様の方式に従って出力バッファコードＣＮ０−ＣＮ４を生成し、出力バッファ回路１をターゲットインピーダンス値の値に近いインピーダンス値に出力バッファ回路１のインピーダンス値を調整することが可能である。なお、ターゲットインピーダンス値の値は任意に変更可能であり外部から入力可能であるものとする。また、ＰチャネルＭＯＳトランジスタ側と、ＮチャネルＭＯＳトランジスタ側とでターゲットインピーダンス値を変更することも可能である。

本発明の実施の形態１に従う構成においては、インピーダンス測定回路５において出力バッファ回路１を構成するトランジスタのうちトランジスタＰ３００〜Ｐ３０２と同じトランジスタサイズのトランジスタＰＭ２０１を含む基準トランジスタ部のインピーダンス値を測定する。また、出力バッファ回路１を構成するトランジスタのうちトランジスタＰ３０３と同じトランジスタサイズの基準トランジスタＰＭ２０３と出力バッファ回路１を構成する抵抗ＲＰ３０３と同じ基準抵抗ＲＭ２０３とを含む基準トランジスタ部のインピーダンス値を測定する。同様にインピーダンス測定回路５において出力バッファ回路１を構成するトランジスタのうちトランジスタＮ３００〜Ｎ３０２と同じトランジスタサイズの基準トランジスタＮＭ２０２を含む基準トランジスタ部のインピーダンス値を測定する。また、出力バッファ回路１を構成するトランジスタのうちトランジスタＮ３０３と同じトランジスタサイズの基準トランジスタＮＭ２０４と出力バッファ回路１を構成する抵抗ＲＮ３０３と同じ基準抵抗ＲＭ２０４とを含む基準トランジスタ部のインピーダンス値を測定する。

なお、トランジスタＰ３０４，Ｐ３０５については、インピーダンス測定ユニットを用いて同じトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定してはいないが、上述したようにトランジスタＰ３０３とトランジスタＰ３０４，Ｐ３０５とはチャネル幅は異なるが、チャネル長は同じトランジスタに設計されている。したがって、トランジスタＰ３０３と同じトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定することができれば、トランジスタＰ３０４，Ｐ３０５と同じトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値はその２倍あるいは４倍になることは容易に想定される。したがって、本例においては、インピーダンス測定ユニットを用いて、トランジスタＰ３０３と同じトランジスタサイズの基準トランジスタＰＭ２０３を含む基準トランジスタ部のインピーダンス値のみを測定することとしているが、トランジスタＰ３０４，Ｐ３０５についてもトランジスタＰ３０３と同様に基準トランジスタを用いたインピーダンス測定ユニットにより上述したのと同様の方式によりインピーダンス値を測定することも当然に可能である。

同様に、トランジスタＮ３０４，Ｎ３０５についても、インピーダンス測定ユニットを用いて同じトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定してはいないが、上述したようにトランジスタＮ３０３とトランジスタＮ３０４，Ｎ３０５とはチャネル幅は異なるが、チャネル長は同じトランジスタに設計されている。したがって、トランジスタＮ３０３と同じトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定することができれば、トランジスタＮ３０４，Ｎ３０５と同じトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値はその２倍あるいは４倍になることは容易に想定される。したがって、本例においては、インピーダンス測定ユニットを用いて、トランジスタＮ３０３と同じトランジスタサイズの基準トランジスタＮＭ２０４を含む基準トランジスタ部のインピーダンス値のみを測定することとしているが、トランジスタＮ３０４，Ｎ３０５についてもトランジスタＮ３０３と同様に基準トランジスタを用いたインピーダンス測定ユニットにより上述したのと同様の方式によりインピーダンス値を測定することも当然に可能である。

すなわち、出力バッファ回路１を構成するトランジスタのうちトランジスタサイズに従ってそれぞれのトランジスタサイズのトランジスタを含む基準トランジスタ部のインピーダンスを測定する方式である。

したがって、出力バッファ回路１を構成するトランジスタの一部と同一のサイズの基準トランジスタのインピーダンス値を測定あるいは電流駆動能力を測定することにより出力バッファ回路１のインピーダンス調整を精度よく実行することができるため高精度なインピーダンス設定を実行することができる。

図９は、本発明の実施の形態１に従う出力バッファ回路１を構成するトランジスタサイズを説明する図である。

図９（ａ）は、出力バッファ回路１を構成するトランジスタＰ３００〜Ｐ３０２のうちの１つのトランジスタのレイアウト図である。

図９（ｂ）は、インピーダンス測定ユニット２０１の定電流部ＣＵＮＬ０を構成するトランジスタＮ２１０およびＮ２３０のレイアウト図である。

図９（ａ）に示されるように外部パッドＰＡＤと接続されるトランジスタサイズは、前述したようにサージ耐圧を持つために比較的大きなトランジスタサイズとして設計する必要がある。ここでは、長さが１０ミクロン（μｍ）の活性領域を設けた場合が示されているが、定電流部ＣＵＮＬ０を構成するトランジスタＮ２１０，Ｎ２３０の活性領域の長さＬは１／１０程度であるため１ミクロン（μｍ）程度で済む。なお、ここで、図９（ａ）に示されるトランジスタのゲート長は上述したように０．３μｍ、ゲート幅は５０μｍである。図９（ｂ）に示されるトランジスタのゲート長は０．１５μｍ、ゲート幅は２μｍとして示されている。したがって、トランジスタＰ３００〜Ｐ３０２の各々はかなりトランジスタサイズが大きいがトランジスタＮ２１０，Ｎ２３０のトランジスタサイズは極めて小さいためインピーダンス測定ユニット２０１のレイアウト面積はトランジスタＮ２１０，Ｎ２３０と同じトランジスタサイズのトランジスタの個数が増えた場合であってもさほど大きくなることはなく、小さい面積で実装可能である。

なお、ここでは、トランジスタＰ３００〜Ｐ３０２のうちの１つのトランジスタのレイアウトとトランジスタＮ２１０，Ｎ２３０のレイアウトについて説明したが、トランジスタＮ３００〜Ｎ３０２のうちの１つのトランジスタのレイアウトに関しては、上述したようにゲート長は０．４５μｍ、ゲート幅は３５μｍである。また、トランジスタＰ２１０，Ｐ２３０のトランジスタのゲート長は０．１５μｍおよびゲート幅は４μｍである。したがって、同様にトランジスタＮ３００〜Ｎ３０２の各々はかなりトランジスタサイズが大きいがトランジスタＰ２１０，Ｐ２３０のトランジスタサイズは極めて小さいためインピーダンス測定ユニット２０２のレイアウト面積はトランジスタＰ２１０，Ｐ２３０と同じトランジスタサイズのトランジスタの個数が増えた場合であってもさほど大きくなることはなく、小さい面積で実装可能である。

それゆえ、出力バッファ回路１を実装するには、外部バッドＰＡＤと接続されるトランジスタが複数個設けられるため比較的大きな回路面積が必要となる。特に出力バッファ回路１のインピーダンス調整の精度を上げるすなわち出力バッファコードのビット数を上げることによりトランジスタの個数も増加するため回路面積もトランジスタの個数に従って増加することになる。例えば、図２の構成において、同様の方式に従ってインバータＩＶ１の２倍の電流を駆動するトランジスタを設ける場合、トランジスタＰ３００およびＮ３００と同じサイズのトランジスタを４個ずつ並列に設ける必要があり、回路規模がさらに大きくなる。

それゆえ、同じ回路構成のダミーの出力バッファ回路を設ける場合には出力インピーダンスを調整する回路として大規模の占有面積が必要となるが、本発明の実施の形態１の如く出力バッファ回路を構成するトランジスタのうち一部の基準トランジスタのみのインピーダンス測定を実行する構成とすることにより回路面積を縮小してインピーダンスを調整する回路を実現することができる。

また、インピーダンス測定回路５において、インピーダンス測定回路５で流れる定電流ＩＺＱを定電流生成回路１００の抵抗ＲＱの抵抗値を調整することによって調整可能であるため定電流ＩＺＱを非常に小さい値に設定することによりインピーダンス測定回路５の消費電力を低減し、全体として低消費電力化を図ることができる。

また、上述したように外部抵抗を付加してインピーダンス測定を実行するのではなくインピーダンス測定回路５において基準トランジスタの電流駆動能力を測定する方式であるためインピーダンス測定のための電位判定ノードたとえばノードＮｄ５〜Ｎｄ８に大きな負荷が付加されることがないため高速な比較動作が可能であり高速なインピーダンス調整が可能である。

なお、本実施の形態１の図１の構成においては、インピーダンスコード発生回路１０と出力バッファコード生成回路１５とをそれぞれ別に設けた構成としたが、インピーダンスコード発生回路１０と出力バッファコード生成回路１５とを１つのコード生成回路として、インピーダンス測定回路５のインピーダンスコードを出力するとともにその結果に基づいて出力バッファコードを出力バッファ回路１に出力する構成とすることも当然に可能である。

（実施の形態２）
図１０は、本発明の実施の形態２に従う半導体装置１０００の概略ブロック図である。

本発明の実施の形態２に従う半導体装置１０００は、メモリ（ＤＲＡＭ（Dyanamic Random Access Memory））１００１と接続され、半導体装置１０００に含まれる制御回路２０から各種制御信号がＤＲＡＭ１００１に出力される場合について説明する。

図１０を参照して、本発明の実施の形態２に従う半導体装置１０００は、ＤＲＡＭ１００１に対して各種制御信号を出力する制御回路２０と、制御回路２０からの出力信号をそれぞれＤＲＡＭ１００１に対して出力する出力バッファ回路１，１＃と、出力バッファ回路１，１＃にそれぞれ対応して設けられ、出力バッファ回路１，１＃のインピーダンスを調整するためのインピーダンス調整回路を備える。出力バッファ回路１，１＃のインピーダンス調整回路は、インピーダンス測定回路５，５＃と、インピーダンスコード発生回路１０，１０＃と、出力バッファコード生成回路１５，１５＃とを含む。出力バッファ回路１、インピーダンス測定回路５、インピーダンスコード発生回路１０および出力バッファコード生成回路１５については実施の形態１で説明したのと同様である。また、出力バッファ回路１＃、インピーダンス測定回路５＃、インピーダンスコード発生回路１０＃および出力バッファコード生成回路１５＃についても実施の形態１で説明した構成と同様である。

すなわち、出力バッファ回路１，１＃に対してそれぞれインピーダンス調整回路が設けられた構成であり、出力バッファ回路１は、データ信号ＤをＤＲＡＭ１００１に出力し、出力バッファ回路１＃は、制御信号ＡＵＴＯＲＥＦをＤＲＡＭ１００１に対して出力する。制御回路２０は、クロック信号ＣＬＫに同期してオートリフレッシュコマンドとして制御信号ＡＵＴＯＲＥＦを所定のタイミングで生成して出力バッファ回路１＃を介して出力する。ＤＲＡＭ１００１は、制御信号ＡＵＴＯＲＥＦの入力に従ってＤＲＡＭ１００１内部において図示しないリフレッシュ動作を実行する回路を用いてリフレッシュ動作を実行するものとする。なお、ここで、制御信号ＡＵＴＯＲＥＦは、単一の信号である必要は無く、複数の出力バッファ１＃を用いた信号の組み合わせでオートリフレッシュコマンドとして用いることも可能である。

図１１は、本発明の実施の形態２に従う出力バッファ回路のインピーダンスを調整するタイミングチャート図である。

図１１に示されるように、時刻Ｔ１においてクロック信号ＣＬＫに同期してオートリフレッシュコマンドとして制御信号ＡＵＴＯＲＥＦが出力バッファ回路１＃を介して制御回路２０からＤＲＡＭ１００１に出力された場合、制御回路２０は、制御信号ＡＵＴＯＲＥＦの出力に同期して制御信号ＭＳＴＡＲＴをインピーダンス調整回路に出力する。

上述したように制御信号ＭＳＴＡＲＴの入力に応答して、インピーダンス測定回路５およびインピーダンスコード発生回路１０を用いてインピーダンスコードが生成され、出力バッファコード生成回路１５により出力バッファコードが生成されて出力バッファ回路１のインピーダンスが調整される。同様にインピーダンス測定回路５＃およびインピーダンスコード発生回路１０＃を用いてインピーダンスコードが生成され、出力バッファコード生成回路１５＃により出力バッファコードが生成されて出力バッファ回路１＃のインピーダンスが調整される。

ＤＲＡＭ１００１がオートリフレッシュコマンドを受けてリフレッシュ動作を実行している間においてはＤＲＡＭ１００１は、一定期間コマンドを受付ける状態ではないのでその間に半導体装置１０００の出力バッファ回路のインピーダンス調整を実行する。

したがって、出力バッファ回路のインピーダンスを半導体装置１０００の動作中に調整することができるため半導体装置１０００の動作時に発生する温度変化や電源電圧変動によるインピーダンス変動にも対応することができる。また、ＤＲＡＭ１００１のリフレッシュ動作を実行する期間においてインピーダンス調整を実行するためインピーダンス調整時間を新たに設ける必要がなく効率的なインピーダンス調整を実行することができる。

（実施の形態３）
上記の実施の形態２においては、ＤＲＡＭ１００１に対してオートリフレッシュコマンドとして制御信号ＡＵＴＯＲＥＦを制御部２０が出力した際に制御信号ＭＳＴＡＲＴも出力して、インピーダンスコードの生成と出力バッファコードの生成をともに実行する方式について説明した。

一方、出力バッファ回路１，１＃において、インピーダンス調整を実行するためには上述したようにインピーダンス測定とインピーダンス測定に基づくインピーダンスコードの生成およびインピーダンスコードに基づく出力バッファコードの生成が必要であるためインピーダンス調整を実行するためにはある程度の期間が必要となる。

インピーダンス測定やインピーダンス測定に基づくインピーダンスコードの生成およびインピーダンスコードに基づく出力バッファコードの生成時間を考慮した場合、１回のリフレッシュ動作期間よりも長くなる可能性もある。したがって、当該場合においては、インピーダンス測定やインピーダンス測定に基づくインピーダンスコードの生成と、出力バッファコードの生成とを分離して、実行することも可能である。例えば、上記の実施の形態においては、制御信号ＭＳＴＡＲＴがインピーダンスコード発生回路および出力バッファコード生成回路にともに入力される構成について説明したが、インピーダンスコード発生回路および出力バッファコード生成回路に入力される制御信号を例えば制御信号ＭＳＴＡＲＴ１，ＭＳＴＡＲＴ２に分離し、制御信号ＭＳＴＡＲＴ１の入力に応答してインピーダンス測定およびインピーダンスコードの生成が実行され、制御信号ＭＳＴＡＲＴ２の入力に応答して出力バッファコードの生成および出力バッファ回路のインピーダンス調整を実行する方式とすることも可能である。

図１２は、本発明の実施の形態３に従う出力バッファ回路のインピーダンスを調整するタイミングチャート図である。

図１２を参照して、ここでは、時刻Ｔ３において、クロック信号ＣＬＫに同期してオートリフレッシュコマンドとして制御信号ＡＵＴＯＲＥＦが出力バッファ回路１＃を介して制御回路２０からＤＲＡＭ１００１に出力された場合、制御回路２０は、制御信号ＭＳＴＡＲＴ１をインピーダンス調整回路に出力し、インピーダンス測定とインピーダンスコードの生成を実行する（インピーダンスコード設定）。

そして、次の時刻Ｔ４において、クロック信号ＣＬＫに同期してオートリフレッシュコマンドとして制御信号ＡＵＴＯＲＥＦが出力バッファ回路１＃を介して制御回路２０からＤＲＡＭ１００１に出力された場合、制御回路２０は、制御信号ＭＳＴＡＲＴ２をインピーダンス調整回路に出力し、インピーダンスコードに基づいて出力バッファコードの生成および出力バッファ回路のインピーダンスの調整を実行する（出力バッファコード設定）。

また、制御信号ＭＳＴＡＲＴ１をインピーダンスコード発生回路１０に出力して、並列に次のタイミングで用いるインピーダンス測定とインピーダンスコードの生成を実行する。

本発明の実施の形態３に従う方式においては、インピーダンス調整動作を複数のオートリフレッシュ期間にそれぞれ分けて分割して実行することによりリフレッシュ期間に合わせてインピーダンス調整を実行することができる。また、次のタイミングで用いるインピーダンス測定とインピーダンスコードの生成を出力バッファコード設定と並列に実行することによりインピーダンス調整動作を効率的に実行することができる。

（実施の形態４）
図１３は、本発明の実施の形態４に従う半導体装置１０００♯を説明する概略ブロック図である。

図１０の半導体装置１０００と比較して、出力バッファコード生成回路１５ａ，１５＃ａが出力バッファコードを生成して、インピーダンス調整を終了した後に制御回路２０に対して制御信号ＭＤＯＮＥを出力する点が異なる。また、上記の実施の形態２および３においては、出力バッファ回路１＃は、制御信号ＡＵＴＯＲＥＦを出力する場合について説明したが本例においては制御信号／ＣＳを出力するものとする。なお、ＤＲＡＭ１００１は、制御回路２０からの制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ等の入力を受けて動作し、半導体装置１０００＃からＤＲＡＭ１００１に対してコマンドが発行される際に制御回路２０は、制御信号／ＣＳを「Ｌ」レベルに設定するものとする。その他の点は同様であるのでその詳細な説明は繰返さない。

図１４は、本発明の実施の形態４に従う出力バッファ回路のインピーダンスを調整するタイミングチャート図である。

図１４を参照して、時刻Ｔ５においてクロック信号ＣＬＫに同期して制御信号／ＣＳが「Ｌ」レベルに設定されるに従い制御回路２０は、１クロックサイクル後の時刻Ｔ７において制御信号ＭＳＴＡＲＴを「Ｈ」レベルに設定する。制御信号／ＣＳは、時刻Ｔ６において「Ｈ」レベルに設定され、時刻Ｔ８においてはクロック信号ＣＬＫに同期して制御信号／ＣＳが再び「Ｌ」レベルに設定された場合が示されている。すなわち、制御信号／ＣＳが「Ｌ」レベルに設定されるに伴いＤＲＡＭ１００１に対してコマンドが発行されている。制御回路２０は、時刻Ｔ８から１クロックサイクル後の時刻Ｔ１０において制御信号ＭＳＴＡＲＴを再び「Ｈ」レベルに設定する。この時、時刻Ｔ８において、時刻Ｔ７に始まったインピーダンス調整動作は中断されるとともに、改めて最初からインピーダンス調整動作を開始する。時刻Ｔ１０以降、制御信号／ＣＳは「Ｈ」レベルの状態を維持しているためインピーダンスコード設定は中断されずに上述したインピーダンスコード設定と出力バッファコード設定が実行される。そして、時刻Ｔ１１において出力バッファコードが生成されて出力バッファ回路のインピーダンス調整を終了した後に制御信号ＭＤＯＮＥ（「Ｈ」レベル）が出力バッファ生成回路１５ａ，１５＃ａから制御回路２０に対して出力される。

これにより制御回路２０は、出力バッファ回路１，１＃のインピーダンス調整が完了したことを確認することが可能であり、次のタイミングたとえば本例においては時刻Ｔ１２において制御信号ＭＳＴＡＲＴを「Ｈ」レベルに設定して出力することにより再び出力バッファ回路１，１＃のインピーダンス調整を実行することが可能である。

すなわち、制御信号／ＣＳが「Ｌ」レベルではない半導体装置１０００＃からＤＲＡＭ１００１に対してコマンドが発行されていない期間にインピーダンス調整が実行されるためインピーダンス調整時間を新たに設ける必要がなく効率的なインピーダンス調整を実行することができる。また、出力バッファ回路のインピーダンスを半導体装置１０００＃の動作中に調整することができるため半導体装置１０００＃の動作時に発生する温度変化や電源電圧変動によるインピーダンス変動にも対応することができる。

なお、本例においては制御信号／ＣＳが「Ｌ」レベルに設定された後の１クロックサイクル後にコマンドの出力が終了したものとして制御信号ＭＳＴＡＲＴを「Ｈ」レベルに設定してインピーダンス調整を実行する方式としたが、これに限られず数クロックサイクル数後に制御信号ＭＳＴＡＲＴを「Ｈ」レベルに設定することも当然に可能である。

なお、本例においては、出力バッファコード生成回路１５ａ，１５ａ＃から出力バッファコードを生成して出力バッファ回路１，１＃のインピーダンス調整を実行した場合に制御信号ＭＤＯＮＥを出力する方式について説明したが、インピーダンスコード発生回路１０，１０＃がインピーダンスコードを生成した場合に制御信号ＭＤＯＮＥを制御回路２０に出力する方式とすることも可能である。

（実施の形態５）
図１５は、本発明の実施の形態５に従うインピーダンスの調整が可能な出力バッファ回路１を備えた半導体装置の回路ブロック図である。

図１５を参照して、本発明の実施の形態５に従う半導体装置は、図１で説明した構成と比較して出力バッファコード生成回路から出力される出力バッファコードを平均化して出力する出力バッファコード平均化回路１７をさらに備えた点で異なる。その他の点は同様であるのでその詳細な説明は繰返さない。なお、図１５において示される出力バッファコード生成回路１５から出力される出力バッファコードＣＰＡ０〜ＣＰＡ４，ＣＮＡ０〜ＣＮＡ４は１回のインピーダンス測定結果に基づいて生成された出力バッファコードを示すものとして表記したものであり上記で説明した出力バッファコードと同様である。

図１６は、本発明の実施の形態５に従う出力バッファコード平均化回路を説明する概略図である。

図１６（ａ）を参照して、本発明の実施の形態５に従う出力バッファコード平均化回路は、複数のレジスタＲＧ１〜ＲＧ３と、平均化回路１８とを含む。

図１６（ｂ）は、複数のレジスタＲＧ１〜ＲＧ３を動作させるシフト制御信号ＳＦＴを生成する信号生成回路１９を説明する図である。信号生成回路１９は、制御信号ＭＳＴＡＲＴの入力に応答してシフト制御信号ＳＦＴを出力する。

図１６（ａ）を参照して、複数段のレジスタＲＧ１〜ＲＧ３はそれぞれ直列に接続され、出力バッファコードＣＰＡ０〜ＣＰＡ４をシフト制御信号ＳＦＴの入力に同期して後段のレジスタに出力する構成となっている。具体的には、シフト制御信号ＳＦＴの入力に同期して第１段のレジスタＲＧ１に１回目の出力バッファコードＣＰＡ０〜ＣＰＡ４が格納され、そして、次のシフト制御信号ＳＦＴの入力に同期して第１段のレジスタＲＧ１に格納されていた出力バッファコードＣＰＡ０〜ＣＰＡ４が次段の第２段のレジスタＲＧ２に格納される。また、第１段のレジスタＲＧ１には２回目の出力バッファコード生成回路１５から出力された次の出力バッファコードが格納される。そして、同様にしてさらに次のシフト制御信号ＳＦＴの入力に同期して第２段のレジスタＲＧ２に格納された出力バッファコードが第３段のレジスタＲＧ３に格納され、第２、第１段のレジスタＲＧ２，ＲＧ１に２回目、３回目の出力バッファコードが格納される。これら複数回の出力バッファコードをレジスタＲＧ１〜ＲＧ３において格納して平均化回路１８で平均化する。そして、平均化回路１８は、出力バッファコードＣＰ０〜ＣＰ４として出力バッファ回路１に出力する。これに伴い、複数回のインピーダンス測定において生成された出力バッファコードを平均化することが可能であり、１回のインピーダンス測定の際に生じた電源変動等のノイズの影響を緩和することができるためノイズ耐性を高くすることができる。なお、ここでは、出力バッファコードＣＰ０〜ＣＰ４について説明したが出力バッファコードＣＮ０〜ＣＮ４についても同様である。

なお、本例においては、３段のレジスタ回路を設けた構成について説明したがこれに限られずさらに複数のレジスタ回路を設けることも当然に可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１に従うインピーダンスの調整が可能な出力バッファ回路１を備えた半導体装置の概略ブロック図である。 本発明の実施の形態１に従う出力バッファ回路１の回路構成図である。 本発明の実施の形態１に従うインピーダンス測定回路５に含まれる定電流発生回路１００の回路構成図である。 本発明の実施の形態１に従うインピーダンス測定ユニットを説明する図である。 本発明の実施の形態１に従う別のインピーダンス測定ユニットを説明する図である。 インピーダンス測定回路５からの出力結果に基づいてインピーダンスコードを生成する方式を説明するフロー図である。 トランジスタＰＭ２０１のインピーダンスコードを生成するタイミングチャート図である。 出力バッファコード生成回路１５における演算処理を説明するフローチャート図である。 本発明の実施の形態１に従う出力バッファ回路１を構成するトランジスタサイズを説明する図である。 本発明の実施の形態２に従う半導体装置１０００の概略ブロック図である。 本発明の実施の形態２に従う出力バッファ回路のインピーダンスを調整するタイミングチャート図である。 本発明の実施の形態３に従う出力バッファ回路のインピーダンスを調整するタイミングチャート図である。 本発明の実施の形態４に従う半導体装置１０００♯を説明する概略ブロック図である。 本発明の実施の形態４に従う出力バッファ回路のインピーダンスを調整するタイミングチャート図である。 本発明の実施の形態５に従うインピーダンスの調整が可能な出力バッファ回路１を備えた半導体装置の回路ブロック図である。 本発明の実施の形態５に従う出力バッファコード平均化回路を説明する概略図である。

符号の説明

１，１＃ 出力バッファ回路、５，５＃ インピーダンス測定回路、１０，１０＃ インピーダンスコード発生回路、１５，１５＃，１５ａ，１５ａ＃ 出力バッファコード生成回路、１７ 出力バッファコード平均化回路、１９ 信号生成回路、２０ 制御回路、１００ 定電流発生回路、２０１〜２０４ インピーダンス測定ユニット、１０００ 半導体装置、１００１ ＤＲＡＭ。

Claims (14)

1. 各々が並列に出力端子と接続され、出力バッファコードによりインピーダンス制御される複数のトランジスタを有する出力バッファ回路と、
   前記出力バッファ回路のインピーダンス値を調整するインピーダンス調整回路とを備え、
   前記インピーダンス調整回路は、
   前記出力バッファ回路のインピーダンス値を所望のインピーダンス値に設定するために前記出力バッファコードを生成する出力バッファコード生成回路と、
   前記出力バッファ回路を構成する前記複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路と、
   前記インピーダンス測定回路の測定結果に基づいて前記出力バッファコードを生成するための基準となる前記基準トランジスタ部のインピーダンス値に対応するインピーダンスコードを生成して前記出力バッファ生成回路に出力するためのインピーダンスコード発生回路とを含む、半導体装置。
2. 前記インピーダンス測定回路は、
   各々が第１の電圧と結合された前記基準トランジスタ部と接続ノードを介して接続されるとともに、互いに並列に設けられ、指示に応答して第２の電圧と接続されて定電流が流れるように動作する複数の定電流部と、
   前記接続ノードに生成される電圧と基準電圧とを比較して比較結果を出力する比較器とを含み、
   前記インピーダンスコード発生回路は、前記比較器から出力される比較結果に基づいて前記基準トランジスタ部のインピーダンス値に従って流れる電流とつり合う電流が流れるように前記複数の定電流源を選択的に駆動する個数に応じたインピーダンスコードを生成する、請求項１記載の半導体装置。
3. 前記複数の定電流部は、前記比較器から出力される比較結果に基づいて二分探索方式に従って選択的に駆動される、請求項２記載の半導体装置。
4. 前記出力バッファ回路は、Ｐ型およびＮ型のＭＯＳトランジスタで構成される複数のトランジスタ対を有し、
   前記インピーダンス測定回路は、Ｐ型およびＮ型のＭＯＳトランジスタのインピーダンス値をそれぞれ測定するための第１および第２のインピーダンス測定ユニットを含む、請求項１記載の半導体装置。
5. 前記出力バッファ回路は、前記複数のトランジスタのうちの１つと前記出力端子との間に設けられた少なくとも１つの抵抗素子をさらに有し、
   前記インピーダンス測定回路の前記基準トランジスタ部は、前記複数のトランジスタのうちの１つと同じトランジスタサイズの前記基準トランジスタと前記抵抗素子と同じ抵抗値の基準抵抗とを含む、請求項１記載の半導体装置。
6. 前記出力バッファ回路を構成する前記複数のトランジスタは、トランジスタサイズが異なる複数のトランジスタ群に分けられ、
   前記インピーダンス測定回路は、前記複数のトランジスタ群にそれぞれ対応して設けられ、各々が対応するトランジスタ群に含まれる同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンスを測定するための複数のインピーダンス測定ユニットを含み、
   前記複数のインピーダンス測定ユニットにおいて、各々の基準トランジスタ部のインピーダンス値は並列に測定される、請求項１記載の半導体装置。
7. 前記出力バッファコード生成回路と、前記出力バッファ回路との間に設けられ、前記出力バッファコード生成回路から複数回出力される前記出力バッファコードを平均化して前記出力バッファ回路に出力する平均化回路をさらに備える、請求項１記載の半導体装置。
8. 半導体記憶装置を制御するための制御回路と、
   前記制御回路の指示に応答して制御信号を前記半導体記憶装置に出力するための出力バッファ回路と、
   前記出力バッファ回路のインピーダンス値を調整するためのインピーダンス調整回路とを備え、
   前記出力バッファ回路は、各々が並列に出力端子と接続され、出力バッファコードによりインピーダンス制御される複数のトランジスタを有し、
   前記インピーダンス調整回路は、
   前記出力バッファ回路のインピーダンス値を所望のインピーダンス値に設定するために前記出力バッファコードを生成する出力バッファコード生成回路と、
   前記出力バッファ回路を構成する前記複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路と、
   前記インピーダンス測定回路の測定結果に基づいて前記出力バッファコードを生成するための基準となる前記基準トランジスタ部のインピーダンス値に対応するインピーダンスコードを生成して前記出力バッファ生成回路に出力するためのインピーダンスコード発生回路とを含み、
   前記インピーダンス調整回路は、前記制御信号の出力に同期して前記出力バッファ回路のインピーダンス値を調整する、半導体装置。
9. 前記半導体記憶装置は、外部からのリフレッシュコマンド信号の入力に応答してリフレッシュ動作を実行し、
   前記制御回路は、前記制御信号として前記リフレッシュコマンド信号を前記出力バッファ回路から出力し、
   前記インピーダンス調整回路は、前記リフレッシュコマンド信号の出力に同期して前記出力バッファ回路のインピーダンス値を調整する、請求項８記載の半導体装置。
10. 前記インピーダンス調整回路は、前記制御回路からの第１の指示に応答して、前記インピーダンス測定回路において前記基準トランジスタ部のインピーダンス値を測定するとともに、前記インピーダンスコード発生回路は、前記インピーダンス測定回路の測定結果に基づいて前記インピーダンスコードを生成し、
    前記インピーダンス調整回路は、前記制御回路からの第２の指示に応答して、前記出力バッファコード生成回路は、前記インピーダンスコード発生回路からの前記インピーダンスコードに基づいて前記出力バッファコードを生成し、
    前記制御回路は、前記リフレッシュコマンド信号の出力に同期して前記インピーダンス調整回路に前記第１の指示を出力し、次の前記リフレッシュコマンド信号の出力に同期して前記インピーダンス調整回路に前記第２の指示を出力する、請求項９記載の半導体装置。
11. 前記インピーダンス調整回路は、前記出力バッファ回路のインピーダンス値を調整した後に前記制御回路に前記出力バッファ回路のインピーダンス値の調整が完了したことを示す信号を出力する、請求項９記載の半導体装置。
12. 各々が並列に出力端子と接続される複数のトランジスタを有する出力バッファ回路と、
    前記出力バッファ回路を構成する前記複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路とを含む、半導体装置。
13. 前記インピーダンス測定回路は、
    各々が第１の電圧と結合された前記基準トランジスタ部と接続ノードを介して接続されるとともに、互いに並列に設けられ、指示に応答して第２の電圧と接続されて定電流が流れるように動作する複数の定電流部と、
    前記接続ノードに生成される電圧と基準電圧とを比較して比較結果を出力する比較器とを含み、
    前記基準トランジスタ部のインピーダンス値は、前記基準トランジスタ部のインピーダンス値に従って流れる電流と前記複数の定電流源を選択的に駆動して流れる電流とに基づいて前記比較器から出力される比較結果に基づいて測定される、請求項１２記載の半導体装置。
14. 各々が並列に出力端子と接続され、出力バッファコードによりインピーダンス制御される複数のトランジスタを有する出力バッファ回路と、前記出力バッファ回路のインピーダンス値を調整するインピーダンス調整回路とを備え、前記インピーダンス調整回路は、
    前記出力バッファ回路を構成する前記複数のトランジスタのうちトランジスタサイズが同じトランジスタ群に対応して設けられる、同一のトランジスタサイズの基準トランジスタを含む基準トランジスタ部のインピーダンス値を測定するためのインピーダンス測定回路と、前記インピーダンス測定回路の測定結果に基づいて前記出力バッファ回路のインピーダンス値を所望のインピーダンス値となるように前記出力バッファコードを生成するコード生成回路とを含み、前記インピーダンス測定回路は、各々が第１の電圧と結合された前記基準トランジスタ部と接続ノードを介して接続されるとともに、互いに並列に設けられ、指示に応答して第２の電圧と接続されて定電流が流れるように動作する複数の定電流部と、前記接続ノードに生成される電圧と基準電圧とを比較して比較結果を出力する比較器とを含む、半導体装置における前記出力バッファ回路のインピーダンス調整方法であって、
    前記インピーダンス測定回路の前記比較器において、前記基準トランジスタ部のインピーダンス値に従って流れる電流と前記複数の定電流源を選択的に駆動する個数に応じた電流とを比較し、
    前記コード生成回路において、前記比較器から出力される比較結果に基づいて前記基準トランジスタ部のインピーダンス値に対応するインピーダンスコードを生成し、
    前記基準トランジスタ部のインピーダンス値に対応するインピーダンスコードに基づいて前記出力バッファ回路が前記所望のインピーダンス値となるように前記出力バッファ回路に含まれる前記複数のトランジスタを選択的に駆動する個数を算出し、
    算出結果に基づいて前記出力バッファ回路に含まれる対応する個数のトランジスタが駆動される前記出力バッファコードを生成する、インピーダンス調整方法。

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