CN1980057B - 输出驱动电路的阻抗匹配装置 - Google Patents

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Abstract

本发明提供一种阻抗匹配电路，该阻抗匹配电路具有一输出端用以输出一输出信号，包含：一驱动电路，产生一输出数据信号；一输出级，电耦接于该驱动电路，用来依据该输出数据信号来产生该输出信号，以及用来接收一第一控制信号来调整输出级的阻抗；一阻抗单元，电耦接于该输出级以及该输出端之间，用以依据一第二控制信号来调整该阻抗单元的阻抗；以及一校正电路，电耦接于该输出级以及该阻抗单元，用以输出该第一控制信号以及该第二控制信号。

Description

输出驱动电路的阻抗匹配装置
技术领域
本发明涉及一种阻抗匹配装置，特别是涉及一种输出驱动电路的阻抗匹配装置。
背景技术
在数据传输系统中，阻抗是否匹配将会影响到数据传输的品质，尤其是数据传输的速度越来越快。
图1显示传统的外挂电阻实现阻抗匹配。如图1所示，采用外接电阻来进行阻抗匹配。该方法比较简单和直观，但存在如下缺点：
(1)需要外挂串联匹配电阻，增加了系统成本。
(2)由于实际反射波看到的阻抗是内部输出阻抗和外挂串联电阻的和而内部输出阻抗会随着工艺，电压，温度(P.V.T)等因素的变化而变化，所以该方法并不能实现最佳的阻抗匹配。
图2显示在芯片内部利用电阻矩阵自校正实现阻抗匹配。如图2所示，在芯片内部使用电阻矩阵并通过自我校正(self-calibration)机制进行阻抗匹配。该方法将电阻矩阵集成在芯片内，从而可减少系统成本，其中，该电阻矩阵是由多个电阻以及多个开关所组成。然而，它的缺点是在芯片内部使用电阻矩阵，面积大，成本高。
发明内容
本发明的目的之一在于提供一种阻抗匹配电路，以解决上述的问题。
为实现上述目的，本发明提供一种阻抗匹配电路，该阻抗匹配电路具有一输出端用以输出一输出信号，包含：一驱动电路，产生一输出数据信号；一输出级，电耦接于该驱动电路，用来依据该输出数据信号来产生该输出信号，以及用来接收一第一控制信号来调整输出级的阻抗；一阻抗单元，电耦接于该输出级以及该输出端之间，用以依据一第二控制信号来调整该阻抗单元的阻抗；以及一校正电路，电耦接于该输出级以及该阻抗单元、并包括一待校正电阻单元，用以输出该第一控制信号以及该第二控制信号，其中该待校正电阻单元的阻抗与该输出级以及该阻抗单元的阻抗的和相对应。
为对本发明能有更进一步的了解与认同，现结合附图详述本发明的实施方式如后。
附图说明
图1显示一种已知的外挂电阻进行阻抗匹配的结构图。
图2显示另一种已知的外挂电阻进行阻抗匹配的结构图。
图3为本发明的阻抗匹配装置的实施例的结构图。
图4为本发明的阻抗匹配装置的校正电路的实施例的结构图。
附图符号说明
300                            阻抗匹配装置
301                            驱动电路(Pre-driver)
303                            输出级(Output Stage)
305                            可调式阻抗单元
310、311、402、407             晶体管
307                            校正电路
309                            与门
401                            控制逻辑
403                            比较器
405                            电流源
406                            待校正电阻单元
409                            电阻
具体实施方式
请参考图3，图3为本发明的阻抗匹配装置的实施例的结构图。在本实施例中，阻抗匹配装置300包括：一驱动电路301、一输出级303、一可调式阻抗单元305、以及一校正电路307。在本实施例中，在低摆幅(比如0.7V)输出的应用中，该输出级303采用串联(cascade)N型金属氧化物半导体晶体管(NMOS)310、311的结构来实现；该可调式阻抗单元305采用多个NMOS晶体管并联来实现。请注意，本说明书是以NMOS晶体管来作为说明，并非为本发明的限制。
一实施例中，驱动电路(Pre-driver)301采用高电源电压HV(比如3.3V)；且驱动电路301的输出作为输出级303中NMOS晶体管310，311的栅极电压；而输出级303的NMOS晶体管310的漏端连接低电源电压LV(比如0.7V)。该低电源电压LV用来设定输出端PAD的输出信号摆幅；它可以由芯片外部电源提供，也可以由芯片内部的稳压电路(未显示于图中)产生。校正电路307有两组控制信号D[M-1:0]和C[N-1:0]。其中，D[M-1:0]用于控制输出级303中的NMOS晶体管310的阻抗，而C[N-1:0]则控制在输出级303和输出端PAD之间的可调式阻抗单元305(例如：多个NMOS晶体管并联)的阻抗。一实施例中，该输出级303还包括多个逻辑组件(例如是与门)，用以接收该控制信号D[M-1:0]来控制NMOS晶体管310以及NMOS晶体管311的导通的数量，进而调整该输出级303的阻抗。
请参考图4，图4为本发明的阻抗匹配装置的校正电路的实施例的结构图。校正电路307包括：一控制逻辑401、一比较器403、一电流源405、一待校正电阻单元406、以及一电阻409。该待校正电阻单元406用以跟踪(tracking)该输出级303或该可调式阻抗单元305或两者的阻抗变化，即该待校正电阻单元406是与该输出级303或该可调式阻抗单元305或两者为相同工艺材质所构成。该电阻409为不易受工艺、电压、温度(P.V.T)影响的组件，一较佳实施例，该电阻409为位于芯片外部的一精密电阻。一较佳实施例，待校正电阻单元406的晶体管402与输出级303的晶体管310相类似，其总阻值大小通过D[M-1:0]来控制，待校正电阻单元406的晶体管407是可调式阻抗单元305的晶体管相类似，其总阻值大小通过C[N-1:0]来控制。
本发明的理论推导如下：
该电流源405分别产生电流IBN和IBR，而IBN和IBR可以是一定比例，例如：
IBR＝M×IBN                                    方程式(1)
该待校正电阻单元406包括：NMOS晶体管402以及NMOS晶体管407。
假设该待校正电阻单元406的电阻Rmirror(NMOS晶体管402以及NMOS晶体管407的串联电阻之和)等于输出级303的NMOS晶体管310和可调式阻抗单元(NMOS晶体管)305电阻和的N倍。即
Rmirror＝N×(Rn1+Rn2)                            方程式(2)
这里Rmirror为镜像NMOS402和407的串联电阻的和，Rn1为输出级303的NMOS晶体管310的阻抗，Rn2为可调式阻抗单元(NMOS晶体管)305的阻抗。
电流源405的一路电流IBN流入该待校正电阻单元406，产生电压为：
VIN＝IBN×(Rmirror)＝IBN×M×(Rn1+Rn2)           方程式(3)
电流源(405)产生的另一路电流IBR流入外接电阻R_ext(409)中，产生电压为
VIP＝IBR×R_ext                                  方程式(4)
比较器(403)的输入为VIN和VIP，它的比较结果输出送给数字控制电路(401)。数字控制电路(401)根据比较结果以负反馈方式调整输出信号C[N-1:0]和D[M-1:0]。输出信号C[N-1:0]同时调节NMOS晶体管407的阻抗和NMOS晶体管305的阻抗；输出信号D[M-1:0]同时调节镜像NMOS晶体管402的阻抗和输出级303的NMOS晶体管310的阻抗，使它们阻抗比值保持为N。
经过多次比较，VIN逐步逼近VIP，最终VIN和VIP近似相等(其偏差取决于NMOS晶体管的电阻的最小分辨率)，即
IBN×Rmirror＝IBN×N×(Rn1+Rn2)＝IBR×R_ext       方程式(5)
结合(1)，(5)式，可得
N×(Rn1+Rn2)＝M×R_ext                            方程式(6)
(Rn1+Rn2)＝M/N×R_ext                             方程式(7)
由于R_ext(409)为外挂的电阻与P.V.T无关，故Rn1与Rn2的阻抗的和与P.V.T无关。
如此，工艺，电压，温度(P.V.T)对于该输出级303或该可调式阻抗单元305或两者的阻抗的影响，可以通过该校正电路307将待校正电阻单元406与电阻409所输出的电压相比较来输出C[N-1:0]和D[M-1:0]以调整该输出级303或该可调式阻抗单元305或两者。一较佳实施例中，藉由将晶体管402和串联晶体管407的阻抗和与该电阻409相比较，进而藉由控制电路401调整该输出级303和该可调式阻抗单元305阻值的大小，最终使它们的串联电阻的和与电阻409阻抗相对应，从而补偿P.V.T对于阻抗的影响。
一较佳实施例中，晶体管310和串联的晶体管305的栅极电压(Vg)高于其源极电压(Vs)的值，(比如Vs＝0.7v，Vg＝3.3V)，而此时这些晶体管的漏端电压最大值为输出摆幅(如0.7V)，故满足条件Vds＜Vgs，所以其均工作在线性电阻区。藉由调整晶体管的尺寸(宽长比)，即可用较小的面积实现50ohm的匹配电阻。由于输出摆幅较小，即NMOS晶体管310和NMOS晶体管305的源端电压(Vs)变化小，所以晶体管310和305的栅源电压差(Vgs)变化也较小，从而其等效输出阻抗变化不大。
综上所述，在低摆幅(比如0.7V)输出的应用中，可利用晶体管310和305输出阻抗变化小，占用面积不大的特点实现较好的阻抗匹配。通过自校正电路307分别调整该输出级303或该可调式阻抗单元305或两者的阻抗，从而使整个电路输出阻抗等于芯片外部的传输线阻抗，达到阻抗匹配的效果。
以上所述是利用较佳实施例详细说明本发明，而非限制本发明的范围。本领域的技术人员可以了解对本发明适当的改变及调整，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围。

Claims (9)

1.一种阻抗匹配电路，该阻抗匹配电路具有一输出端用以输出一输出信号，包含：
一驱动电路，产生一输出数据信号；
一输出级，电耦接于该驱动电路，用来依据该输出数据信号来产生该输出信号，以及用来接收一第一控制信号来调整输出级的阻抗；
一阻抗单元，电耦接于该输出级以及该输出端之间，用以依据一第二控制信号来调整该阻抗单元的阻抗；以及
一校正电路，电耦接于该输出级以及该阻抗单元、并包括一待校正电阻单元，用以输出该第一控制信号以及该第二控制信号，
其中该待校正电阻单元的阻抗与该输出级以及该阻抗单元的阻抗的和相对应。
2.如权利要求1所述的阻抗匹配电路，该输出级还包括：
并联连接的多个第一晶体管；以及
并联连接的多个第二晶体管，其一端与所述并联连接的多个第一晶体管的一端串联而形成一串联连接点，该串联连接点为用以输出该输出信号的节点。
3.如权利要求2所述的阻抗匹配电路，该输出级还包括：
多个逻辑单元，分别耦接于该多个第一晶体管以及该多个第二晶体管的控制端，用以接收该第一控制信号以及该输出数据信号来分别控制该多个第一晶体管以及该多个第二晶体管是否导通。
4.如权利要求2所述的阻抗匹配电路，其中调整输出级的阻抗是改变该多个第一晶体管以及该多个第二晶体管中的至少一个晶体管的总宽长比来实现。
5.如权利要求4所述的阻抗匹配电路，其中调整输出级的阻抗是利用反馈数字控制来实现。
6.如权利要求1所述的阻抗匹配电路，其中该输出级直接连接一第一电压源，该第一电压源的电压与该输出信号的振幅相对应。
7.如权利要求1所述的阻抗匹配电路，其中该阻抗单元为一晶体管电阻矩阵，该晶体管电阻矩阵的等效阻抗可以通过改变其宽长比实现。
8.如权利要求1所述的阻抗匹配电路，该校正电路还包括：
一电流源，用以提供一第一电流以及一第二电流，该第一电流与该第二电流相对应；
一参考电阻，电耦接该电流源，用来接收该第二电流来产生一参考电压；
一比较器，比较该参考电压以及一比较电压，并输出一比较结果；以及
一数字控制电路，电耦接该比较器，用来接收该比较结果来产生该第一以及该第二控制信号，
其中，所述待校正电阻单元电耦接该电流源，用来接收该第一电流来产生所述比较电压。
9.如权利要求8所述的阻抗匹配电路，其中该电流源产生的该第一电流以及该第二电流的电流比值大小为可调整的。
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